JP5241927B2 - 容量分離式ミスマッチ補正センス増幅器 - Google Patents
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- 入力信号が印加される第一増幅段を含むデバイスであって、
前記第一増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサおよび前記容量型シャント・スイッチの出力端は信号ノードに連結し、前記第一増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結したインバータ・シャント・スイッチをさらに含む、
前記デバイス。 - 前記入力信号は、メモリ・セルのDRAMアレイからのビット線上にあり、前記第一増幅段は前記メモリ・セルのDRAMアレイに対するセンス増幅器を構成する、請求項1に記載のデバイス。
- 前記第一増幅段の出力端に連結し、前記ビット線に接続する出力端を備えたライト・バック・スイッチをさらに含み、前記ライト・バック・スイッチが選択的に閉じられたときに、補強電圧値が前記ビット線に印加される、請求項2に記載のデバイス。
- 前記第一増幅段の出力端に連結する入力端を有する第二増幅段をさらに含み、前記第二増幅段は、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第二増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含む、請求項1に記載のデバイス。
- 入力信号が印加される第一増幅段であって、前記第一増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第一増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結したインバータ・シャント・スイッチをさらに含み、前記入力信号はメモリ・セルのアレイからのビット線上にある、前記第一増幅段と、
前記第一増幅段の出力端に連結する入力端を有する第二増幅段であって、前記第二増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第二増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含む、前記第二増幅段と、
を包含するセンス増幅器。 - 前記第二増幅段の出力端に連結し、前記ビット線に接続する出力端を備えたライト・バック・スイッチをさらに含み、前記ライト・バック・スイッチが選択的に閉じられたとき、前記ビット線に補強電圧値が印加される、請求項5に記載のセンス増幅器。
- オペレーションの信号展開モードの間、前記第一および第二増幅段は浮遊状態にあり、前記メモリ・セルのアレイの選択された一つが、その格納された電荷量を前記ビット線に転送し、前記第一増幅段の前記分離コンデンサが前記ビット線上の電荷を前記第一増幅段のセンス・ノードに転送する、請求項5に記載のセンス増幅器。
- 前記メモリ・セルのアレイはメモリ・セルのDRAMアレイを含む、請求項5に記載のセンス増幅器。
- 各々の段に入力信号が印加される、第一および第二増幅段を含む装置であって、各段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは各対応する段の信号ノードに連結し、各段は、当該段の前記信号ノードに連結するインバータ、および当該段の前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含み、
前記第一増幅段の前記入力信号は、メモリ・セルのアレイからのビット線上にあり、前記第二増幅段の前記入力信号は、前記第一増幅段の前記インバータの出力端からなる、
前記装置。 - 前記メモリ・セルのアレイはメモリ・セルのDRAMアレイを含む、請求項9に記載の装置。
- 前記第一および第二増幅段は、前記メモリ・セルのアレイに対するセンス増幅器を構成する、請求項9に記載の装置。
- 前記第二増幅段の出力端に連結し、前記ビット線に接続する出力端を備えたライト・バック・スイッチをさらに含み、前記ライト・バック・スイッチが選択的に閉じられたとき、前記ビット線に補強電圧値が印加される、請求項9に記載の装置。
- 入力信号が印加される少なくとも一つの増幅段を含む増幅デバイスであって、前記入力信号は、メモリ・セルのアレイからのビット線上にあり、前記少なくとも一つの増幅段は、前記入力信号が印加される、並列に連結された分離コンデンサと容量型シャント・スイッチとを含み、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記少なくとも一つの増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含み、前記増幅デバイスは、前記メモリ・セルの一つから電圧値を読み取り、前記メモリ・セルの一つに電圧値を書き込むためのオペレーションのさまざまなモードを含む、前記増幅デバイス。
- 前記少なくとも一つの増幅段の出力端に連結する入力端を有する第二増幅段であって、前記第二増幅段は並列に連結された分離コンデンサと容量型シャント・スイッチとを有し、前記分離コンデンサの出力端および前記容量型シャント・スイッチは信号ノードに連結し、前記第二増幅段は、前記信号ノードに連結するインバータ、および前記信号ノードと前記インバータの出力端との間に連結するインバータ・シャント・スイッチをさらに含む、前記第二増幅段と、
前記第二増幅段の出力端に連結し、前記ビット線に接続する出力端を備えるライト・バック・スイッチであって、前記増幅デバイスのオペレーションのライト・バック・モードにおいて前記ライト・バック・スイッチが選択的に閉じられたとき、前記ビット線に補強電圧値が印加される、前記ライト・バック・スイッチと、
をさらに含む、請求項13に記載の増幅デバイス。 - 前記増幅デバイスのオペレーションの増幅モードにおいて、オペレーションの読み取りモードが行われ、前記ビット線上のバイナリ論理「0」値の読み取りオペレーションに対し、前記少なくとも一つの増幅段の前記信号ノードの前記電圧は、トリップ点よりもはるかに下に増幅され、前記少なくとも一つの増幅段の前記インバータは前記少なくとも一つの増幅段の前記信号ノードの前記電圧を逆変換し、前記少なくとも一つの増幅段の出力端に高い電圧信号を供給し、前記ビット線上のバイナリ「1」の読み取りオペレーションに対しては、前記少なくとも一つの増幅段の前記信号ノードの前記電圧は、トリップ点よりもはるかに上に増幅され、前記少なくとも一つの増幅段の前記インバータは前記少なくとも一つの増幅段の前記信号ノードの前記電圧を逆変換し、前記少なくとも一つの増幅段の前記出力端に低い電圧信号を供給する、請求項13に記載の増幅デバイス。
- オペレーションの信号展開モードの間、前記少なくとも一つの増幅段および第二増幅段は浮遊状態であり、前記メモリ・セルのアレイの選択された一つが、その格納された電荷量を前記ビット線に転送し、前記少なくとも一つの増幅段の前記分離コンデンサは前記ビット線上の電荷を前記少なくとも一つの増幅段のセンス・ノードに転送する、請求項14に記載の増幅デバイス。
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