JPH04285792A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
に高Ｓ／Ｎで高集積化に適した半導体メモリに関する。

【０００２】

【従来の技術】近年、半導体メモリの高集積化がますま
す推し進められている。特に、１トランジスタ１キャパ
シタメモリセルを用いたダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）は、メモリセルを構成する素
子数が少ないため、高い集積度が得られている。１トラ
ンジスタ１キャパシタメモリセルは増幅作用がないため
、データ線に現れるメモリセルの読出し信号が小さい。 また、周辺回路のダイナミック動作により、大きな雑音
が発生する。そのため、安定動作に必要なＳ／Ｎを確保
することが、重要な技術課題である。読出し信号の大き
さは、メモリセルの蓄積容量，データ線容量，書込み電
圧などで定まるので、ＤＲＡＭの高集積化，低電圧化の
ためには、特に高Ｓ／Ｎ化技術が必要となる。

【０００３】従来のＤＲＡＭでは、例えば、アイ・イー
・イー　　プロシーディング　　パートアイ，第１３０
巻，３（１９８３年６月）第１２７頁から第１３５頁（
ＩＥＥＥＰｒｏｃｅｅｄｉｎｇｓ　Ｐａｒｔ　Ｉ，　ｖ
ｏｌ．１３０，　Ｎｏ．３，　ｐｐ．１２７−１３５　
（Ｊｕｎｅ　１９８３））に記載されているように、デ
ータ線を対線配置にしてデータ線に結合する雑音成分を
相殺して低雑音化する差動センス方式が行われている。 すなわち、ワード線が選択されることにより一方のデー
タ線に現れるメモリセルの読出し信号を、他方のデータ
線の電圧を参照信号として、差動増幅器（センスアンプ
）で増幅することにより、情報の判別を行う。

【０００４】

【発明が解決しようとする課題】差動センス方式による
低雑音化は、センスアンプやデータ線対の電気的特性に
均衡が取れていることが前提となっており、不均衡が生
じた場合には、大きくＳ／Ｎが低下する。例えば、読出
し信号と参照信号が入力されるトランジスタ対のしきい
値電圧に差が生じると、その電圧差がそのままセンスア
ンプのオフセットとなり、安定動作が困難になる。素子
の微細化が進むにしたがって、高い素子間精度を得るの
が困難となり、この不均衡の問題が厳しくなる。

【０００５】ＤＲＡＭのメモリアレー構成には、上記文
献に記載されているように、大きく分けて二つの構成が
あり、一つは、折返し型データ線（ｆｏｌｄｅｄ−ｄａ
ｔａ　ｌｉｎｅ）　方式で、もう一つは開放型データ線
（ｏｐｅｎ−ｄａｔａ　ｌｉｎｅ）方式である。折返し
型データ線方式は、対となるデータ線が近接して配置さ
れるため、データ線対の電気的特性に均衡がとりやすい
。また、読出し信号と参照信号の両者に含まれる雑音成
分の差が小さくなり、比較的高Ｓ／Ｎな動作が可能であ
る。しかし、センスアンプのオフセットは除去できない
。しかも、あるワード線が選択されたときに、データ線
対のいずれか一方にのみ、メモリセルから信号が読出さ
れるように、メモリアレーを配置しなければならないた
め、ワード線とデータ線対の交点のいずれか一方にしか
メモリセルを配置できない。一方、開放型データ線方式
では、メモリセルをデータ線とワード線の交点に必ず配
置する、いわゆる１交点配置が可能であり、メモリセル
の高密度化がはかれる。しかし、対となるデータ線がセ
ンスアンプを挾んで別なメモリアレーに属するため、デ
ータ線対の電気的特性を揃えるのが困難である。また、
読出し信号と参照信号の両者に含まれる雑音成分の差が
大きく、Ｓ／Ｎの点で折返し型データ線方式より劣る。 さらに、折返し型データ線方式と同様に、センスアンプ
のオフセットが、Ｓ／Ｎを低下させる原因となる。

【０００６】本発明は、以上のような、従来の差動セン
ス方式が持つ問題を除去するためになされたものである
。すなわち、本発明の目的は、データ線を対線配置せず
に、安定動作に必要なＳ／Ｎを確保できる半導体メモリ
を提供することにある。

【０００７】

【課題を解決するための手段】上記目的は、ワード線と
データ線の交点にメモリセルを配置し、データ線を所望
の電圧に設定するプリチャージ手段と、データ線に現れ
た信号が入力される情報判別手段を設け、その情報判別
手段を時系列に入力された二つの信号を比較して情報を
判別するように構成することにより、達成される。

【０００８】

【作用】読出し動作は、以下のように行う。ここでは、
ワード線Ｗもしくはダミーワード線ＤＷを高電位にする
ことにより、メモリセルＭＣもしくはダミーセルＤＣが
選択されるとして説明する。まず、プリチャージ手段に
よりプリチャージされたデータ線に、ダミーワード線を
高電位にして、ダミーセルを選択し参照信号を読出す。 このとき、データ線に現れた参照信号を、情報判別手段
内に一時的に蓄える。次に、ダミーデータ線を低電位に
し、プリチャージ手段によりデータ線をプリチャージし
た後、ワード線を高電位にしてメモリセルを選択し信号
を読出す。この読出し信号を、情報判別手段により、そ
の内部に蓄えられている参照信号と比較し、情報を判別
する。そして、その情報をメモリセルに再書込みした後
、待機状態に戻す。

【０００９】メモリセルの読出し信号と参照信号とを、
同一データ線上に時系列に発生させるため、従来のＤＲ
ＡＭと異なり、データ線対や差動増幅器の不均衡による
Ｓ／Ｎの低下の恐れがない。メモリセルを読出すときと
、ダミーセルを読出すときとで、類似の動作を行うこと
により、参照信号に含まれる雑音成分を、メモリセルの
読出し信号に含まれる雑音成分と同じにでき、その影響
を相殺できる。したがって、高Ｓ／Ｎな読出し動作が実
現できる。

【００１０】また、従来の差動センス方式では各データ
線毎に設けていた対となるデータ線、すなわちメモリセ
ルから信号を読出すデータ線と対をなす、参照信号を発
生させるためのデータ線を必要としない。したがって、
メモリセルをワード線とデータ線との各交点に配置する
こと、すなわち１交点配置ができ、メモリセルを高密度
化できる。

【００１１】

【実施例】以下、本発明を実施例を用いて説明する。

【００１２】図１は、本発明の第１実施例のブロック図
である。データ線Ｄとワード線Ｗとの交点にメモリセル
ＭＣが、データ線Ｄとダミーワード線ＤＷとの交点にダ
ミーセルＤＣが設けられ、データ線Ｄにプリチャージ手
段ＰＤと、情報判別手段ＳＡが接続される。また、情報
判別手段ＳＡは、入出力用スイッチＳＷを介して、入出
力線ＩＯに接続される。情報判別手段ＳＡは、時系列に
入力された二つの信号を比較する電圧比較器ＣＰと、電
圧比較器ＣＰの出力を確定させるラッチ回路ＤＬと、ラ
ッチ回路ＤＬをデータ線Ｄに接続する書込み用スイッチ
ＳＷＷで構成される。電圧比較器ＣＰは、信号を一時的
に蓄える容量ＣＲと、インバータＩＮＶ０と、インバー
タＩＮＶ０の出力端子から入力端子に負帰還をかけるス
イッチＳＷＢで構成される。電圧比較器ＣＰの入力イン
ピーダンスがデータ線Ｄに接続されることにより、問題
が生じる場合には、信号バッファを介して電圧比較器Ｃ
Ｐをデータ線Ｄに接続する。

【００１３】動作は、以下のように行う。ここでは、ワ
ード線Ｗもしくはダミーワード線ＤＷを高電位にするこ
とにより、メモリセルＭＣもしくはダミーセルＤＣが選
択されるとして説明する。ダミーセルＤＣには、“１”
と“０”の中間に当るような信号を蓄えておく。まず、
プリチャージ回路ＰＤによりプリチャージされたデータ
線Ｄに、ダミーワード線ＤＷを高電位にし、ダミーセル
ＤＣから参照信号ＶＲを読出す。情報判別手段ＳＡに入
力された参照信号ＶＲは、電圧比較器ＣＰに伝達される
。ここで、スイッチＳＷＢをオンにすることにより、イ
ンバータＩＮＶ０の入力端子Ｎ２と出力端子Ｎ３が短絡
され、ノードＮ２，Ｎ３の電位は、インバータＩＮＶ０
の論理しきい値電圧ＶＴＬとなる。そして、スイッチＳ
ＷＢをオフにすることにより、そのときにノードＮ１に
加えられている参照信号ＶＲと論理しきい値電圧ＶＴＬ
との差が、容量ＣＲに蓄えられる。ダミーワード線ＤＷ
を低電位にし、プリチャージ回路ＰＤによりデータ線Ｄ
をプリチャージし直した後、ワード線Ｗを高電位にし、
メモリセルＭＣからデータ線Ｄに信号ＶＳを読出す。メ
モリセルの読出し信号ＶＳは、参照信号ＶＲと同様に、
電圧比較器ＣＰに伝達される。ノードＮ１に加わる読出
し信号ＶＳは、容量ＣＲとノードＮ２の寄生容量ＣＮ２
で分圧される。このときのノードＮ２の電位ＶＮ２は、
ノードＮ２の電荷はスイッチＳＷＢをオフにしてから一
定であるので、

【００１４】

【数１】

【００１５】となる。このＶＮ２がインバータＩＮＶ０
により反転増幅される。ノードＮ３は、電位ＶＮ２が論
理しきい値電圧ＶＴＬより高いときには低電位となり、
電位ＶＮ２が論理しきい値電圧ＶＴＬより低いときには
高電位となる。すなわち、参照信号ＶＲと読出し信号Ｖ
Ｓが、インバータＩＮＶ０の論理しきい値電圧ＶＴＬに
依存せずに比較される。その出力がラッチ回路ＤＬによ
り確定される。書込み用スイッチＳＷＷをオンにするこ
とにより、ラッチ回路ＤＬで確定された情報がデータ線
Ｄに伝達され、ワード線Ｗを低電位にすることにより、
メモリセルＭＣに再書込みされる。その後、スイッチＳ
ＷＷをオフにし、プリチャージ回路ＰＤを動作させて、
待機状態に戻す。

【００１６】読出し動作は、メモリセルＭＣから読出し
た情報がラッチ回路ＤＬにより確定した後、入出力用ス
イッチＳＷをオンにして、その情報を入出力線ＩＯに伝
達することにより行われる。また、書込み動作は、入出
力線ＩＯから入出力用スイッチＳＷを介して、情報をラ
ッチ回路に伝達することにより行われる。

【００１７】このように、本発明の半導体メモリでは、
同一のデータ線Ｄに、メモリセルＭＣを読出すことによ
り読出し信号ＶＳを、またダミーセルＤＣを読出すこと
により参照信号ＶＲを、時系列に発生させる。そのため
、従来のＤＲＡＭでは各データ線毎に設けていた対とな
るデータ線、すなわちメモリセルから信号を読出さずに
ダミーセルから参照信号を読出すためのデータ線を必要
としない。メモリセルの読出し信号ＶＳと参照信号ＶＲ
を、同一のデータ線を用いて発生させるので、発生させ
る位置の違いにより両者の雑音成分に差が生じることは
ない。また、メモリセルＭＣを読出すときと、ダミーセ
ルＤＣを読出すときとで、類似の動作を行い、時系列な
動作でも、雑音成分を同じにできる。情報判別手段ＳＡ
は、時系列に入力された二つの信号の比較を行うため、
この雑音成分の影響を相殺できる。しかも、従来の差動
センス方式と異なり、データ線対や差動増幅器の不均衡
により、オフセットが生じてＳ／Ｎが低下することが無
い。したがって、高Ｓ／Ｎな読出し動作が実現できる。

【００１８】情報判別手段ＳＡは、時系列に入力される
二つの信号を比較するものであれば良く、図１の回路に
限定されない。例えば、アイ・イー・イー・イージャー
ナル　　オブ　　ソリッド　　ステート　　サーキッツ
，第１３巻，３（１９７８年６月）第２９４頁から第２
９７頁（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ
−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　ｖｏｌ．ＳＣ−１３
，　Ｎｏ．３，　ｐｐ．２９４−２９７　（Ｊｕｎｅ　
１９７８））　に記載されている電圧比較器のように、
２個以上の容量とインバータを継続接続して構成された
電圧比較器を用いても良い。その場合、インバータの利
得が小さくて良い。また、アイ・イー・イー・イージャ
ーナル　　オブ　　ソリッド　　ステート　　サーキッ
ツ，第１７巻，６（１９８２年１２月）第１０８０頁か
ら第１０８７頁（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓ
ｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ　ｖｏｌ．ＳＣ
−１７，　Ｎｏ．６，　ｐｐ．１０８０−１０８７　（
Ｄｅｃｅｍｂｅｒ　１９８２））　に記載されている電
圧比較器のように、差動増幅器を用いて電圧比較器を構
成しても良い。その場合、電圧比較器の出力を差動信号
とすることにより、電源電圧変動の影響を小さくできる
。

【００１９】図２は、本発明の第２実施例のブロック図
である。データ線Ｄとワード線Ｗとの交点にメモリセル
ＭＣが設けられ、データ線Ｄにプリチャージ手段ＰＤと
、情報判別手段ＳＡが接続される。また、情報判別手段
ＳＡは、入出力用スイッチＳＷを介して、入出力線ＩＯ
に接続される。すなわち、図１に示した第１実施例の構
成から、ダミーワード線ＤＷとダミーセルＤＣが取り除
かれた構成となっている。情報判別手段ＳＡは、第１実
施例と同様に、電圧比較器ＣＰとラッチ回路ＤＬと書込
み用スイッチＳＷＷで構成される。ここで、プリチャー
ジ手段ＰＤは、メモリセルの“１”の書込み電圧と“０
”の書込み電圧との中間電位ＶＨに、データ線をプリチ
ャージする。

【００２０】動作は、以下のように行う。ここでは、ワ
ード線Ｗを高電位にすることにより、メモリセルＭＣが
選択されるとして説明する。まず、プリチャージ手段Ｐ
Ｄにより中間電位ＶＨにプリチャージされたデータ線Ｄ
に、ワード線Ｗを高電位にし、メモリセルＭＣからデー
タ線Ｄに信号ＶＳを読出す。情報判別手段ＳＡに入力さ
れた読出し信号ＶＳは、電圧比較器ＣＰに伝達される。 第１実施例と同様に電圧比較器ＣＰを動作させ、この読
出し信号ＶＳを、電圧比較器ＣＰ内の容量ＣＲにより蓄
える。その後、プリチャージ手段ＰＤによりデータ線Ｄ
を中間電位ＶＨにプリチャージするとともに、ワード線
Ｗにより、メモリセルＭＣにこの電位を書込む。そして
、再びワード線Ｗを高電位にし、メモリセルＭＣを読出
す。この時データ線Ｄに現れる信号を、参照信号ＶＲと
して用いる。参照信号ＶＲは、電圧比較器ＣＰに伝達さ
れ、蓄えられている読出し信号ＶＳと比較される。その
出力がラッチ回路ＤＬにより確定される。そして、書込
み用スイッチＳＷＷをオンにすることにより、ラッチ回
路ＤＬで確定された情報がデータ線Ｄに伝達され、ワー
ド線Ｗを低電位にすることにより、メモリセルＭＣに再
書込みされる。その後、スイッチＳＷＷをオフにし、プ
リチャージ手段ＰＤを動作させて、待機状態に戻す。

【００２１】読出し動作は、メモリセルＭＣから読出し
た情報がラッチ回路ＤＬにより確定した後、入出力用ス
イッチＳＷをオンにして、その情報を入出力線ＩＯに伝
達することにより行われる。また、書込み動作は、入出
力線ＩＯから入出力用スイッチＳＷを介して、情報をラ
ッチ回路に伝達することにより行われる。

【００２２】電圧比較器ＣＰは、第１実施例と逆に、メ
モリセルの読出し信号ＶＳに対して参照信号ＶＲを比較
するので、ノードＮ３に出力される信号が、第１実施例
とは反対の判別結果となる。そのため、ノードＮ３の信
号とノードＮ４の信号との関係が、第１実施例と反対に
なるように、ラッチ回路ＤＬを構成する。

【００２３】このように、情報を読出した後のメモリセ
ルを用いて参照信号を発生させることにより、ダミーワ
ード線やダミーセルは不要となる。しかも、データ線対
や差動増幅器の不整合の恐れが無いのに加え、メモリセ
ルとダミーセルの不整合の恐れも無い。また、素子数が
減少することにより、不良原因が少なくなり、歩留が向
上する。

【００２４】図３は、第１実施例に基づく第１のメモリ
アレー構成例のブロック図である。すなわち、ｐ本のワ
ード線Ｗ（１）〜Ｗ（ｐ）とｑ本のデータ線Ｄ（１）〜
Ｄ（ｑ）の交点に（ｐ×ｑ）個のメモリセルＭＣ（１，
１）〜ＭＣ（ｐ，ｑ）がマトリックス状に配置され、ダ
ミーワード線ＤＷとデータ線Ｄ（１）〜Ｄ（ｑ）の交点
にｑ個のダミーセルＤＣ（１）〜ＤＣ（ｑ）が配置され
て、メモリアレーＭＡが構成される。各データ線には情
報判別手段ＳＡ（１）〜ＳＡ（ｑ）が接続される。情報
判別手段ＳＡ（１）〜ＳＡ（ｑ）は、入出力用スイッチ
ＳＷ（１）〜ＳＷ（ｑ）を介して、入出力線ＩＯに接続
される。情報判別手段ＳＡ（１）〜ＳＡ（ｑ）は、図１
に示したような構成で、時系列に入力された二つの信号
を比較することにより情報の判別を行う。この図では、
プリチャージ手段などは省略されている。

【００２５】例えば、メモリセルＭＣ（１，１）から情
報を読出す動作は、以下のように行われる。あらかじめ
、データ線Ｄ（１）をプリチャージしておき、ダミーワ
ード線ＤＷによりダミーセルＤＣ（１）からデータ線Ｄ
（１）に参照信号を読出す。この参照信号が、情報判別
手段ＳＡ（１）に入力され、その内部で一時的に保持さ
れる。その後、データ線Ｄ（１）は、再びプリチャージ
され、ワード線Ｗ（１）により、メモリセルＭＣ（１，
１）からデータ線Ｄ（１）に信号が読出される。その読
出し信号が、情報判別手段ＳＡ（１）に入力され、その
内部に保持されている参照信号と比較されて、情報が判
別される。このとき、同様の読出し動作が、データ線Ｄ
（２）〜Ｄ（ｑ）についても同時に行われ、メモリセル
ＭＣ（１，２）〜ＭＣ（１，ｑ）の情報が、情報検出手
段ＳＡ（２）〜ＳＡ（ｑ）で判別される。そして、入出
力用スイッチＳＷ（１）が選択され、情報検出手段ＳＡ
（１）で判別されたメモリセルＭＣ（１，１）の情報が
、入出力線ＩＯに伝達される。

【００２６】本発明による半導体メモリでは、メモリセ
ルからの読出し信号と参照信号を同一のデータ線上に発
生させるので、従来各データ線毎に設けていた対となる
データ線、すなわちメモリセルから信号を読出さず、ダ
ミーセルから参照信号を読出すためのデータ線を必要と
しない。そのため、図３のようにメモリセルをワード線
とデータ線との各交点に配置する１交点配置が実現でき
、メモリセルの高密度がはかれる。また、データ線の電
気的特性の整合を考慮しなくて良いため、データ線のレ
イアウトに自由度が大きい。

【００２７】図４は、第１実施例に基づく第２のメモリ
アレー構成例のブロック図である。

【００２８】（２×ｑ）本のデータ線ＤＡ（１）〜ＤＡ
（ｑ），ＤＢ（１）〜ＤＢ（ｑ）と、それらに交わるよ
うにｐ本のワード線Ｗ（１）〜Ｗ（ｐ）が配置される。 各ワード線にたいして、１本おきのｑ本のデータ線ＤＡ
（１）〜ＤＡ（ｑ）またはＤＢ（１）〜ＤＢ（ｑ）との
交点、例えばＷ（１）とＤＡ（１）〜ＤＡ（ｑ）との交
点、Ｗ（２）とＤＢ（１）〜ＤＢ（ｑ）との交点などに
、（ｐ×ｑ）個のメモリセルＭＣが配置される。また、
２本のダミーワード線ＤＷ（１），ＤＷ（２）が設けら
れ、ＤＷ（１）とＤＡ（１）〜ＤＡ（ｑ）との交点、Ｄ
Ｗ（２）とＤＢ（１）〜ＤＢ（ｑ）との交点に、ｑ個の
ダミーセルＤＣが配置される。以上により、メモリアレ
ーが構成される。切り換えスイッチＳＷＤ（１）〜ＳＷ
Ｄ（ｑ）を介して、それぞれ２本のデータ線が、情報判
別手段ＳＡ（１）〜ＳＡ（ｑ）に接続される。例えば、
データ線ＤＡ（１），ＤＢ（１）が、切り換えスイッチ
ＳＷＤ（１）を介して、情報判別手段ＳＡ（１）に接続
される。情報判別手段ＳＡ（１）〜ＳＡ（ｑ）は、図１
に示したような構成である。この図では、プリチャージ
手段や入出力用スイッチ，入出力線などは省略されてい
る。

【００２９】動作は、切り換えスイッチにより、２本の
データ線の一方を情報判別手段に接続し、図３に示した
第１のメモリアレー構成例と同様に行う。メモリセルか
ら信号を読出すデータ線に隣接するデータ線は、情報の
判別には使用しない。例えば、ＤＡ（１）〜ＤＡ（ｑ）
にメモリセルから信号を読出すときには、ＤＢ（１）〜
ＤＢ（ｑ）は、情報の判別に使用しない。情報の判別に
使用しないこれらのデータ線は、プリチャージ状態のま
まにしておく。

【００３０】このメモリアレー構成は、メモリセルが２
交点配置されている。したがって、従来の折り返し型デ
ータ線方式のＤＲＡＭと同じ密度のメモリアレー構成で
あり、図３に示した第１のメモリアレー構成例に比べて
メモリセルの密度が低い。しかし、隣接する２本のデー
タ線に同時に信号が読出されることがないので、データ
線間の結合容量により発生する雑音が減少する。そのた
め、従来の折り返し型データ線方式のＤＲＡＭや第１の
メモリアレー構成例に比べて、高Ｓ／Ｎである。

【００３１】図５は、本発明の第３のメモリアレー構成
例のブロック図で、特願平２−１５９６６５に示されて
いる構成に本発明を応用し、図３に示した第１のメモリ
アレー構成例におけるデータ線を２階層にした例である
。図３におけるｑ本のデータ線Ｄ（１）〜Ｄ（ｑ）がそ
れぞれｓ個に分割されて、（ｓ×ｑ）本のデータ線Ｄ（
１，１）〜Ｄ（ｓ，ｑ）が配置され、それらと平行にｑ
本の共通データ線ＣＤ（１）〜ＣＤ（ｑ）が設けられる
。データ線Ｄ（１，１）〜Ｄ（ｓ，ｑ）と、（ｓ×ｐ）
本のワード線Ｗ（１，１）〜Ｗ（ｓ，ｐ）との交点に、
（ｓ×ｐ×ｑ）個のメモリセルＭＣが接続される。また
、データ線Ｄ（１，１）〜Ｄ（ｓ，ｑ）と、ｓ本のダミ
ーワード線ＤＷ（１）〜ＤＷ（ｓ）との交点に、（ｓ×
ｑ）個のダミーセルＤＣが接続される。これらにより、
サブメモリアレーＳＭＡ（１）〜ＳＭＡ（ｓ）が構成さ
れる。各データ線は、選択的に動作させることの可能な
信号伝達手段ＤＳ（１，１）〜ＤＳ（ｓ，ｑ）を介して
共通データ線ＣＤ（１）〜ＣＤ（ｑ）に接続される。す
なわち、共通データ線当りｓ本のデータ線が接続される
。以上により、メモリアレーＭＡが構成されている。共
通データ線ＣＤ（１）〜ＣＤ（ｑ）には、情報判別手段
ＳＡ（１）〜ＳＡ（ｑ）が接続される。共通データ線を
、データ線などと異なる配線層で形成すれば、共通デー
タ線を用いることによる面積増加は小さい。

【００３２】図５では、プリチャージ手段は省略されて
いるが、各データ線Ｄ（１，１）〜Ｄ（ｓ，ｑ）に接続
するか、各共通データ線ＣＤ（１）〜ＣＤ（ｑ）に接続
すれば良い。ただし、プリチャージ手段を、データ線Ｄ
（１，１）〜Ｄ（ｓ，ｑ）に接続せずに、共通データ線
ＣＤ（１）〜ＣＤ（ｑ）に接続する場合には、信号伝達
手段ＤＳ（１，１）〜ＤＳ（ｓ，ｑ）を通じてプリチャ
ージを行う。また、図５では、入出力用スイッチ，入出
力線なども省略されている。

【００３３】例えば、データ線Ｄ（１，１）とワード線
Ｗ（１，１）との交点に接続されているメモリセルＭＣ
から情報を読出す動作は、以下のように行われる。あら
かじめプリチャージされているデータ線Ｄ（１，１）に
、ダミーワード線ＤＷによりダミーセルＤＣから参照信
号を読出す。この参照信号が、信号伝達手段ＤＳ（１，
１）を介し共通データ線ＣＤ（１）を通じて、情報判別
手段ＳＡ（１）に入力され、その内部で一時的に保持さ
れる。データ線Ｄ（１，１）が再びプリチャージされた
後、ワード線Ｗ（１）により、メモリセルＭＣからデー
タ線Ｄ（１，１）に信号が読出される。その信号が、信
号伝達手段ＤＳ（１，１）を介し共通データ線ＣＤ（１
）を通じて、情報判別手段ＳＡ（１）に入力され、その
内部に保持されている参照信号と比較されて、情報が判
別される。このとき、同様の読出し動作が、データ線Ｄ
（１，２）〜Ｄ（１，ｑ）についても同時に行われ、ワ
ード線Ｗ（１，１）に接続されているメモリセルＭＣの
情報が、情報検出手段ＳＡ（２）〜ＳＡ（ｑ）でそれぞ
れ判別される。そして、情報検出手段ＳＡ（１）で判別
されたメモリセルＭＣの情報が、入出力線（図示せず）
に伝達される。

【００３４】このようなメモリアレー構成では、特願平
２−１５９６６５に述べられているように、メモリセル
ＭＣからみた寄生容量が小さく、データ線に現われる信
号量がデータ線の寄生容量により定まる場合、メモリセ
ルの読出し信号を大きくできる。従来の差動センス方式
では、信号伝達手段や共通データ線等の不均衡によりオ
フセットが生じて、Ｓ／Ｎが低下する恐れがあるが、本
発明では、読出し信号と参照信号の伝達経路が同一のた
め、そのような問題はない。

【００３５】図６は、本発明の第４のメモリアレー構成
例のブロック図で、図４に示した第２のメモリアレー構
成例におけるデータ線を２階層にした例である。図４に
おける（２×ｑ）本のデータ線ＤＡ（１）〜ＤＡ（ｑ）
，ＤＢ（１）〜ＤＢ（ｑ）がそれぞれｓ個に分割されて
、（２×ｓ×ｑ）本のデータ線ＤＡ（１，１）〜ＤＡ（
ｓ，ｑ），ＤＢ（１，１）〜ＤＢ（ｓ，ｑ）が配置され
、それらと平行に、ｑ本の共通データ線ＣＤ（１）〜Ｃ
Ｄ（ｑ）が設けられる。それらと交わるように（ｓ×ｐ
）本のワード線Ｗ（１，１）〜Ｗ（ｓ，ｐ）が配置され
、各ワード線にたいして、一本おきのｑ本のデータ線と
の交点、例えばＷ（１，１）とＤＡ（１，１）〜ＤＡ（
１，ｑ）との交点、Ｗ（１，２）とＤＢ（１，１）〜Ｄ
Ｂ（１，ｑ）との交点などに、（ｓ×ｐ×ｑ）個のメモ
リセルＭＣが配置される。 また、（２×ｓ）本のダミーワード線ＤＷ（１，１）〜
ＤＷ（ｓ，２）　が設けられ、各ダミーワード線に対し
ても、１本おきのｑ本のデータ線との交点、例えばＤＷ
（１，１）とＤＡ（１，１）〜ＤＡ（１，ｑ）との交点
、ＤＷ（１，２）とＤＢ（１，１）〜ＤＢ（１，ｑ）と
の交点などに、（ｓ×ｑ）個のダミーセルＤＣが接続さ
れる。これらにより、サブメモリアレーＳＭＡ（１）〜
ＳＭＡ（ｓ）が構成される。データ線は２本ごとに、切
り換えスイッチＳＷＤ（１，１）〜ＳＡ（ｓ，ｑ）　と
信号伝達手段ＤＳ（１，１）〜ＤＳ（ｓ，ｑ）を介して
、共通データ線ＣＤ（１）〜ＣＤ（ｑ）に接続される。 すなわち、共通データ線当り（２×ｓ）本のデータ線が
接続される。例えば、データ線ＤＡ（１，１），ＤＢ（
１，１）が、切り換えスイッチＳＷＤ（１）及び信号伝
達手段ＤＳ（１，１）を介して、共通データ線ＣＤ（１
）に接続される。以上により、メモリアレーＭＡが構成
されている。共通データ線ＣＤ（１）〜ＣＤ（ｑ）には
、情報判別手段ＳＡ（１）〜ＳＡ（ｑ）が接続される。 この図では、プリチャージ手段や入出力用スイッチ，入
出力線などは省略されている。

【００３６】動作は、切り換えスイッチにより、２本の
データ線の一方を信号伝達手段に接続し、図５に示した
第３のメモリアレー構成例と同様に行う。メモリセルか
ら信号を読出すデータ線に隣接するデータ線は、情報の
判別には使用しない。例えば、ＤＡ（１，１）〜ＤＡ（
１，ｑ）にメモリセルから信号を読出すときには、ＤＢ
（１，１）〜ＤＢ（１，ｑ）は、情報の判別に使用しな
い。 情報の判別に使用しないこれらのデータ線は、プリチャ
ージ状態のままにしておく。

【００３７】このメモリアレー構成は、第２のメモリア
レー構成例と同様に、メモリセルの密度が低いが、デー
タ線間の結合容量による雑音が小さい。また、第３のメ
モリアレー構成例と同様に、メモリセルＭＣからみた寄
生容量が小さく、データ線に現われる信号量がデータ線
の寄生容量により定まる場合、メモリセルの読出し信号
を大きくできる。したがって、高Ｓ／Ｎな動作が実現で
きる。しかも、共通データ線のピッチが、データ線のピ
ッチの半分でよいため、レイアウトが容易で、高集積化
に適している。

【００３８】以上の第１のメモリアレー構成例から第４
のメモリアレー構成例まででは、図１に示した第１実施
例に基づき、ダミーデータ線を設け、ダミーセルを配置
してメモリアレーを構成する例を示した。図２に示した
第２実施例のように動作を行うことにより、ダミーワー
ド線及びダミーセルを取り除いたメモリアレー構成もで
きる。その場合、ダミーワード線及びダミーセルが無い
分だけ、メモリアレーの面積が小さくなる。また、不良
原因が減少して、歩留が向上する。

【００３９】図３から図６は、メモリアレー構成を示す
図であり、情報判別手段などの配置は、これらに限定さ
れない。例えば、図３に示した第１のメモリアレー構成
例において、情報判別手段ＳＡ（１）〜ＳＡ（ｑ）をメ
モリアレーＭＡの両側に交互に配置しても良い。その場
合、情報判別手段ＳＡ（１）〜ＳＡ（ｑ）は、データ線
の２倍のピッチに収めれば良いため、レイアウトが容易
である。 同様に、図５に示した第３のメモリアレー構成例におい
て、情報判別手段ＳＡ（１）〜ＳＡ（ｑ）をメモリアレ
ーＭＡの両側に、また信号伝達手段ＤＳ（１，１）〜Ｄ
Ｓ（ｓ，ｑ）をサブメモリアレーＳＭＡ（１）〜ＳＭＡ
（ｓ）の両側に、交互に配置できる。その場合、情報判
別手段ＳＡ（１）〜ＳＡ（ｑ）に加え、信号伝達手段Ｄ
Ｓ（１，１）〜ＤＳ（ｓ，ｑ）も、データ線の２倍のピ
ッチでレイアウトできる。

【００４０】図７は、図１に示した第１実施例に基づく
第１の具体的実施例のメモリアレー要部を示した回路図
である。図５に示した第３のメモリアレー構成例のよう
に、データ線Ｄと平行に共通データ線ＣＤが設けられて
いる。ワード線Ｗとデータ線Ｄの交点に、１トランジス
タ１キャパシタ形メモリセルＭＣが設けられる。また、
ダミーワード線ＤＷとデータ線Ｄの交点に、２個のＭＯ
Ｓトランジスタと蓄積容量からなるダミーセルＤＣが設
けられる。スイッチとして動作するトランジスタである
プリチャージ手段ＰＤが、データ線Ｄに接続される。デ
ータ線Ｄは、信号伝達手段ＤＳにより、共通データ線Ｃ
Ｄに接続される。

【００４１】信号伝達手段ＤＳは、３個のＮＭＯＳトラ
ンジスタＱ１，Ｑ２，Ｑ３で構成されており、ＰＭＯＳ
トランジスタが含まれていないために、占有面積が小さ
い。データ線ＤはＱ１のゲートとＱ３のソースに接続さ
れている。読出し動作時は、Ｑ３をオフ、Ｑ２をオンと
して、データ線Ｄに現われた信号を共通データ線ＣＤに
伝達する。このとき、データ線Ｄからみた信号伝達手段
ＤＳのインピーダンスが大きいため、共通データ線ＣＤ
の寄生容量がメモリセルＭＣからみえない。そのため、
メモリセルＭＣを読出したときにデータ線Ｄに現われる
信号が大きい。また、信号伝達手段ＤＳは、ソース接地
増幅器として動作するので、データ線Ｄに現われた信号
電圧が、電流に変換されて、共通データ線ＣＤに伝達さ
れる。この結果、高Ｓ／Ｎな読出し動作が実現できる。

【００４２】図８は、図１に示した第１実施例に基づく
第１の具体的実施例の情報判別手段の回路図である。こ
こでは、図７の共通データ線ＣＤにノードＮ１を接続し
て用いることを想定している。ノードＮ１に入力される
電流を電圧に変換する負荷回路ＬＤと、時系列に入力さ
れた二つの信号を比較する電圧比較器ＣＰと、その出力
を確定させるラッチ回路ＤＬと、書込み用スイッチＳＷ
Ｗで構成される。

【００４３】電圧比較器ＣＰは、信号を一時的に蓄える
容量ＣＲと、３個のＰＭＯＳトランジスタＱ４，Ｑ６，
Ｑ８と、３個のＮＭＯＳトランジスタＱ５，Ｑ７，Ｑ９
で構成される。容量ＣＲは、デプレッション型ＭＯＳト
ランジスタのゲート容量などを用いることができる。Ｍ
ＯＳトランジスタＱ４〜Ｑ９は、２出力のスイッチング
インバータを構成しており、図１に示した電圧比較器Ｓ
Ａ中のインバータＩＮＶ０と負帰還をかけるスイッチＳ
ＷＢの役割を行う。ＭＯＳトランジスタＱ６〜Ｑ９を、
オンにしたときの抵抗が十分小さくなるように設計する
。それにより、ＭＯＳトランジスタＱ８，Ｑ９をオンに
したときも、ＭＯＳトランジスタＱ６，Ｑ７をオンにし
たときも、論理しきい値電圧は、ＭＯＳトランジスタＱ
４，Ｑ５で定まり、同じ値ＶＴＬになる。ＭＯＳトラン
ジスタＱ８，Ｑ９をオフとして、ＭＯＳトランジスタＱ
６，Ｑ７をオンにしたとき、スイッチングインバータの
出力と入力が短絡されるため、ノードＮ２は、このスイ
ッチングインバータの論理しきい値電圧ＶＴＬとなる。 そして、ＭＯＳトランジスタＱ６，Ｑ７をオフにするこ
とにより、ノードＮ２は開放と成り、そのときのノード
Ｎ１の電圧ＶＲと論理しきい値電圧ＶＴＬとの差が容量
ＣＲに蓄えられる。その後は、ノードＮ１の電圧ＶＳと
ＭＯＳトランジスタＱ６，Ｑ７をオフにしたときのノー
ドＮ１の電圧ＶＲとの差が、容量ＣＲとノードＮ２の寄
生容量で分圧された電圧値に、論理しきい値電圧ＶＴＬ
が加えられた電圧が、ノードＮ２に発生し、ＭＯＳトラ
ンジスタＱ４，Ｑ５のゲートに印加される。ＭＯＳトラ
ンジスタＱ８，Ｑ９をオンにすることにより、この電圧
が反転増幅されて、ノードＮ３に出力される。したがっ
て、ＭＯＳトランジスタＱ６，Ｑ７をオフにするときの
ノードＮ１の電圧ＶＲと、ＭＯＳトランジスタＱ８，Ｑ
９をオンにするときのノードＮ１の電圧ＶＳが、論理し
きい値電圧ＶＴＬに依存せずに比較される。すなわち、
時系列にノードＮ１に入力された二つの信号電圧が、オ
フセットがなく高精度に比較される。また、ノードＮ２
が論理しきい値電圧ＶＴＬとなっていても、ＭＯＳトラ
ンジスタＱ６〜Ｑ９をオフにすることにより、電圧源と
接地との間に電流が流れないため、消費電力が小さくて
済む。

【００４４】ラッチ回路ＤＬは、インバータＩＮＶ１と
スイッチングインバータＩＮＶ２で構成される。スイッ
チングインバータＩＮＶ２をオンにすることにより、正
帰還となり情報が保持される。スイッチングインバータ
ＩＮＶ２がオフの状態で、情報をノードＮ３に入力する
ことで、安定にラッチ回路ＤＬの情報を書き換えられる
。

【００４５】書込み用スイッチＳＷＷは、ノードＮ３と
Ｎ１との間に設けられる。ノードＮ３には、ノードＮ２
の信号が、反転増幅されて出力される。図７において、
データ線Ｄに現れた信号が、信号伝達手段ＤＳにより反
転増幅されて、共通データ線ＣＤを通じ、ノードＮ１に
伝達されるため、ノードＮ３に書込み用スイッチＳＷＷ
を接続している。書込み用スイッチＳＷＷをオンにする
とき、ＭＯＳトランジスタＱ６〜Ｑ９をオフとすること
により、安定に書込み動作が行われる。

【００４６】図９は、第１の具体的実施例、すなわち図
７に示したメモリアレーに図８に示した情報判別手段を
接続した構成の、動作タイミング図である。これを用い
て、動作を説明する。まず、制御パルスＦＤＣによりダ
ミーセルＤＣ内の蓄積容量に中間電位ＶＨを蓄えておく
。また、プリチャージ手段ＰＤによりプリチャージ電位
ＶＰとなっているデータ線Ｄを、制御パルスＦＰＤによ
りプリチャージ手段ＰＤをオフにして、フローティング
にする。ダミーワード線ＤＷを高電位にして、ダミーセ
ルＤＣから電荷をデータ線Ｄに読出す。制御パルスＦＤ
Ｒを高電位にして、データ線Ｄに現れた電圧を、信号伝
達手段ＤＳにより電流に変換して、共通データ線ＣＤに
伝達する。制御パルスＦＬＤを高電位にして負荷回路Ｌ
Ｄにより、共通データ線を流れる電流を電圧に変換し、
ノードＮ１から電圧比較器ＣＰに入力する。制御パルス
ＦＢＴ，ＦＢＢにより、ノードＮ１の電圧ＶＲを、参照
信号として容量ＣＲに蓄える。そして、ダミーワード線
ＤＷと制御パルスＦＤＲ及びＦＬＤを低電位にし、制御
パルスＦＰＤを高電位にしてプリチャージ手段ＰＤによ
り、データ線Ｄをプリチャージ電位ＶＰにプリチャージ
し直す。制御パルスＦＰＤを低電位にして、データ線Ｄ
をフローティング状態にした後、ワード線Ｗを高電位に
して、メモリセルＭＣから電荷をデータ線Ｄに読出す。 制御パルスＦＤＲを高電位にして、データ線Ｄに現れた
信号電圧を、信号伝達手段ＤＳにより電流に変換して、
共通データ線ＣＤに伝達する。制御パルスＦＬＤを高電
位にして負荷回路ＬＤにより、共通データ線を流れる電
流を電圧に変換し、電圧比較器ＣＰに入力する。この時
のノードＮ１の信号電圧ＶＳが、容量ＣＲに蓄えられて
いた参照信号ＶＲと比較されて、制御パルスＦＦＴ，Ｆ
ＦＢによりノードＮ３に出力される。この電圧比較器Ｃ
Ｐの比較結果が、制御パルスＦＬＴ，ＦＬＢによりラッ
チ回路ＤＬで確定される。制御パルスＦＤＲ，ＦＬＤ，
ＦＦＴを低電位にし、制御パルスＦＳＷ，ＦＤＷ，ＦＦ
Ｂを高電位にすることにより、ラッチ回路ＤＬで確定さ
れノードＮ３に現れた情報が、書込み用スイッチＳＷＷ
，共通データ線ＣＤ，信号伝達手段ＤＳ，データ線Ｄを
通じて、メモリセルＭＣに伝えられ、ワード線Ｗを低電
位にすることで再書込みが行われる。その後、制御パル
スＦＳＷ，ＦＤＷを低電位にし、制御パルスＦＤＣ，Ｆ
ＰＤを高電位にして、待機状態に戻す。

【００４７】以上のように、ダミーセルＤＣを読出すと
きと、メモリセルＭＣを読出すときとで、ダミーワード
線ＤＷとワード線Ｗを同じように動作させる。しかも、
信号経路が同一であるので、ノードＮ１に現れる参照信
号ＶＲと読出し信号ＶＳには、同じ雑音成分が含まれる
。図８に示した情報判別手段では、参照信号ＶＲと読出
し信号ＶＳを比較して、情報を判別するため、この雑音
成分が除去され、高Ｓ／Ｎな読出しが実現される。

【００４８】ただし、図５に示した第３のメモリアレー
構成例などでは、メモリセルＭＣから情報をデータ線Ｄ
に読出すときに、隣接するデータ線にもメモリセルから
電荷が読出されるため、データ線間の結合容量により雑
音が発生し、この雑音成分は、隣接するデータ線に読出
される情報に依存するため、ダミーセルを読出すときと
異なる。この雑音成分の問題は、例えばアイ・イー・イ
ー・イー　　トランザクション　　オン　　エレクトロ
ン　　デバイシズ，第３７巻，３（１９９０年３月）第
７３７頁から第７４３頁（ＩＥＥＥ，Ｔｒａｎｓ．ｏｎ
　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，ｖｏｌ３７，ｏ
ｎ．３（Ｍａｒｃｈ１９９０）ｐｐ．７３７−７４３）
に記載されているような、データ線間を別な導電層でシ
ールドして、データ線間の結合容量を小さくしたメモリ
セルを用いることにより、その影響を小さくできる。

【００４９】図１０は、図２に示した第２実施例に基づ
く第２の具体的実施例を示す図である。図７に示したメ
モリアレー要部回路図と同様に、ワード線Ｗとデータ線
Ｄの交点にメモリセルＭＣが配置され、データ線Ｄは信
号伝達手段ＤＳにより共通データ線ＣＤに接続され、プ
リチャージ手段ＰＤがデータ線Ｄに接続される。ダミー
ワード線及びダミーセルは除去されている。信号伝達手
段ＤＳは、図７と同じ構成である。プリチャージ手段Ｐ
Ｄは、中間電位ＶＨに接続されており、メモリセルの“
１”の書込み電圧と“０”の書込み電圧との中間である
電圧に、データ線Ｄをプリチャージする。また、図８と
同様に、負荷回路ＬＤとラッチ回路ＤＬと書込み用スイ
ッチＳＷＷで構成された情報判別手段ＳＡが、共通デー
タ線ＣＤに接続される。ただし、前述のように第２実施
例では、情報判別手段ＳＡ内の電圧比較器ＣＰの出力が
、第１実施例とは逆になるため、書込み用スイッチＳＷ
Ｗを、ラッチ回路ＤＬ内のインバータＩＮＶ１の出力端
子Ｎ４に接続している。

【００５０】図１１は、第２の具体的実施例動作タイミ
ング図である。これを用いて、動作を説明する。まず、
プリチャージ手段ＰＤにより中間電位ＶＨにプリチャー
ジされているデータ線Ｄを、制御パルスＦＰＤによりプ
リチャージ手段ＰＤをオフにして、フローティングにす
る。ワード線Ｗを高電位にして、メモリセルＭＣから電
荷をデータ線Ｄに読出す。制御パルスＦＤＲ及びＦＬＤ
により、データ線Ｄに現れた電圧を、信号伝達手段ＤＳ
，共通データ線ＣＤ，負荷回路ＬＤを介して電圧比較器
ＣＰに入力し、制御パルスＦＢＴ，ＦＢＢにより蓄える
。次に、制御パルスＦＤＲ及びＦＬＤを低電位にし、制
御パルスＦＰＤを高電位にしてプリチャージ手段ＰＤに
より、データ線Ｄを中間電位ＶＨにプリチャージし直す
。ここで、ワード線Ｗを低電位にすることにより、メモ
リセルＭＣに中間電位ＶＨが書込まれる。制御パルスＦ
ＰＤを低電位にして、データ線Ｄをフローティング状態
にした後、ワード線Ｗを高電位にして、メモリセルＭＣ
から電荷をデータ線Ｄに読出し、データ線Ｄに現れた電
圧を参照信号として用いる。この参照信号を、制御パル
スＦＤＲ及びＦＬＤにより、この参照信号を、信号伝達
手段ＤＳ，共通データ線ＣＤ，負荷回路ＬＤを介して電
圧比較器ＣＰに入力する。容量ＣＲに蓄えられていた信
号と比較され、制御パルスＦＦＴ，ＦＦＢ及び制御パル
スＦＬＴ，ＦＬＢによりラッチ回路ＤＬで確定される。 そして、制御パルスＦＤＲ，ＦＬＤ，ＦＦＴを低電位に
し、制御パルスＦＳＷ，ＦＤＷ，ＦＦＢを高電位にする
ことにより、ラッチ回路ＤＬで確定された情報が、書込
み用スイッチＳＷＷ，共通データ線ＣＤ，信号伝達手段
ＤＳ，データ線Ｄを通じて、メモリセルＭＣに伝えられ
、ワード線Ｗを低電位にすることで再書込みが行われる
。その後、制御パルスＦＳＷ，ＦＤＷを低電位にし、制
御パルスＦＤＣ，ＦＰＤを高電位にして、待機状態に戻
す。

【００５１】このように、データ線Ｄが中間電位ＶＨに
プリチャージされた状態でワード線Ｗを低電位にするこ
とにより、メモリセルＭＣを参照信号を発生させるため
に用いることができ、そのために回路を付加する必要は
ない。読出し信号と同じメモリセルを用いて参照信号を
発生させるため、蓄積容量の不均衡によりオフセットが
生じる恐れがない。また、同じワード線を動作させるた
め、ワード線からデータ線への結合雑音に差が生じる恐
れもない。

【００５２】図１２は、本発明による半導体メモリの応
用例で、音声記録再生装置を構成した例を、ブロック図
で示したものである。図中ＭＩＣは音声入力手段たるマ
イク、ＳＰは音声出力手段たるスピーカ、ＰＡＭＰ及び
ＭＡＭＰは増幅器、ＡＤＣはアナログ／デジタル変換器
、ＤＡＣはデジタル／アナログ変換器、Ｍは本発明によ
る半導体メモリ、ＭＣＴは半導体記憶装置Ｍを制御する
制御回路である。同図では、帯域制限用ローパスフィル
タ及び波形整形用ローパスフィルタ等は省略している。

【００５３】録音動作は、マイクＭＩＣに入力された音
声を、増幅器ＰＡＭＰにより増幅し、そのアナログ信号
をアナログ／デジタル変換器ＡＤＣによりデジタル信号
に変換し半導体メモリＭに伝達し、制御回路ＭＣＴで制
御して書込むことにより行われる。このとき、半導体メ
モリＭのアドレスやクロック信号等を制御回路ＭＣＴで
発生させる。一方、再生動作は、制御回路ＭＣＴにより
半導体メモリＭを制御して、記憶している情報を読出し
、デジタル／アナログ変換器ＤＡＣによりアナログ信号
に変換し、増幅器ＭＡＭＰにより増幅して、スピーカＳ
Ｐより出力する。

【００５４】半導体メモリＭの入出力が１ビット毎のと
き、アナログ／デジタル変換器ＡＤＣから複数ビットの
情報が並列に出力される場合には、パラレル／シリアル
変換器を設け、時系列な情報に変換して、半導体メモリ
Ｍに伝達すれば良い。また、デジタル／アナログ変換器
ＡＤＣが複数ビットの情報が並列に入力される構成の場
合には、シリアル／パラレル変換器を設け、半導体メモ
リＭの出力を、並列な情報に変換すれば良い。

【００５５】音声情報のデータレートは、６４ｋビット
／秒で良く、サイクル時間が１５μｓの半導体メモリで
対応できる。また、情報は時系列に連続なデータである
。このため、音声記録装置に用いる半導体記憶装置は、
速度は問題とならず、安価で大容量であることが要求さ
れる。本発明による半導体メモリは、高Ｓ／Ｎで高集積
化に適しており、チップ面積を削減してビット単価を下
げることが可能である。したがって、このような用途に
は、従来のＤＲＡＭよりも本発明の半導体メモリが適し
ている。

【００５６】

【発明の効果】本発明に依れば、データ線を対線配置せ
ずに、安定動作に必要なＳ／Ｎを確保でき、メモリセル
の高密度化がはかれる。したがって、高Ｓ／Ｎでかつ高
集積な半導体メモリを実現できる。

【図面の簡単な説明】

【図１】第１実施例のブロック図である。

【図２】第２実施例のブロック図である。

【図３】第１のメモリアレー構成例のブロック図である
。

【図４】第２のメモリアレー構成例のブロック図である
。

【図５】第３のメモリアレー構成例のブロック図である
。

【図６】第４のメモリアレー構成例のブロック図である
。

【図７】第１の具体的実施例のメモリアレー要部回路図
である。

【図８】第１の具体的実施例の情報判別手段の回路図で
ある。

【図９】第１の具体的実施例の動作タイミング図である
。

【図１０】第２の具体的実施例を示す図である。

【図１１】第２の具体的実施例の動作タイミング図であ
る。

【図１２】音声記録再生装置に応用した例のブロック図
である。

【符号の説明】

ＭＣ…メモリセル、ＤＣ…ダミーセル、Ｗ…ワード線、
ＤＷ…ダミーワード線、Ｄ…データ線、ＣＤ…共通デー
タ線、ＳＡ…情報判別手段、ＳＷ…入出力用スイッチ、
ＩＯ…入出力線、ＤＳ…信号伝達手段、ＰＤ…プリチャ
ージ手段、ＣＰ…電圧比較器、ＤＬ…ラッチ回路、ＬＤ
…負荷回路

Claims (14)

【特許請求の範囲】
1. 【請求項１】複数のワード線と、これらに交差するごと
   く配置された複数のデータ線と、該ワード線が選択され
   ることにより該データ線に信号が読出されるメモリセル
   と、該データ線を所望の電圧に設定するプリチャージ手
   段と、該データ線に現われた信号が入力される情報判別
   手段を有し、上記情報判別手段は時系列に入力された二
   つの信号を比較することにより情報の判別を行う半導体
   メモリ。
2. 【請求項２】請求項１に記載した半導体メモリにおいて
   、上記情報判別手段は、時系列に入力された二つの信号
   を比較する電圧比較器と、該電圧比較器の出力を確定さ
   せるラッチ回路を含んで構成されることを特徴とする半
   導体メモリ。
3. 【請求項３】請求項２に記載した半導体メモリにおいて
   、上記電圧比較器は、反転増幅器と、反転増幅器の入力
   端子に一方の端子が接続された容量と、反転増幅器の出
   力端子と入力端子を接続するスイッチを含んで構成され
   ることを特徴とする半導体メモリ。
4. 【請求項４】請求項１から請求項３のいずれかに記載し
   た半導体メモリにおいて、上記ワード線とほぼ平行に配
   置されたダミーワード線と、該ダミーワード線により選
   択されることにより該データ線に参照信号が読出される
   ダミーセルを有することを特徴とする半導体メモリ。
5. 【請求項５】請求項１から請求項４のいずれかに記載し
   た半導体メモリにおいて、上記メモリセルは、上記複数
   のデータ線と上記複数のワード線との任意の交点に配置
   されることを特徴とする半導体メモリ。
6. 【請求項６】請求項１から請求項４のいずれかに記載し
   た半導体メモリにおいて、上記メモリセルは、任意の隣
   あう二本の上記データ線のいずれか一方と上記複数のワ
   ード線との交点に配置されることを特徴とする半導体メ
   モリ。
7. 【請求項７】請求項５に記載した半導体メモリにおいて
   、上記情報判別手段は、上記データ線に接続されること
   を特徴とする半導体メモリ。
8. 【請求項８】請求項６記載の半導体メモリにおいて、上
   記情報判別手段は、隣あう二本の上記データ線毎に設け
   られ、該二本のデータ線のいずれか一方を選択するスイ
   ッチを介して、該二本のデータ線に接続されることを特
   徴とする半導体メモリ。
9. 【請求項９】請求項５に記載した半導体メモリにおいて
   、上記データ線と平行に配置された共通データ線を有し
   、複数の上記データ線が信号伝達手段を介して該共通デ
   ータ線に接続され、上記情報判別手段は上記共通データ
   線に接続されることを特徴とする半導体メモリ。
10. 【請求項１０】請求項６に記載した半導体メモリにおい
    て、上記データ線と平行に配置された共通データ線を有
    し、隣あう二本の上記データ線のいずれか一方を選択す
    るスイッチが設けられ、該データ線は該スイッチと信号
    伝達手段を介して該共通データ線に接続され、上記情報
    判別手段は上記共通データ線に接続されることを特徴と
    する半導体メモリ。
11. 【請求項１１】請求項９または請求項１０に記載した半
    導体メモリにおいて、上記信号伝達手段は、読出し時に
    データ線側からみたインピーダンスが高い状態で信号を
    伝達することを特徴とする半導体メモリ。
12. 【請求項１２】請求項１から請求項１１のいずれかに記
    載した半導体メモリにおいて、上記メモリセルは、一つ
    のトランジスタと一つの蓄積容量で構成されることを特
    徴とする半導体メモリ。
13. 【請求項１３】請求項１２に記載した半導体メモリにお
    いて、上記蓄積容量は、上記トランジスタの一方の不純
    物添加領域に接しており、上記トランジスタ及びデータ
    線の上まで延びている電極と、その上に設けられた絶縁
    膜と、さらにその上に設けられた導電性電極により構成
    されることを特徴とする半導体メモリ。
14. 【請求項１４】請求項１から請求項１３のいずれかに記
    載した半導体メモリにおいて、音声入力手段と、該音声
    入力手段の出力信号を増幅する増幅器と、該増幅器の出
    力信号が入力されるアナログ／デジタル変換器と、該ア
    ナログ／デジタル変換器の出力信号が入力される半導体
    メモリと、該半導体メモリの出力信号が入力されるデジ
    タル／アナログ変換器と、該デジタル／アナログ変換器
    の出力信号を増幅する増幅器と、該増幅器の出力信号が
    入力される音声出力手段とを有する音声記録再生装置の
    、構成要素であることを特徴とする半導体メモリ。