JPS59117798A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59117798A JPS59117798A JP57231689A JP23168982A JPS59117798A JP S59117798 A JPS59117798 A JP S59117798A JP 57231689 A JP57231689 A JP 57231689A JP 23168982 A JP23168982 A JP 23168982A JP S59117798 A JPS59117798 A JP S59117798A
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- JP
- Japan
- Prior art keywords
- spare
- address decoder
- memory
- memory element
- decoder
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート形電界効果トランジスタ（
以下ｒＭＯ３Ｔ Ｊという。）を基本素子とする半導体
メモリ装置に係り、特に、不良ビットを予備のヒツトと
置換できる、いわゆる冗長機能つきメモリ装置に関する
ものである。
以下ｒＭＯ３Ｔ Ｊという。）を基本素子とする半導体
メモリ装置に係り、特に、不良ビットを予備のヒツトと
置換できる、いわゆる冗長機能つきメモリ装置に関する
ものである。
第１図は冗長機能つきメモリ装置の従来例を示すブロッ
ク構成図で、（１）はマトリックス状に配置されたメモ
リセル・アレイ、（２）は行アドレス信号の入力端子、
（３）はこの行アドレス信号Ａ１＋Ａ２−−−−Ａｒｒ
ｌを受けて２ｍ本の行選択信号を得る行デコーダ、（４
）は列アドレス信号の入力端子、（５）はこの列アドレ
ス信号Ａｆｆｌ＋ｌ＋ ＡＢ＋２−−− Ａｎを受けて
２本（但し、ｎ−ｍ＝Ｎ）の列選択信号を得る列デコー
ダ、（６）は選択された行および列の交点のメモリセル
から読出されたデータ信号、または選択されたメモリセ
ルへ書き込むべきデータ信号のための人出力バッファ、
（７）はそのデータ信号の入出力端子、（８）は読出し
／書込み制御用端子である。メモリ装置の機能として必
侠な他の信号については、この発明とは゛直接関係ない
ので説明を省略する。
ク構成図で、（１）はマトリックス状に配置されたメモ
リセル・アレイ、（２）は行アドレス信号の入力端子、
（３）はこの行アドレス信号Ａ１＋Ａ２−−−−Ａｒｒ
ｌを受けて２ｍ本の行選択信号を得る行デコーダ、（４
）は列アドレス信号の入力端子、（５）はこの列アドレ
ス信号Ａｆｆｌ＋ｌ＋ ＡＢ＋２−−− Ａｎを受けて
２本（但し、ｎ−ｍ＝Ｎ）の列選択信号を得る列デコー
ダ、（６）は選択された行および列の交点のメモリセル
から読出されたデータ信号、または選択されたメモリセ
ルへ書き込むべきデータ信号のための人出力バッファ、
（７）はそのデータ信号の入出力端子、（８）は読出し
／書込み制御用端子である。メモリ装置の機能として必
侠な他の信号については、この発明とは゛直接関係ない
ので説明を省略する。
このような構成のメモリ装置において、メモリセル・１
アレイ（１）に製造上の欠陥によって例えば、１ビツト
または１行の不良ビットが発生し、製造歩留りを低下さ
せることがある。これを救済するために冗長機能つきメ
モリ装置が用いられ、第１図に（９）で示した予備の行
と予備の約デコーダ（１０）とが配置されている。
アレイ（１）に製造上の欠陥によって例えば、１ビツト
または１行の不良ビットが発生し、製造歩留りを低下さ
せることがある。これを救済するために冗長機能つきメ
モリ装置が用いられ、第１図に（９）で示した予備の行
と予備の約デコーダ（１０）とが配置されている。
メモリのウェーハテストの段階で不良のヒツトが検出さ
れると、その不良ビットを含む行を不活性化し、その行
を選択する信号と予備の行デコーダ（１０）を活性化す
るようにし、これに接続された予備の行（９）を当該不
良ビットを含む行の代りに用いる。
れると、その不良ビットを含む行を不活性化し、その行
を選択する信号と予備の行デコーダ（１０）を活性化す
るようにし、これに接続された予備の行（９）を当該不
良ビットを含む行の代りに用いる。
第２図は不良ヒツトを不活性化するための操作を説明す
るための回路図で、（１１）〜（１５）はＭＯＳＴ 、
（１６）は電源端子、（１７）は予備充電制御信号φ
入力端子、（１８）はワード線駆動信号φ１入力端子、
（１９）はフユーズ、（２０）はワード線、（２１＋
、 ＋２（２）、−１％１は行アドレス１汀号入力端子
でＡ１またはＡ、、Ａ２４たはＡ、−−−Ａ。
るための回路図で、（１１）〜（１５）はＭＯＳＴ 、
（１６）は電源端子、（１７）は予備充電制御信号φ
入力端子、（１８）はワード線駆動信号φ１入力端子、
（１９）はフユーズ、（２０）はワード線、（２１＋
、 ＋２（２）、−１％１は行アドレス１汀号入力端子
でＡ１またはＡ、、Ａ２４たはＡ、−−−Ａ。
またはＡＩｒ、がそれぞれ供餡される。行の数は２ｍ本
あるので、このようなデコーダが２ 個（予備の行デコ
ーダを除いて）存在する。以下ＭＯ８Ｔはｎチャネルと
して動作説明をする。
あるので、このようなデコーダが２ 個（予備の行デコ
ーダを除いて）存在する。以下ＭＯ８Ｔはｎチャネルと
して動作説明をする。
≦て、痛子θ冊こイ６号グを供給する。ｌ！：２ｍ個の
行デコーダのノードａは高（Ｈ″）レベルにプリチャー
ジされる。次に各デコーダに特冗の行のアドレスに対応
するアドレス信号ご供給すると、当該性の行デコーダの
Ｍ ＯＳ Ｔ （＋２１ 、 （＋３ｊ −−−−（＋
４）はすべてＯＦＦであり、ノードａはゝゝＨ”レベル
に保持されるが、残余の２［Ｉ］−１個の行デコーダは
ＭＯＳＴ（＋２１． Ｑ３＋、 −−−Ｑ４）の少なく
とも１つはＯＮ状態となり、ノードａの電位は低（Ｌ″
）レベルとなる。従って、選択された行アドレスに対応
するＭＯＳＴ（１５：はＯＮ状態となるが、残余の２ｍ
−１個行に対応するＭ ＯＳ Ｔ（１５１はＯＦＦ状態
となる。従って、その後に端子θ７）へ供給するワード
線駆動信号φ、を゛Ｌ″レベルから Ｈレベルにすると
、選択された行のワード線（２０ｊのみがゝ゛Ｈ″Ｈ″
レベル。い捷、この選択されたワード線（２０）に接続
されたメモリセルに欠陥があることが、ウェーハテスト
で判明し７たとすると、この選択されたワード線（２０
）に挿入されているヒユーズ（１９・を切断することに
よって当該ワードｕ ｊ２Ｑｌを不活性にする。
行デコーダのノードａは高（Ｈ″）レベルにプリチャー
ジされる。次に各デコーダに特冗の行のアドレスに対応
するアドレス信号ご供給すると、当該性の行デコーダの
Ｍ ＯＳ Ｔ （＋２１ 、 （＋３ｊ −−−−（＋
４）はすべてＯＦＦであり、ノードａはゝゝＨ”レベル
に保持されるが、残余の２［Ｉ］−１個の行デコーダは
ＭＯＳＴ（＋２１． Ｑ３＋、 −−−Ｑ４）の少なく
とも１つはＯＮ状態となり、ノードａの電位は低（Ｌ″
）レベルとなる。従って、選択された行アドレスに対応
するＭＯＳＴ（１５：はＯＮ状態となるが、残余の２ｍ
−１個行に対応するＭ ＯＳ Ｔ（１５１はＯＦＦ状態
となる。従って、その後に端子θ７）へ供給するワード
線駆動信号φ、を゛Ｌ″レベルから Ｈレベルにすると
、選択された行のワード線（２０ｊのみがゝ゛Ｈ″Ｈ″
レベル。い捷、この選択されたワード線（２０）に接続
されたメモリセルに欠陥があることが、ウェーハテスト
で判明し７たとすると、この選択されたワード線（２０
）に挿入されているヒユーズ（１９・を切断することに
よって当該ワードｕ ｊ２Ｑｌを不活性にする。
第３図は従来の予備の行デコーダの構成を示す回路図で
、（３１）〜（３８・はＭＯＳＴ、ｉ３！’１は電源端
子、（４０）は充電制御信号７入力端子、（４１）はワ
ード線駆動信号φ１入力端子、（４２）はワード線、（
４３）〜（４８）はヒユーズ、（４９）〜（５４）は行
アドレス信号入力端子で、Ａ Ａ Ａ Ａ’−−
−−−Ａｍ、札がそれぞれ供給さ１フ ｌ’
２１ ２１れる。
、（３１）〜（３８・はＭＯＳＴ、ｉ３！’１は電源端
子、（４０）は充電制御信号７入力端子、（４１）はワ
ード線駆動信号φ１入力端子、（４２）はワード線、（
４３）〜（４８）はヒユーズ、（４９）〜（５４）は行
アドレス信号入力端子で、Ａ Ａ Ａ Ａ’−−
−−−Ａｍ、札がそれぞれ供給さ１フ ｌ’
２１ ２１れる。
前述の不良ヒツトを含み不活性化したワード線の代りに
置き換えるために、この予備デコーダを活性化する方法
について説明する。ＭＯＳＴ（３１〜（３７）で構成さ
れるＮ ＯＲゲートの入力端子（４９）〜（５４）には
上述のように行アドレス信号Ａ、、 Ａ、 、 Ａ２．
Ａ２゜−−−−Ａｍ、 ｊｌｋ；がぞれそれ供給され
るので、予備デコーダが活性化されていなければ２ｍ個
のＭＯＳＴのり％ｒｒ＋個のＭＯＳＴはＯＮ状態にあり
、ノードｂの電位をＬレベルにするのて゛、Ｍ ＯＳ
Ｔ ＋３８１１は常にＯＦＦ状態にるる。したかつて、
予備デコーダのワード線（４２）は宮にＬレベルとなっ
ている。いま、例えは、Ａ、 ＝ Ａ２−−一−−＝
Ａｍ二Ｏ″のアドレスに不良ビットが存在したとすると
、信号Ａ、、 Ａ２． −−−札かゲートに供給されて
いるλべ○ＳＴのドレイン側に挿入されているヒユーズ
（４４）、 （４６）、 −−−（４８）を切断すれば
上記信号Ａ ＝Ａ ＝−−−＝Ａ□＝０のと２ きにこの予備デコーダが選択されることになる。
置き換えるために、この予備デコーダを活性化する方法
について説明する。ＭＯＳＴ（３１〜（３７）で構成さ
れるＮ ＯＲゲートの入力端子（４９）〜（５４）には
上述のように行アドレス信号Ａ、、 Ａ、 、 Ａ２．
Ａ２゜−−−−Ａｍ、 ｊｌｋ；がぞれそれ供給され
るので、予備デコーダが活性化されていなければ２ｍ個
のＭＯＳＴのり％ｒｒ＋個のＭＯＳＴはＯＮ状態にあり
、ノードｂの電位をＬレベルにするのて゛、Ｍ ＯＳ
Ｔ ＋３８１１は常にＯＦＦ状態にるる。したかつて、
予備デコーダのワード線（４２）は宮にＬレベルとなっ
ている。いま、例えは、Ａ、 ＝ Ａ２−−一−−＝
Ａｍ二Ｏ″のアドレスに不良ビットが存在したとすると
、信号Ａ、、 Ａ２． −−−札かゲートに供給されて
いるλべ○ＳＴのドレイン側に挿入されているヒユーズ
（４４）、 （４６）、 −−−（４８）を切断すれば
上記信号Ａ ＝Ａ ＝−−−＝Ａ□＝０のと２ きにこの予備デコーダが選択されることになる。
従来の装置では、上述のように冗長機能を有し、不良ビ
ットが生じたときには予備デコーダで予備メモリセルな
選んで、不良ビットの代りをさせることができるように
なっているが、製品として出荷されたものは、その動作
外見上は予備メモリセルを使用しているかどうか、更に
はどの行または列に不良が存在したかを知る手段がなか
った。
ットが生じたときには予備デコーダで予備メモリセルな
選んで、不良ビットの代りをさせることができるように
なっているが、製品として出荷されたものは、その動作
外見上は予備メモリセルを使用しているかどうか、更に
はどの行または列に不良が存在したかを知る手段がなか
った。
この発明は以上のような点に鑑みてなされたもので、予
備デコーダ回路を必要に応じて短絡する手段を用いるこ
とによって、冗長機能を使用しているか否か、不良ヒツ
トの存在するアドレスを知ることのできるメモリ装置を
提供するものである。
備デコーダ回路を必要に応じて短絡する手段を用いるこ
とによって、冗長機能を使用しているか否か、不良ヒツ
トの存在するアドレスを知ることのできるメモリ装置を
提供するものである。
第４図はこの発明の一実施例に２ける予備の行デコーダ
の構成を示す回路図で、第３図の従来例と同等部分は同
一符号で示す。この実施例では、行デコーダのＮＯＲ回
路に並列にＭ ＯＳ Ｔ （−５５）が接続され、その
ゲートは外部入力端子（５６）に接続されている。
の構成を示す回路図で、第３図の従来例と同等部分は同
一符号で示す。この実施例では、行デコーダのＮＯＲ回
路に並列にＭ ＯＳ Ｔ （−５５）が接続され、その
ゲートは外部入力端子（５６）に接続されている。
いま、外部入力端子（５６）の電位を Ｌレベルに保持
しておくと、ＭＯＥＩ Ｔ （５５）はＯＦＦ状態に保
持され、従来装置と全く同様な動作をする。さて、この
メモリ装置が冗長機能を使用しているか否か、そしてど
の行を置換したかを知りたいときには、外部入力端子（
５６）の電位をゝゝＨ“レベルにしてＭＯ８Ｔ（５５）
を０１・１状態にする。このときは前述のようにノード
ｂの電位は■、レベルとなり、ＭＯ８Ｔ（３Ｂ）はＯＦ
Ｆ状態に保持される。この状態で、この予備デコーダが
選択された場合を考えると、他のアドレスはすべて非選
択であるので、それらのワード線はＯＦＦ状態にあり、
この予備デコーダのワード線もＯＦＦ状態にあるので、
第１図に示した端子（７）への出力はなく、この端子（
７）の電位はその部分の回路構成によってＨまたは”
Ｌ″ｖ ＜ ／ｌ／ ｒ； 保タレル。
しておくと、ＭＯＥＩ Ｔ （５５）はＯＦＦ状態に保
持され、従来装置と全く同様な動作をする。さて、この
メモリ装置が冗長機能を使用しているか否か、そしてど
の行を置換したかを知りたいときには、外部入力端子（
５６）の電位をゝゝＨ“レベルにしてＭＯ８Ｔ（５５）
を０１・１状態にする。このときは前述のようにノード
ｂの電位は■、レベルとなり、ＭＯ８Ｔ（３Ｂ）はＯＦ
Ｆ状態に保持される。この状態で、この予備デコーダが
選択された場合を考えると、他のアドレスはすべて非選
択であるので、それらのワード線はＯＦＦ状態にあり、
この予備デコーダのワード線もＯＦＦ状態にあるので、
第１図に示した端子（７）への出力はなく、この端子（
７）の電位はその部分の回路構成によってＨまたは”
Ｌ″ｖ ＜ ／ｌ／ ｒ； 保タレル。
ここで、このメモリ装置の記憶内容 ｌおよびＯに対応
する読出し出力をそれぞれＨおよびＬレベルであるとし
、前述のすべてのワード線かＯＦＦ状態のときに端子（
７）の電位がＨレベルになるものとすると、予備メモリ
セルを含めてすべてのメモリセルに１１０Ｌ／を書き込
んでおいて、外部入力端子（５６）に Ｈレベルにした
上で、全アドレスについて読み出しを行う。これによっ
て、予備メモリセル以外のアドレスではいずれも端子（
７）にＬ出力が得られるが、予備メモリセルでは予備デ
コーダが正常に動作しないので、端子（７）にＨ出力が
イｕられ、これによって冗長機能を利用しておることと
、そのアドレスとを知ることができる。
する読出し出力をそれぞれＨおよびＬレベルであるとし
、前述のすべてのワード線かＯＦＦ状態のときに端子（
７）の電位がＨレベルになるものとすると、予備メモリ
セルを含めてすべてのメモリセルに１１０Ｌ／を書き込
んでおいて、外部入力端子（５６）に Ｈレベルにした
上で、全アドレスについて読み出しを行う。これによっ
て、予備メモリセル以外のアドレスではいずれも端子（
７）にＬ出力が得られるが、予備メモリセルでは予備デ
コーダが正常に動作しないので、端子（７）にＨ出力が
イｕられ、これによって冗長機能を利用しておることと
、そのアドレスとを知ることができる。
以上、すべてのワード線がＯＦＦ状態のときに端子（７
）の電位がゝ゛Ｈ″Ｈ″レベル場合について述べたが、
Ｌレベルになるときにも上述の手法に準じて、冗長機
能を利用しておることと、そのアドレスとを知ることが
できる。
）の電位がゝ゛Ｈ″Ｈ″レベル場合について述べたが、
Ｌレベルになるときにも上述の手法に準じて、冗長機
能を利用しておることと、そのアドレスとを知ることが
できる。
なお、上記大施例ではｎチャネルＭＯ８Ｔを用いた場合
を示したが、ｐチャネルＭＯ８Ｔを用いても電圧の極性
を逆にすれば同様に構成することかできる。ま°た、こ
の発明はダイナミック五１０Ｓ−ＲＡ１０５−ＲＡ、ｏ
ｍ Ａｃｃｅｓｓ Ｍｅｒｎｏｒｙ）のみならず、スタ
ブ・インク形ＲＡＭにも適用することかできる。
を示したが、ｐチャネルＭＯ８Ｔを用いても電圧の極性
を逆にすれば同様に構成することかできる。ま°た、こ
の発明はダイナミック五１０Ｓ−ＲＡ１０５−ＲＡ、ｏ
ｍ Ａｃｃｅｓｓ Ｍｅｒｎｏｒｙ）のみならず、スタ
ブ・インク形ＲＡＭにも適用することかできる。
以上詳述したように、この発明になる半導体メモリ装置
では、不良メモリ素子を置き換えるための予備のメモリ
素子どこれに対応する予備のアドレスデコーダとを備え
、この予備のアドレスデコーダを上記不良メモリ素子の
アドレスに相幽するアドレス信号が与えられたときに予
備のメモリ素子を選択するようにしたものにお・いて、
上記予備のアドレンデコーダを不活性化する手段を設け
たので、上記予備のメモリ素子が使用されているか否か
、捷だ、どのアドレスに使用されているかが判る。
では、不良メモリ素子を置き換えるための予備のメモリ
素子どこれに対応する予備のアドレスデコーダとを備え
、この予備のアドレスデコーダを上記不良メモリ素子の
アドレスに相幽するアドレス信号が与えられたときに予
備のメモリ素子を選択するようにしたものにお・いて、
上記予備のアドレンデコーダを不活性化する手段を設け
たので、上記予備のメモリ素子が使用されているか否か
、捷だ、どのアドレスに使用されているかが判る。
第１図は冗昼：機能つきメ七り装置の従来例の示すブロ
ック構成図、第２図は不良ヒツトを不活性化するための
操作を説明するための回路図、第３図は従来の予備のデ
コーダを示す回路図、第４図はこの発明の一実施例にお
りる予備のデコーダを示す回路図である。 図において、（１）はメモリセル・アレ’Ｉ、（２；は
行アドレスデコーダ、（５）は・列アドレスデコーダ、
（３２１〜１３７）は予備のアドレスデコーダを構成す
るＭＯ８Ｔ、（５５）は予％アドレステコーダを不活性
、化するだめの制御信号の入力端仔である。 なお、図甲同−符号は同一なたは相当部分を示すＯ 代理人 葛 阿 信 −（外１名）第４図 手続補正書（自発） 特許庁長官殿 １、事件の表示 士−１・願昭 ５７−２３１６
８９号２、発明の名称 半導体メモリ装置３ 補正
をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄、並びに図面の第１図お
よび第３図 ６、 補正の内容 （１） 明細書の第９頁第１行に「入力端子（５６）
に」とあるのを「入力端子（５６）の電位を」と訂正す
る。 （２） 同、第１０頁第７行に「アドレンデコーダ」
とあるのを「アドレスデコーダ」と訂正する。 （３） 図面の第１図および第３図を添付図面に未配
の通りに訂正する。 ７、 添付書類の目録 第１図および第３図の訂正箇所を示す図面１通 以上
ック構成図、第２図は不良ヒツトを不活性化するための
操作を説明するための回路図、第３図は従来の予備のデ
コーダを示す回路図、第４図はこの発明の一実施例にお
りる予備のデコーダを示す回路図である。 図において、（１）はメモリセル・アレ’Ｉ、（２；は
行アドレスデコーダ、（５）は・列アドレスデコーダ、
（３２１〜１３７）は予備のアドレスデコーダを構成す
るＭＯ８Ｔ、（５５）は予％アドレステコーダを不活性
、化するだめの制御信号の入力端仔である。 なお、図甲同−符号は同一なたは相当部分を示すＯ 代理人 葛 阿 信 −（外１名）第４図 手続補正書（自発） 特許庁長官殿 １、事件の表示 士−１・願昭 ５７−２３１６
８９号２、発明の名称 半導体メモリ装置３ 補正
をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄、並びに図面の第１図お
よび第３図 ６、 補正の内容 （１） 明細書の第９頁第１行に「入力端子（５６）
に」とあるのを「入力端子（５６）の電位を」と訂正す
る。 （２） 同、第１０頁第７行に「アドレンデコーダ」
とあるのを「アドレスデコーダ」と訂正する。 （３） 図面の第１図および第３図を添付図面に未配
の通りに訂正する。 ７、 添付書類の目録 第１図および第３図の訂正箇所を示す図面１通 以上
Claims (1)
- 【特許請求の範囲】 ＋１＋ 予備のメモリ素子とこの予備のメモリ素子に
対応する予備のアドレスデコーダとを有し、本来のメモ
リ素子に不良が生じたときに、この不良になったメモリ
素子の代りに上記予備のメモリ素子を用い、上記不良に
なったメモリ素子のアドレスを示すアドレス信号が入力
されたときに上記予備のアドレスデコーダか動作して上
記予備のメモリ素子をアクセスするようにしたものにお
いて、上記予備のアドレスデコーダを強制的に不活性化
する手段を備え、上記全メモリ素子に同一の所定情報を
畏き込んだ上で、上記予備のアドレスデコーダを不活性
にした状態で全アドレスについて順次読み出し操作を行
うことによって、上記予備のメモリ素子を使用している
こと、およびその使用されているアドレスを知ることか
できるようにしたことを特徴とする半導体メモリ装置。 （２） アドレスデコーダが絶縁ゲート形電界効果ト
ランジスタを並列接続してなるＡＮＤ（マたはＮ０Ｒ）
回路からなり、このような構成の予備のアドレスデコー
ダに他の絶縁ケート形電界効果トランジスタを並列に接
続し、上記他の絶縁ゲート形電界効果トランジスタをそ
のゲート信号によって導通させて上記予備のアドレスデ
コーダを不活性化するようにしたことを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231689A JPS59117798A (ja) | 1982-12-24 | 1982-12-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231689A JPS59117798A (ja) | 1982-12-24 | 1982-12-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117798A true JPS59117798A (ja) | 1984-07-07 |
Family
ID=16927448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231689A Pending JPS59117798A (ja) | 1982-12-24 | 1982-12-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117798A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
| JPS62291799A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01133296A (ja) * | 1987-07-07 | 1989-05-25 | Nec Corp | 半導体記憶装置 |
-
1982
- 1982-12-24 JP JP57231689A patent/JPS59117798A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
| JPS62291799A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPH054760B2 (ja) * | 1986-06-11 | 1993-01-20 | Fujitsu Ltd | |
| JPH01133296A (ja) * | 1987-07-07 | 1989-05-25 | Nec Corp | 半導体記憶装置 |
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