JP2960752B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2960752B2 JP2960752B2 JP2150838A JP15083890A JP2960752B2 JP 2960752 B2 JP2960752 B2 JP 2960752B2 JP 2150838 A JP2150838 A JP 2150838A JP 15083890 A JP15083890 A JP 15083890A JP 2960752 B2 JP2960752 B2 JP 2960752B2
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- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、内部アドレス発生回路を有する半導体記憶
装置（DRAM,SRAM等）に関するものであり、特に、上記
内部アドレス発生回路のテスト方法に関するものであ
る。
装置（DRAM,SRAM等）に関するものであり、特に、上記
内部アドレス発生回路のテスト方法に関するものであ
る。
＜従来の技術＞ 従来、半導体記憶装置の内部アドレス発生回路テスト
方法としては以下のような方法が用いられた。
方法としては以下のような方法が用いられた。
すなわち、従来に於いては、内部アドレス発生回路を
用いて半導体記憶装置の全ビットに或るデータの書き込
みを実施した後、外部からのアドレスを用いて上記書き
込みデータの読み出しを行い、該読み出しデータと期待
データとの比較を行うことによって、内部アドレス発生
回路が正常に動作しているか否かを判定する方法が用い
られていた。
用いて半導体記憶装置の全ビットに或るデータの書き込
みを実施した後、外部からのアドレスを用いて上記書き
込みデータの読み出しを行い、該読み出しデータと期待
データとの比較を行うことによって、内部アドレス発生
回路が正常に動作しているか否かを判定する方法が用い
られていた。
＜発明が解決しようとする課題＞ しかしながら、上記従来のテスト方法には、テストに
長い時間を要すると共に、異常が発生した場合に、原因
が内部アドレス発生回路にあるのか、または、半導体記
憶装置のその他の回路部分にあるのかを判定することが
できないという問題点があった。
長い時間を要すると共に、異常が発生した場合に、原因
が内部アドレス発生回路にあるのか、または、半導体記
憶装置のその他の回路部分にあるのかを判定することが
できないという問題点があった。
本発明は上記の点に鑑みてなされたものであり、簡単
な構成のテスト回路を内蔵させる構成とすることによ
り、上記従来の問題点を解決した半導体記憶装置を提供
するものである。
な構成のテスト回路を内蔵させる構成とすることによ
り、上記従来の問題点を解決した半導体記憶装置を提供
するものである。
＜課題を解決するための手段＞ すなわち、本発明の半導体記憶装置は、外部よりの入
力によって初期値の設定が行われると共に、外部よりの
カウント信号によってそのカウント動作が制御される内
部アドレス発生回路を有する半導体記憶装置に於いて、
上記内部アドレス発生回路の出力が上記初期値であるか
否かを検出し、第１の検出信号を出力する第１のテスト
回路と、上記内部アドレス発生回路の出力が、上記初期
値から所定数カウントした後の特定値であるか否かを検
出し、第２の検出信号を出力する第２のテスト回路とを
備えたことを特徴とするものである。
力によって初期値の設定が行われると共に、外部よりの
カウント信号によってそのカウント動作が制御される内
部アドレス発生回路を有する半導体記憶装置に於いて、
上記内部アドレス発生回路の出力が上記初期値であるか
否かを検出し、第１の検出信号を出力する第１のテスト
回路と、上記内部アドレス発生回路の出力が、上記初期
値から所定数カウントした後の特定値であるか否かを検
出し、第２の検出信号を出力する第２のテスト回路とを
備えたことを特徴とするものである。
＜作 用＞ 内部アドレス発生回路への初期値設定終了後に、上記
第１のテスト回路の出力である第１の検出信号を読み出
し、該信号が、内部アドレス発生回路の出力が上記初期
値であることを示す信号であるか否かを確認する。さら
に、カウント信号によって、内部アドレス発生回路を、
上記第２の特定値に対応する所定回数カウント動作させ
た後に、上記第２のテスト回路の出力である第２の検出
信号を読み出し、該信号が、内部アドレス発生回路の出
力が上記第２の特定値であることを示す信号であるか否
かを確認する。以上により、内部アドレス発生回路への
初期値設定が正常に行なわれているか否か、また、内部
アドレス発生回路が正常に動作しているか否かを簡単に
確認することができる。
第１のテスト回路の出力である第１の検出信号を読み出
し、該信号が、内部アドレス発生回路の出力が上記初期
値であることを示す信号であるか否かを確認する。さら
に、カウント信号によって、内部アドレス発生回路を、
上記第２の特定値に対応する所定回数カウント動作させ
た後に、上記第２のテスト回路の出力である第２の検出
信号を読み出し、該信号が、内部アドレス発生回路の出
力が上記第２の特定値であることを示す信号であるか否
かを確認する。以上により、内部アドレス発生回路への
初期値設定が正常に行なわれているか否か、また、内部
アドレス発生回路が正常に動作しているか否かを簡単に
確認することができる。
＜実施例＞ 以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明に係る半導体記憶装置の一実施例の内
部構成ブロック図である。
部構成ブロック図である。
図に於いて、１はデータ記憶部、２はI/Oバッファ、
３は内部アドレス発生回路である。I/Oバッファ２は、
データ記憶部１に接続されると共に内部アドレス発生回
路３にも接続されており、I/Oバッファ２からのデータ
は、内部アドレス初期設定ロード信号LDにより内部アド
レスの初期値として内部アドレス発生回路３に取り込ま
れる。CTは内部アドレスのカウントアップ信号であり、
該カウントアップ信号CTにより内部アドレスは１ステッ
プ宛インクリメントされる。４は外部より入力されるア
ドレスを受けるアドレスバッファ、５は内部アドレス発
生回路３とアドレスバッファ４の何れの出力をデータ記
憶部１に与えるかを選択するアドレス選択回路、６はア
ドレス選択回路５を制御するアドレス選択信号発生回路
である。
３は内部アドレス発生回路である。I/Oバッファ２は、
データ記憶部１に接続されると共に内部アドレス発生回
路３にも接続されており、I/Oバッファ２からのデータ
は、内部アドレス初期設定ロード信号LDにより内部アド
レスの初期値として内部アドレス発生回路３に取り込ま
れる。CTは内部アドレスのカウントアップ信号であり、
該カウントアップ信号CTにより内部アドレスは１ステッ
プ宛インクリメントされる。４は外部より入力されるア
ドレスを受けるアドレスバッファ、５は内部アドレス発
生回路３とアドレスバッファ４の何れの出力をデータ記
憶部１に与えるかを選択するアドレス選択回路、６はア
ドレス選択回路５を制御するアドレス選択信号発生回路
である。
本発明の特徴は内部アドレステスト回路７及び８を設
けている点にある。
けている点にある。
テスト回路７は、内部アドレス発生回路３の出力が初
期値、すなわち全ビット０であるか否かを検出し、検出
信号T1を出力する回路であり、また、テスト回路８は、
内部アドレス発生回路３の出力が第２の特定値、すなわ
ち全ビット１であるか否かを検出し、検出信号T2を出力
する回路である。
期値、すなわち全ビット０であるか否かを検出し、検出
信号T1を出力する回路であり、また、テスト回路８は、
内部アドレス発生回路３の出力が第２の特定値、すなわ
ち全ビット１であるか否かを検出し、検出信号T2を出力
する回路である。
第２図に、アドレスが８ビットの場合の内部アドレス
発生回路３並びにテスト回路７及び８の構成図を示す。
発生回路３並びにテスト回路７及び８の構成図を示す。
内部アドレス発生回路３は、８個の縦続接続されたフ
リップフロップ11−a,…11−ｈから成るバイナリカウン
タによって構成される。12−a,…,12−ｈは入力端子で
あり、I/Oバッファ２よりの初期値データを受ける。該
入力端子に入力された初期値データは、内部アドレス初
期設定ロード信号LDによってフリップフロップ11−a,
…,11−ｈに取り込まれる。13−a,…,13−ｈは出力端子
であり、該出力端子の信号は内部アドレスとして、アド
レス選択回路５に入力される。CTは内部アドレスを１ス
テップずつインクリメントするためのカウントアップ信
号であり、フリップフロップ11−ａはカウントアップ信
号の立ち下がりで出力反転する。同様に、フリップフロ
ップ11−b,…,11−ｈは前段フリップフロップ11−a,…,
11−ｇよりの出力信号の立ち下りで出力反転する。これ
により８ビットのバイナリカウンタが構成される。
リップフロップ11−a,…11−ｈから成るバイナリカウン
タによって構成される。12−a,…,12−ｈは入力端子で
あり、I/Oバッファ２よりの初期値データを受ける。該
入力端子に入力された初期値データは、内部アドレス初
期設定ロード信号LDによってフリップフロップ11−a,
…,11−ｈに取り込まれる。13−a,…,13−ｈは出力端子
であり、該出力端子の信号は内部アドレスとして、アド
レス選択回路５に入力される。CTは内部アドレスを１ス
テップずつインクリメントするためのカウントアップ信
号であり、フリップフロップ11−ａはカウントアップ信
号の立ち下がりで出力反転する。同様に、フリップフロ
ップ11−b,…,11−ｈは前段フリップフロップ11−a,…,
11−ｇよりの出力信号の立ち下りで出力反転する。これ
により８ビットのバイナリカウンタが構成される。
テスト回路７は、上記内部アドレス発生回路３よりの
出力をそのゲートに受ける８個のＮチャネルMOSトラン
ジスタ14−a,…,14−ｈとプルアップ抵抗15とから成
る。したがって、内部アドレス発生回路３の出力が初期
値（すなわち、全ビッド０）であるときのみ、その出力
である検出信号T1はＨレベルとなり、出力が初期値以外
の値であるときは、検出信号T1はＬレベルとなる。
出力をそのゲートに受ける８個のＮチャネルMOSトラン
ジスタ14−a,…,14−ｈとプルアップ抵抗15とから成
る。したがって、内部アドレス発生回路３の出力が初期
値（すなわち、全ビッド０）であるときのみ、その出力
である検出信号T1はＨレベルとなり、出力が初期値以外
の値であるときは、検出信号T1はＬレベルとなる。
また、テスト回路８は、上記内部アドレス発生回路３
の出力を反転する８個のインバータ16−a,…,16−ｈ
と、各インバータの出力をそれぞれのゲートに受ける８
個のチャネルMOSトランジスタ17−a,…,17−ｈ及びプル
アップ抵抗18から成る。したがって、内部アドレス発生
回路３の出力が全ビット１であるときのみ、その出力で
ある検出信号T2はＨレベルとなり、出力がそれ以外の値
であるときは検出信号T2はＬレベルとなる。
の出力を反転する８個のインバータ16−a,…,16−ｈ
と、各インバータの出力をそれぞれのゲートに受ける８
個のチャネルMOSトランジスタ17−a,…,17−ｈ及びプル
アップ抵抗18から成る。したがって、内部アドレス発生
回路３の出力が全ビット１であるときのみ、その出力で
ある検出信号T2はＨレベルとなり、出力がそれ以外の値
であるときは検出信号T2はＬレベルとなる。
上記の構成に於いて、内部アドレス発生回路のテスト
は以下のようにして行われる。
は以下のようにして行われる。
まず、I/Oバッファ２を介して、内部アドレス発生回
路３の入力端子12−a,…,12−ｈに初期値データ（０…
０）を与え、内部アドレス初期設定ロード信号LDにより
内部アドレス発生回路３への初期値設定を行う。その
後、テスト回路７の出力である検出信号T1を読み出し、
そのレベルを確認する。Ｈレベルであれば、初期値設定
は正常に行われており、Ｌレベルであれば、初期値設定
が正常に行なわれなかったことを示す。
路３の入力端子12−a,…,12−ｈに初期値データ（０…
０）を与え、内部アドレス初期設定ロード信号LDにより
内部アドレス発生回路３への初期値設定を行う。その
後、テスト回路７の出力である検出信号T1を読み出し、
そのレベルを確認する。Ｈレベルであれば、初期値設定
は正常に行われており、Ｌレベルであれば、初期値設定
が正常に行なわれなかったことを示す。
次に、所定個数（255個）のカウントアップ信号CTを
内部アドレス発生回路３に与えてカウントアップ動作を
行わせる。その後、テスト回路８の出力である検出信号
T2を読み出し、そのレベルを確認する。Ｈレベルであれ
ば、カウント動作は正常に行われており、Ｌレベルであ
れば、動作が正常に行われなかったことを示す。
内部アドレス発生回路３に与えてカウントアップ動作を
行わせる。その後、テスト回路８の出力である検出信号
T2を読み出し、そのレベルを確認する。Ｈレベルであれ
ば、カウント動作は正常に行われており、Ｌレベルであ
れば、動作が正常に行われなかったことを示す。
以上により、内部アドレス発生回路のテストが行われ
る。
る。
テスト回路の構成は上記の構成に限定されるものでは
無く、全ビット０であるか否か、また全ビット１である
か否かを検出できる回路構成であればよいことは言うま
でもない。
無く、全ビット０であるか否か、また全ビット１である
か否かを検出できる回路構成であればよいことは言うま
でもない。
また、初期値以外の第２の特定値として、全ビット１
以外の値を設定する構成としてもよい。
以外の値を設定する構成としてもよい。
さらに、第３図に示すように、テスト回路７の出力で
ある検出信号T1を、初期値設定後の適当なタイミングで
取り込み、記憶する記憶回路９を設け、該記憶回路９の
出力とテスト回路８の出力（検出信号T2）とを、その入
力とするアンドゲート10を設ける構成とすれば、テスト
用端子の個数を１個とすることもできる。
ある検出信号T1を、初期値設定後の適当なタイミングで
取り込み、記憶する記憶回路９を設け、該記憶回路９の
出力とテスト回路８の出力（検出信号T2）とを、その入
力とするアンドゲート10を設ける構成とすれば、テスト
用端子の個数を１個とすることもできる。
本発明に於いては、２つのテスト回路7,8を設ける構
成としているが、テスト回路７のみを設け、以下のよう
にして内部アドレス発生回路３のテストを行うようにす
ることもできる。
成としているが、テスト回路７のみを設け、以下のよう
にして内部アドレス発生回路３のテストを行うようにす
ることもできる。
初期値設定後、検出信号T1の読み出し、確認までは同
様である。その後、１乃至数個のカウントアップ信号CK
によってカウント動作指示をした後、再び検出信号T1を
読み出し、確認する。ここで、T1が依然としてＨレベル
であれば、カウント動作が正常に行われておらず、一
方、Ｌレベルに変化していれば、何らかのカウント動作
が行われていることが判明する。続けて、カウントアッ
プ信号CKを印加し、総計で256個のカウントアップ信号
を内部アドレス発生回路３に与える。その後、三度目の
検出信号読み出し・確認を行う。Ｈレベルであれば、カ
ウント動作は正常に行われており、Ｌレベルであれば、
正常なカウント動作が行われてなかったことが判明す
る。
様である。その後、１乃至数個のカウントアップ信号CK
によってカウント動作指示をした後、再び検出信号T1を
読み出し、確認する。ここで、T1が依然としてＨレベル
であれば、カウント動作が正常に行われておらず、一
方、Ｌレベルに変化していれば、何らかのカウント動作
が行われていることが判明する。続けて、カウントアッ
プ信号CKを印加し、総計で256個のカウントアップ信号
を内部アドレス発生回路３に与える。その後、三度目の
検出信号読み出し・確認を行う。Ｈレベルであれば、カ
ウント動作は正常に行われており、Ｌレベルであれば、
正常なカウント動作が行われてなかったことが判明す
る。
＜発明の効果＞ 以上詳細に説明したように、本発明によれば、データ
記憶部への書き込みや、データ記憶部からの読み出しを
行うこと無く、簡単に短時間で内部アドレス発生回路の
テストを行うことが可能となるものである。
記憶部への書き込みや、データ記憶部からの読み出しを
行うこと無く、簡単に短時間で内部アドレス発生回路の
テストを行うことが可能となるものである。
第１図は本発明に係る半導体記憶装置の一実施例の内部
構成ブロック図、第２図は内部アドレス発生回路及びテ
スト回路の具体的構成図、第３図は他の実施例の要部ブ
ロック図である。 符号の説明 3:内部アドレス発生回路、7,8:テスト回路。
構成ブロック図、第２図は内部アドレス発生回路及びテ
スト回路の具体的構成図、第３図は他の実施例の要部ブ
ロック図である。 符号の説明 3:内部アドレス発生回路、7,8:テスト回路。
Claims (2)
- 【請求項１】外部よりの入力によって初期値の設定が行
われると共に、外部よりのカウント信号によってそのカ
ウント動作が制御される内部アドレス発生回路を有する
半導体記憶装置に於いて、 上記内部アドレス発生回路の全ビット出力が、上記外部
よりの入力によって設定されるべき初期値に一致するか
否かを検出し、第１の検出信号を出力する第１のテスト
回路と、該第１のテスト回路よりの上記第１の検出信号
の出力に続いて、上記内部アドレス発生回路の全ビット
出力が、上記外部よりの入力によって設定されるべき初
期値と上記外部よりのカウント信号の個数とにより定ま
る特定値に一致するか否かを検出し、第２の検出信号を
出力する第２のテスト回路とを備えたことを特徴とする
半導体記憶装置。 - 【請求項２】上記第１のテスト回路より出力される上記
第１の検出信号を記憶する記憶回路と、該記憶回路より
の出力信号と、上記第２のテスト回路より出力される上
記第２の検出信号とを、その入力とし、上記両検出信号
が、共に、一致検出信号の場合には、一致検出信号を出
力し、少なくとも、一方の上記検出信号が、不一致検出
信号の場合には、不一致検出信号を出力する論理回路と
を設けたことを特徴とする、請求項１に記載の半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150838A JP2960752B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
| US08/234,600 US5463635A (en) | 1990-06-07 | 1994-04-28 | Semiconductor memory device including means for checking the operation of an internal address generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150838A JP2960752B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442500A JPH0442500A (ja) | 1992-02-13 |
| JP2960752B2 true JP2960752B2 (ja) | 1999-10-12 |
Family
ID=15505486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150838A Expired - Fee Related JP2960752B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463635A (ja) |
| JP (1) | JP2960752B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308297B1 (en) * | 1998-07-17 | 2001-10-23 | Sun Microsystems, Inc. | Method and apparatus for verifying memory addresses |
| KR100337601B1 (ko) * | 1999-09-27 | 2002-05-22 | 윤종용 | 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법 |
| JP4953348B2 (ja) * | 2005-09-29 | 2012-06-13 | ハイニックス セミコンダクター インク | 半導体メモリ素子の内部アドレス生成装置 |
| US7558146B2 (en) * | 2005-09-29 | 2009-07-07 | Hynix Semiconductor, Inc. | Internal address generator for use in semiconductor memory device |
| KR100875672B1 (ko) * | 2006-12-27 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로 |
| KR101003127B1 (ko) * | 2009-02-25 | 2010-12-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 제어 방법 |
| KR101103066B1 (ko) * | 2010-02-26 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 지연 회로 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU618798A1 (ru) * | 1976-07-22 | 1978-08-05 | Предприятие П/Я Г-4812 | Устройство дл контрол накопителей блоков посто нной пам ти |
| SU619968A2 (ru) * | 1977-02-08 | 1978-08-15 | Предприятие П/Я А-1001 | Устройство дл контрол блоков пам ти |
| JP2517706B2 (ja) * | 1985-02-08 | 1996-07-24 | ソニー株式会社 | 電子機器 |
| CA1240066A (en) * | 1985-08-15 | 1988-08-02 | John R. Ramsay | Dynamic memory refresh and parity checking circuit |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62291799A (ja) * | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63155500A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | Ｌｓｉ内蔵ｒａｍ読み出し装置 |
| JPS63168578A (ja) * | 1986-12-29 | 1988-07-12 | Toshiba Corp | ２進カウンタのテスト方法 |
| JPH0710047B2 (ja) * | 1988-09-14 | 1995-02-01 | 富士通株式会社 | 零連誤り検出回路 |
| JPH02306500A (ja) * | 1989-05-19 | 1990-12-19 | Toshiba Micro Electron Kk | 半導体記憶装置のテスト回路 |
-
1990
- 1990-06-07 JP JP2150838A patent/JP2960752B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-28 US US08/234,600 patent/US5463635A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442500A (ja) | 1992-02-13 |
| US5463635A (en) | 1995-10-31 |
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Legal Events
| Date | Code | Title | Description |
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