SU619968A2 - Устройство дл контрол блоков пам ти - Google Patents

Устройство дл контрол блоков пам ти

Info

Publication number
SU619968A2
SU619968A2 SU772450425A SU2450425A SU619968A2 SU 619968 A2 SU619968 A2 SU 619968A2 SU 772450425 A SU772450425 A SU 772450425A SU 2450425 A SU2450425 A SU 2450425A SU 619968 A2 SU619968 A2 SU 619968A2
Authority
SU
USSR - Soviet Union
Prior art keywords
block
inputs
memory
information
outputs
Prior art date
Application number
SU772450425A
Other languages
English (en)
Inventor
Олег Константинович Капитонов
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU772450425A priority Critical patent/SU619968A2/ru
Application granted granted Critical
Publication of SU619968A2 publication Critical patent/SU619968A2/ru

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Description

Изобретение относитс  к запоминак щим устройствам.
По основному авг, св. Ма 526952 изйестно устройство дп  контрол  блоков пам ти, содержащее блок пам ти, блок
управлени , блок сравнени , формирователь кодов, счетчик числа обращений, счетчик математический ожиданий, генератор случайных чисел и сумматор, при-чем вход блока управлени  соединен с выходом блока сравнени , одна группа входов которого соединена с выходными шинами блока пам ти, а втора  группа- с выходами формировател  кодов, выходы которого соединены с адресными шина ми блока пам ти, вход счетчика числа обращений соединен с выходом блока управлени , а выход - со входом счетчика, математических ожиданий, выходы которого и выходы генератора случайных чисел подключены к соответствующим входам сумматора, выходы сумматора соединены с адресными шинами блока пам ти.
Недостатком этого устройства  вл ет с  то, что коды адресов и последователь-
ность их подачи на ащэесные шины, будучи однажды получены, вторично воспроиэведены быть уже не могут, тер ютс  дл  пользовател , так как формирование адреоной информации происходи- по случайному закону. Иными словами, коды адрес и последовательность их подачи на ащэеоные шины, создавшую сбойную ситуацию в провер емом блоке, не могут быть предоставлены пользователю дл  их анализа и не могут быть многократно повторены с целью конкретизации сбойной ситуации в провер емом блоке, например, посредством визуальных средств контрол . Это снижает область применени  устройства.
Целью изобретени   вл етс  расширение области применени  устройства и повышение оперативности контрот.
Поставленна  цель достигаетс  тем, что предлагаемое устройство содержит логический блок и дополнительный блок пам ти, управл ющий вход которого соединен с одним из вйгходов блока управлени , адресные входы - с информационными выходами счетчика числа обращений, информа ционныб входы . с выходами сумматора и первыми информационными входами логического блока, выходы - со вторыми информационными входами логического блока, управл кнций вход логического блока соединен с щ)угим выходом блока управлени , а выходы - с ад ресными входами блока пам ти и входами формировател  кодов.
На чертеже изображена схема устройства .
Устройство содержит блок управлени  1, блок пам ти 2, дополнительный блок пам ти 3, имеющий выходы 4, счетчик числа обращений 5, выходы которого соединены с агфесными входами 6 блока 3, управл ющий вход 7 которого соединен с одним из выходов блока 1.
Устройство также содержит счетчик математических ожиданий 8, сумматор 9, логический блок 10, управл ющий вход 11 которого соединен с другим выходом блока 1. БЛОК 1О срдёржит элемент И 12, элемент ИЛИ 13, элемент И 14, элементы НЕ 1б и 16, элементы И 17 и 18, элемент ИЛИ 19, Устройство так. же содержит блок сравнени  2О,, генератор случайных чисел 21, выход 22 кото рого соединен с одним из входов сумматора 9, и формирователь кодов 23. Выходы сумматора 9 соединены с иЯформа ционными входами 24 блока 3 и первы- ми информационными входами блока 10. Выходы 4 блока 3 подключены ко вторым информационным вЗсодам блока 1О Выходы блока 10 соединены с адресными входами блока пам ти 2 и входами формировател  кодов 23.
Блок пам ти 2  вл етс  провер емым (контролируемым) блоком пам ти.
Работа устройства происходит а двух сжимах.
В первом рехдаме блок 1 управлени  вьфабатьпзает управл ющие сигнальг, привод щие блок пам ти 3 в режим аапись а блок пам ти 2 - в режим чтение. На управ  клдий вход 11 логического блока 10 подаетс  потенциал, разрешакк щий прохождение информации с выхода сумматора 9 через элементы И 12 и 18 и элементы ИЛИ 13 и 19. Сигнал, прой- 50
д  элементы НБ 15 и 16 запрещает прохождение информации с блока пам ти 3. Далее .работа устройства ь этом режиме аналогична работе устройства основного изобретени , т. е. адресна  информаци , подаваема  на ащэесные входы провер емого блока пам ти 2, формируетс  сложением кодов с генератора случайных чисел 21 и счетчика маТемаTij4ecKHX ожиданий 8. Информаци , считанна  с выбранной  чейки блока пам ти 2, сравниваетс  с информацией, вырабатываемой формирователем кодов 23 в блоке сравнени  20. Результат сравнени  подаетс  на блок 1 управлени . Но так как в предлагаемом устройстве ащэесна  информаци  с выхода сумматор 9, кроме адресных входов провер емого блока пам ти 2, еще подаетс  и на входы 24 блока пам ти 3, то она записываетс  в блок пам ти 3. Последователь на  запись информации в  чейки блока пам ти 3 осуществл етс  заданием адресной информации на адресные входы б со счетчика 5 числа обращений и подачей сигнала на вход 7 блока 3 блоком 1, При обнаружении сбо  блФком сравнени  20 все адресные коды и последователь ность их задани  на адресных входах провер емого блока пам ти 2 остаютс  записанными в блок пам ти 3. Чтобы получить их дл  анализа, пользователь может проиндицировать эту информацию на пульте оператора или вывести ее на печатающее: устройство (на чертеже не показан4.1).
Во второй .режим устройство переводитс  после обнаружени  сбо . Блок 1
управлени  вырабатывает управл квдие сигналы, перевод щие блок пам ти 3 в режим чтение. На управл йнций вход 11 логического блока 1О подаетс  потенциал , запрещающий прохождение инфор мации с выхода сумматора 9 на адресные входы провер емого блока пам ти 2 и разрещающий прохождение информации с выходов 4 блока пам ти 3. Ащэер ные коды, записанные в блок пам ти 3,
последовательно считьгеаютс  и подаютс  на адресные входы провер емого блока пам ти 2.
.Многократное считьгаание массива чисел блока пам ти 3 позвол ет много
кратно воспроизводить сбойную ситацию в провер емом блоке пам ти 2.
Та)шм образом, запись кодов адреса и последовательности их выборки в дополнительный блок пам ти позвол ет
за, а последующее и многократное считывание и подача на ащзесные входь провер емого блока пам ти 2 позвол ет пользователю воспроизводить устойчивую 55 картину сбойных v ситуаций и помогает ..ему в оперативном отыскании причин . этих сбоев, что расшир ет область применени  устройства и повьпиает оперативность контрол . предоставить их пользователю дл  анали
SU772450425A 1977-02-08 1977-02-08 Устройство дл контрол блоков пам ти SU619968A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772450425A SU619968A2 (ru) 1977-02-08 1977-02-08 Устройство дл контрол блоков пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772450425A SU619968A2 (ru) 1977-02-08 1977-02-08 Устройство дл контрол блоков пам ти

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU526952 Addition

Publications (1)

Publication Number Publication Date
SU619968A2 true SU619968A2 (ru) 1978-08-15

Family

ID=20694778

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772450425A SU619968A2 (ru) 1977-02-08 1977-02-08 Устройство дл контрол блоков пам ти

Country Status (1)

Country Link
SU (1) SU619968A2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463635A (en) * 1990-06-07 1995-10-31 Sharp Kabushiki Kaisha Semiconductor memory device including means for checking the operation of an internal address generator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463635A (en) * 1990-06-07 1995-10-31 Sharp Kabushiki Kaisha Semiconductor memory device including means for checking the operation of an internal address generator

Similar Documents

Publication Publication Date Title
KR920001530A (ko) 메모리장치
KR960042765A (ko) 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
KR970051455A (ko) 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
JPH01184700A (ja) メモリ試験装置
US4103823A (en) Parity checking scheme for detecting word line failure in multiple byte arrays
KR950014901B1 (ko) 다중 로우 및/또는 컬럼을 가변적으로 선택하는 어드레스 디코더 및 이 디코더를 사용한 반도체 기억 장치
SU619968A2 (ru) Устройство дл контрол блоков пам ти
US4549283A (en) Digital time delay circuit with high speed and large delay capacity
US4656631A (en) Process and circuit arrangement for checking a program in data processing units
US6529428B2 (en) Multi-bit parallel testing for memory devices
US5742614A (en) Apparatus and method for a variable step address generator
JP3271307B2 (ja) 半導体メモリ用試験パターン発生器
EP0777236B1 (en) Method and circuit for testing semiconductor memory units
JPH02206099A (ja) ダイナミツクram
SU1277210A1 (ru) Ассоциативное запоминающее устройство
SU922878A1 (ru) Устройство для контроля блоков постоянной памяти 1
SU464017A1 (ru) Логическое запоминающее устройство
SU516040A1 (ru) Устройство дл контрол очередности следовани модулей программы
SU849304A1 (ru) Посто нное запоминающее устройство сКОРРЕКциЕй иНфОРМАции
SU903990A1 (ru) Запоминающее устройство с автономным контролем
SU733016A1 (ru) Устройство дл записи и считывани информации из блоков полупосто нной пам ти
SU855739A1 (ru) Оперативное запоминающее устройство с автономным контролем
SU1088073A2 (ru) Запоминающее устройство с обнаружением ошибок
JPH02112968A (ja) ページイメージ発生装置
SU368605A1 (ru) Цифровое вычислительное устройство