JPH05121496A - 不良チツプ除去方法 - Google Patents
不良チツプ除去方法Info
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- JPH05121496A JPH05121496A JP3279398A JP27939891A JPH05121496A JP H05121496 A JPH05121496 A JP H05121496A JP 3279398 A JP3279398 A JP 3279398A JP 27939891 A JP27939891 A JP 27939891A JP H05121496 A JPH05121496 A JP H05121496A
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- JP
- Japan
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- wafer
- defective
- chip
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Abstract
(57)【要約】
【目的】集積回路の製造において、従来人手に頼ってい
たウェハー製造後の不良チップ除去を、自動的に行うこ
と。 【構成】ＬＳＩ用テスタと直結したウェハー検査用プロ
ーバー１０１、テスタ用ホストコンピュータ１０２、不
良チップ除去装置１０３及びプローバー１０１とホスト
コンピュータ１０２を結ぶ通信回線１、ホストコンピュ
ータ１０２と不良チッピュ除去装置１０３を結ぶ通信回
線２で構成され、ウェハー検査時、プローバー１０１で
良品・不良品の判定を行い、各チップの判定結果を記憶
したウェハーマップ情報を作成後、作成した情報を通信
回線１、ホストコンピュータ１０２、通信回線２を経由
して不良チップ除去装置へ転送し、ダイシング後、ウェ
ハーマップ情報から不良チップの位置を読み出し、自動
的に除去する手段を備えている。
たウェハー製造後の不良チップ除去を、自動的に行うこ
と。 【構成】ＬＳＩ用テスタと直結したウェハー検査用プロ
ーバー１０１、テスタ用ホストコンピュータ１０２、不
良チップ除去装置１０３及びプローバー１０１とホスト
コンピュータ１０２を結ぶ通信回線１、ホストコンピュ
ータ１０２と不良チッピュ除去装置１０３を結ぶ通信回
線２で構成され、ウェハー検査時、プローバー１０１で
良品・不良品の判定を行い、各チップの判定結果を記憶
したウェハーマップ情報を作成後、作成した情報を通信
回線１、ホストコンピュータ１０２、通信回線２を経由
して不良チップ除去装置へ転送し、ダイシング後、ウェ
ハーマップ情報から不良チップの位置を読み出し、自動
的に除去する手段を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣの製造方法に係わ
り、特に半導体ウェハー（以下単にウェハーと称す）検
査後の不良品除去方法に関する。
り、特に半導体ウェハー（以下単にウェハーと称す）検
査後の不良品除去方法に関する。
【０００２】
【従来の技術】ＩＣの製造工程は、大きく２つに分けら
れ、前工程と呼ばれるウェハー製造プロセスと後工程と
呼ばれる製品組立プロセスに分けられる。特に、ウェハ
ー製造プロセスでは、クリーンルーム内のゴミや製造プ
ロセスのバラツキ、ウェハーの結晶欠陥により、不良が
作り込まれる。
れ、前工程と呼ばれるウェハー製造プロセスと後工程と
呼ばれる製品組立プロセスに分けられる。特に、ウェハ
ー製造プロセスでは、クリーンルーム内のゴミや製造プ
ロセスのバラツキ、ウェハーの結晶欠陥により、不良が
作り込まれる。
【０００３】そのため、前工程が終了した後は、ウェハ
ー検査工程を設け、良品，不良品の判別を行い不良品の
除去を行うと共に、前工程で作り込んだ不良・不具合の
内容確認も行っている。
ー検査工程を設け、良品，不良品の判別を行い不良品の
除去を行うと共に、前工程で作り込んだ不良・不具合の
内容確認も行っている。
【０００４】従来のウェハー検査及び不良品の除去方法
について説明する。図８に従来例のフローチャートを示
す。フローチャートは、ウェハー検査工程と、組立工程
に分かれる。ウェハー検査工程では、まず、テスト（工
程８０１）を行い、良品・不良品の判定を行う。その
際、不良品には、マーキング（工程８０２）をし、良品
・不良品の区別が目視できるようにする。判定結果は、
良品数・不良品数毎にカウントし（工程８０３）、全チ
ップのテストが終了した時に（工程８０４）、カウント
した良品数，不良品数をテスト出力（工程８０５）し、
ウェハー検査は終了する。
について説明する。図８に従来例のフローチャートを示
す。フローチャートは、ウェハー検査工程と、組立工程
に分かれる。ウェハー検査工程では、まず、テスト（工
程８０１）を行い、良品・不良品の判定を行う。その
際、不良品には、マーキング（工程８０２）をし、良品
・不良品の区別が目視できるようにする。判定結果は、
良品数・不良品数毎にカウントし（工程８０３）、全チ
ップのテストが終了した時に（工程８０４）、カウント
した良品数，不良品数をテスト出力（工程８０５）し、
ウェハー検査は終了する。
【０００５】ウェハー検査の終了したウェハーは、組立
工程へと進む。組立工程では、まずダイシング（工程８
０６）により、半導体チップ（以下単にチップと称す）
単位に分離し、ウェハー検査で判定した不良チップの除
去（工程８０７）を行う。不良チップ除去は、ウェハー
検査時に付いたマーキングの有無を、人間の視覚判断で
行う。不良チップを除いた後は、ウェハー製造工程に起
因する外観上の不良チップを検査するため、チップ外観
チェック（工程８０８）を行い、モールドパッケージな
らばリードフレーム上に、セラミックならばケース上に
マウント（工程８０９）される。
工程へと進む。組立工程では、まずダイシング（工程８
０６）により、半導体チップ（以下単にチップと称す）
単位に分離し、ウェハー検査で判定した不良チップの除
去（工程８０７）を行う。不良チップ除去は、ウェハー
検査時に付いたマーキングの有無を、人間の視覚判断で
行う。不良チップを除いた後は、ウェハー製造工程に起
因する外観上の不良チップを検査するため、チップ外観
チェック（工程８０８）を行い、モールドパッケージな
らばリードフレーム上に、セラミックならばケース上に
マウント（工程８０９）される。
【０００６】その後、リードフレーム或いはケースとチ
ップを結線するためにボンディング（工程８１０）を行
い、封入（工程８１１）によりパッケージ成形し、捺印
等の仕上げ工程（工程８１２）を経て、組立工程は終了
する。
ップを結線するためにボンディング（工程８１０）を行
い、封入（工程８１１）によりパッケージ成形し、捺印
等の仕上げ工程（工程８１２）を経て、組立工程は終了
する。
【０００７】
【発明が解決しようとする課題】従来、ウェハー検査で
判定された不良チップは、キズやマーキング等で印を付
けるため、良品チップにクラック，割れ，汚れ等が発生
する。また、除去では人間が目視，手作業で除去してい
るため、自動化できない。同様にして誤って良品を除去
してしまったり、除去する不良品を取りこぼす等の可能
性があるというような問題点があった。
判定された不良チップは、キズやマーキング等で印を付
けるため、良品チップにクラック，割れ，汚れ等が発生
する。また、除去では人間が目視，手作業で除去してい
るため、自動化できない。同様にして誤って良品を除去
してしまったり、除去する不良品を取りこぼす等の可能
性があるというような問題点があった。
【０００８】
【課題を解決するための手段】本発明の不良チップ除去
方法は、予めウェハー毎に準備したウェハーマップ情報
にウェハー検査時の判定結果を記憶し、組立工程で前記
ウェハーマップ情報を読み出して、不良チップの位置を
特定し、自動的に除去する、又は、読み出した情報によ
り良チップの位置を特定し、マウントを行うという工程
から成る。
方法は、予めウェハー毎に準備したウェハーマップ情報
にウェハー検査時の判定結果を記憶し、組立工程で前記
ウェハーマップ情報を読み出して、不良チップの位置を
特定し、自動的に除去する、又は、読み出した情報によ
り良チップの位置を特定し、マウントを行うという工程
から成る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例のハードウェ
アの構成図である。本発明は、ＬＳＩ用テスタと直結し
たウェハー検査用プローバー１０１、テスタ用ホストコ
ンピュータ１０２、不良チップ除去装置１０３及びプロ
ーバー１０１とホストコンピューター１０２を結ぶ通信
回線１，ホストコンピュータ１０２と不良チップ除去装
置１０３を結ぶ通信回線２で構成されている。ウェハー
検査用プローバー１０１では、良品・不良品の判定を行
い、各チップの判定結果を記録したウェハーマップ情報
を作成する。作成した情報は、通信回線１を通してホス
トコンピュータ１０２に送り、ウェハー毎に記憶する。
アの構成図である。本発明は、ＬＳＩ用テスタと直結し
たウェハー検査用プローバー１０１、テスタ用ホストコ
ンピュータ１０２、不良チップ除去装置１０３及びプロ
ーバー１０１とホストコンピューター１０２を結ぶ通信
回線１，ホストコンピュータ１０２と不良チップ除去装
置１０３を結ぶ通信回線２で構成されている。ウェハー
検査用プローバー１０１では、良品・不良品の判定を行
い、各チップの判定結果を記録したウェハーマップ情報
を作成する。作成した情報は、通信回線１を通してホス
トコンピュータ１０２に送り、ウェハー毎に記憶する。
【００１１】また、不良チップ除去装置１０３では、ホ
ストコンピュータ１０２より通信回戦２を通して、送信
されるウェハーマップ情報に基づいて、不良チップが除
去される。続いて、ウェハーマップ情報について説明を
する。
ストコンピュータ１０２より通信回戦２を通して、送信
されるウェハーマップ情報に基づいて、不良チップが除
去される。続いて、ウェハーマップ情報について説明を
する。
【００１２】図２は、本発明で用いるウェハーマップ情
報図である。チップ毎の判定結果を記録するために、ウ
ェハーのオリエンテーションフラットに垂直な方向を行
（ｉ；ｉ＝１，２，３，…）〈２０１〉，オリエンテー
ションフラットに平行な方向を列（ｊ；ｊ＝１，２，
３，…）〈２０２〉とし、各チップを行列Ｐ（ｉ，ｊ）
及び、判定結果をＸで表わし、各チップの判定結果をＰ
（ｉ，ｊ）＝Ｘで置き換えると、例えば“Ｘ＝０”はチ
ップが形成されていない部分、“Ｘ＝１”は良品とする
ならば、Ｐ（１，１）＝０，Ｐ（１，２）＝１，Ｐ
（１．４）＝２，…，Ｐ（ｉ，ｊ）＝Ｘと表わすことが
できる。
報図である。チップ毎の判定結果を記録するために、ウ
ェハーのオリエンテーションフラットに垂直な方向を行
（ｉ；ｉ＝１，２，３，…）〈２０１〉，オリエンテー
ションフラットに平行な方向を列（ｊ；ｊ＝１，２，
３，…）〈２０２〉とし、各チップを行列Ｐ（ｉ，ｊ）
及び、判定結果をＸで表わし、各チップの判定結果をＰ
（ｉ，ｊ）＝Ｘで置き換えると、例えば“Ｘ＝０”はチ
ップが形成されていない部分、“Ｘ＝１”は良品とする
ならば、Ｐ（１，１）＝０，Ｐ（１，２）＝１，Ｐ
（１．４）＝２，…，Ｐ（ｉ，ｊ）＝Ｘと表わすことが
できる。
【００１３】このＰ（ｉ，ｊ）＝Ｘで表わした各チップ
の判定情報を、ウェハー製造工程の露光時に使用する面
付け上に記録したものが、ウェハーマップ情報となる。
の判定情報を、ウェハー製造工程の露光時に使用する面
付け上に記録したものが、ウェハーマップ情報となる。
【００１４】図２のウェハーマップ情報図は、ウェハー
検査前の状態でチップが形成されている部分のＸは、全
て“１”となっている。従って、同一製品ならば、ウェ
ハー検査前のウェハーマップ情報は同一である。
検査前の状態でチップが形成されている部分のＸは、全
て“１”となっている。従って、同一製品ならば、ウェ
ハー検査前のウェハーマップ情報は同一である。
【００１５】図３は、ウェハー検査後のウェハーマップ
情報図である。テストを行い、良品と判定されたチップ
は、Ｘが“１→２”に変更となり、不良品と判定された
チップ、Ｘは“１”のままである。
情報図である。テストを行い、良品と判定されたチップ
は、Ｘが“１→２”に変更となり、不良品と判定された
チップ、Ｘは“１”のままである。
【００１６】続いて、ウェハー検査工程におけるウェハ
ーマップ情報の作成手順を説明する。
ーマップ情報の作成手順を説明する。
【００１７】図４にウェハーマップ情報作成のフローチ
ャートを示す。まず、製品名を入力し、ウェハー検査前
のウェハーマップ情報を読み出す（工程４０１）。読み
出したウェハーマップ情報に対し、ウェハー上のチップ
のない個所にマーキングしたロット番号の読み取りを行
い、ラベルを付ける（工程４０２）。同様に、ウェハー
番号の読み取りも行い、ラベルを付ける（工程４０
３）。
ャートを示す。まず、製品名を入力し、ウェハー検査前
のウェハーマップ情報を読み出す（工程４０１）。読み
出したウェハーマップ情報に対し、ウェハー上のチップ
のない個所にマーキングしたロット番号の読み取りを行
い、ラベルを付ける（工程４０２）。同様に、ウェハー
番号の読み取りも行い、ラベルを付ける（工程４０
３）。
【００１８】次に、チップの行（ｉ）を初期化するため
にｉ＝１とする（工程４０４）。同様にチップの列
（ｊ）を初期化するためにｊ＝１とする（工程４０
５）。その次に、元々チップが形成されていない部分は
テストを省略するようにするため、ウェハー検査前のウ
ェハーマップ情報より（ｉ，ｊ）で指定されるチップの
Ｘを検索し、Ｘ＝“０”の場合は、工程４０９へジャン
プし、Ｘ＝“１”の場合は、次工程４０７へ進む（工程
４０６）。（ｉ，ｊ）で指定されるチップのテストを行
い、判定し（工程４０７）、良品の場合は、Ｘを“１”
→“２”に変更する（工程４０８）。不良品の場合は、
Ｘの変更は行わない。
にｉ＝１とする（工程４０４）。同様にチップの列
（ｊ）を初期化するためにｊ＝１とする（工程４０
５）。その次に、元々チップが形成されていない部分は
テストを省略するようにするため、ウェハー検査前のウ
ェハーマップ情報より（ｉ，ｊ）で指定されるチップの
Ｘを検索し、Ｘ＝“０”の場合は、工程４０９へジャン
プし、Ｘ＝“１”の場合は、次工程４０７へ進む（工程
４０６）。（ｉ，ｊ）で指定されるチップのテストを行
い、判定し（工程４０７）、良品の場合は、Ｘを“１”
→“２”に変更する（工程４０８）。不良品の場合は、
Ｘの変更は行わない。
【００１９】続いて、ｊを＋１カウントアップし（工程
４０９）、図２に示すウェハーマップ情報を持つ製品の
場合ｊ＜１０ならば、隣りの列のテストを行うため、工
程４０６へ戻る。ｊ＝１０ならば、ｊを＋１カウントア
ップし（工程４１１）、図２に示すウェハーマップ情報
を持つ製品の場合、ｉ＜１０ならば隣りの行のテストを
行うため、工程４０５へ戻る。ｉ＝１０ならば、ウェハ
ー検査後のウェハーマップ情報をホストコンピュータに
転送（工程４１３）し、終了する。
４０９）、図２に示すウェハーマップ情報を持つ製品の
場合ｊ＜１０ならば、隣りの列のテストを行うため、工
程４０６へ戻る。ｊ＝１０ならば、ｊを＋１カウントア
ップし（工程４１１）、図２に示すウェハーマップ情報
を持つ製品の場合、ｉ＜１０ならば隣りの行のテストを
行うため、工程４０５へ戻る。ｉ＝１０ならば、ウェハ
ー検査後のウェハーマップ情報をホストコンピュータに
転送（工程４１３）し、終了する。
【００２０】次に、チップ除去装置について説明する。
【００２１】図５は、不良チップ除去のフローチャート
である。タイミングの終わったウェハーについて、ま
ず、ウェハー上のチップのない個所にマーキングしたロ
ット番号の読み取りを行う（工程５０１）。同様にウェ
ハー番号の読み取りも行う（工程５０２）。読み取った
ロット番号，ウェハー番号より、対象となるウェハーの
ウェハーマップ情報を通信回線を通してホストコンピュ
ータより読み出す（工程５０３）。ここで、チップの行
（ｉ）を初期化するためにｉ＝１とする（工程５０
４）。同様に、チップの列（ｊ）を初期化するためにｊ
＝１とする（工程５０５）。
である。タイミングの終わったウェハーについて、ま
ず、ウェハー上のチップのない個所にマーキングしたロ
ット番号の読み取りを行う（工程５０１）。同様にウェ
ハー番号の読み取りも行う（工程５０２）。読み取った
ロット番号，ウェハー番号より、対象となるウェハーの
ウェハーマップ情報を通信回線を通してホストコンピュ
ータより読み出す（工程５０３）。ここで、チップの行
（ｉ）を初期化するためにｉ＝１とする（工程５０
４）。同様に、チップの列（ｊ）を初期化するためにｊ
＝１とする（工程５０５）。
【００２２】そして、ウェハーマップ情報で、（ｉ，
ｊ）で指定されるチップのＸを検索し（工程５０６）、
Ｘ＝“１”及びＸ＝“０”の場合、チップはピックアッ
プ後、自動的に除去され（工程５０７）、Ｘ＝“２”の
場合、つまり良品はそのままで、工程５０８へ進む。
ｊ）で指定されるチップのＸを検索し（工程５０６）、
Ｘ＝“１”及びＸ＝“０”の場合、チップはピックアッ
プ後、自動的に除去され（工程５０７）、Ｘ＝“２”の
場合、つまり良品はそのままで、工程５０８へ進む。
【００２３】続いて、ｊを＋１カウントアップし（工程
５０８）、図３に示すウェハーマップ情報を持つ製品の
場合、ｊ＜１０ならば隣りの列へ進むため、工程５０６
へ戻る。ｊ＝１０ならば、ｊを＋１カウントアップし
（工程５１０）、図３に示すウェハーマップ情報を持つ
製品の場合、ｉ＜１０ならば隣りの行へ進むため、工程
５０５へ戻る。ｉ＝１０ならば、対象ウェハーの不良チ
ップ除去は終了する。
５０８）、図３に示すウェハーマップ情報を持つ製品の
場合、ｊ＜１０ならば隣りの列へ進むため、工程５０６
へ戻る。ｊ＝１０ならば、ｊを＋１カウントアップし
（工程５１０）、図３に示すウェハーマップ情報を持つ
製品の場合、ｉ＜１０ならば隣りの行へ進むため、工程
５０５へ戻る。ｉ＝１０ならば、対象ウェハーの不良チ
ップ除去は終了する。
【００２４】次に本発明の第２の実施例を説明する。こ
の実施例では、不良チップ除去工程をマウント工程に取
り込み組立工程を１工程省略したため、第１実施例と比
べて、さらにコストの低減となる。
の実施例では、不良チップ除去工程をマウント工程に取
り込み組立工程を１工程省略したため、第１実施例と比
べて、さらにコストの低減となる。
【００２５】図６は、本発明の第２の実施例のハードウ
ェアの構成図である。本発明は、ＬＳＩ用テスタと直結
したウェハー検査用プローバ６０１、テスタ用ホストコ
ンピュータ６０２、マウント装置６０３、及び６０１と
６０２を結ぶ通信回線３、６０２と６０３を結ぶ通信回
線４で構成されている。
ェアの構成図である。本発明は、ＬＳＩ用テスタと直結
したウェハー検査用プローバ６０１、テスタ用ホストコ
ンピュータ６０２、マウント装置６０３、及び６０１と
６０２を結ぶ通信回線３、６０２と６０３を結ぶ通信回
線４で構成されている。
【００２６】ウェハー製造工程を終了したウェハーは、
ウェハー検査用プローバー６０１で良品・不良品の判定
を行い、チップ毎の判定情報から、ウェハーマップ情報
を作成し、作成した情報を通信回線３を通してホストコ
ッピュータ６０２に送り、ウェハー毎に記憶するのは、
第１実施例と同様である。
ウェハー検査用プローバー６０１で良品・不良品の判定
を行い、チップ毎の判定情報から、ウェハーマップ情報
を作成し、作成した情報を通信回線３を通してホストコ
ッピュータ６０２に送り、ウェハー毎に記憶するのは、
第１実施例と同様である。
【００２７】また、マウント装置６０３では、前記ウェ
ハーマップ情報が、通信回線４を通してホストコンピュ
ータより送られ、良チップの位置が出力され、マウント
が行われる。ウェハー検査工程におけるウェハーマップ
情報の作成の詳細は、第１の実施例と同様なので、ここ
ではマウント装置を中心に説明する。
ハーマップ情報が、通信回線４を通してホストコンピュ
ータより送られ、良チップの位置が出力され、マウント
が行われる。ウェハー検査工程におけるウェハーマップ
情報の作成の詳細は、第１の実施例と同様なので、ここ
ではマウント装置を中心に説明する。
【００２８】図７はマウントのフローチャートである。
ダイシングの終わったウェハー（不良チップ除去は実施
しない）について、まず、ウェハー上のチップのない個
所にマーキングしたロット番号の読み取りを行う（工程
７０１）。同様にウェハー番号の読み取りも行う（工程
７０２）。読み取ったロット番号、ウェハ番号より対象
となるウェハーのウェハーマップ情報を通信回線を通し
てホストコンピュータより読み出す（工程７０３）。こ
こで、チップの行（ｉ）を初期化するためにｉ＝１とす
る（工程７０４）。同様に、チップの列（ｊ）を初期化
するためにｊ＝１とする（工程７０５）。
ダイシングの終わったウェハー（不良チップ除去は実施
しない）について、まず、ウェハー上のチップのない個
所にマーキングしたロット番号の読み取りを行う（工程
７０１）。同様にウェハー番号の読み取りも行う（工程
７０２）。読み取ったロット番号、ウェハ番号より対象
となるウェハーのウェハーマップ情報を通信回線を通し
てホストコンピュータより読み出す（工程７０３）。こ
こで、チップの行（ｉ）を初期化するためにｉ＝１とす
る（工程７０４）。同様に、チップの列（ｊ）を初期化
するためにｊ＝１とする（工程７０５）。
【００２９】そして、ウェハーマップ情報で（ｉ，ｊ）
で指定されるチップのＸを検索し（工程７０６）、Ｘ＝
“２”の場合、つまり良品のチップはピックアップ後マ
ウントされ（工程７０７）、Ｘ＝“１”及びＸ＝“０”
の場合、つまり不良品はそのままで、工程７０８へ進
む。
で指定されるチップのＸを検索し（工程７０６）、Ｘ＝
“２”の場合、つまり良品のチップはピックアップ後マ
ウントされ（工程７０７）、Ｘ＝“１”及びＸ＝“０”
の場合、つまり不良品はそのままで、工程７０８へ進
む。
【００３０】続いて、ｊを＋１カウントし（工程７０
８）、図３に示すウェハーマップ情報を持つ製品の場
合、ｊ＜１０ならば隣りの列へ進むため、工程７０６へ
戻る。ｊ＝１０ならば、ｉを＋１カウントアップし（工
程７１０）、図３に示すウェハーマップ情報を持つ製品
の場合、ｉ＜１０ならば、隣りの行へ進むため、工程７
０５へ戻る。ｉ＝１０ならば、対象ウェハーのマウント
は終了する。
８）、図３に示すウェハーマップ情報を持つ製品の場
合、ｊ＜１０ならば隣りの列へ進むため、工程７０６へ
戻る。ｊ＝１０ならば、ｉを＋１カウントアップし（工
程７１０）、図３に示すウェハーマップ情報を持つ製品
の場合、ｉ＜１０ならば、隣りの行へ進むため、工程７
０５へ戻る。ｉ＝１０ならば、対象ウェハーのマウント
は終了する。
【００３１】
【発明の効果】以上説明したように本発明の不良品除去
方法は、ウェハー検査時にチップ毎の判定結果を記憶し
たウェハーマップ情報を作成し、ダイシング後、前記情
報を読み出して不良チップの位置と特定できるため、従
来手作業で行なっていた不良品除去を自動化できる効果
と、不良チップを除去をマウント工程に盛り込み、１工
程省略したことによる後期短縮の効果を有する。
方法は、ウェハー検査時にチップ毎の判定結果を記憶し
たウェハーマップ情報を作成し、ダイシング後、前記情
報を読み出して不良チップの位置と特定できるため、従
来手作業で行なっていた不良品除去を自動化できる効果
と、不良チップを除去をマウント工程に盛り込み、１工
程省略したことによる後期短縮の効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成図。
【図２】ウェハー検査前のウェハーマップ情報を示す
図。
図。
【図３】ウェハー検査後のウェハーマップを示す情報
図。
図。
【図４】本発明の第１の実施例のウェハーマップ情報の
作成のためのフローチャートを示す図。
作成のためのフローチャートを示す図。
【図５】本発明の第１の実施例の不良チップ除去のため
のフローチャートを示す図。
のフローチャートを示す図。
【図６】本発明の第２の実施例の構成図。
【図７】本発明の第２の実施例のマウントのためのフロ
ーチャートを示す図。
ーチャートを示す図。
【図８】従来技術のウェハー検査工程及び組立工程のた
めのフローチャートを示す図。
めのフローチャートを示す図。
１，２，３，４ 通信回線 １０１，６０１ ウェハー検査用プローバー １０２，６０２ テスター用ホストコンピュータ １０３ 不良チップ除去装置 ６０３ マウント装置
Claims (1)
- 【請求項１】 半導体ウェハー製造後の不良半導体チッ
プの除去において、前記半導体ウェハー上の半導体チッ
プをテストする第１の工程と、該第１工程におけるテス
ト結果を、予め半導体ウェハー毎に準備したウェハーア
ップ情報に記憶する第２の工程と、該第２工程で記憶し
た情報に基づき、不良チップを除去する第３の工程から
成ることを特徴とする不良チップ除去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279398A JPH05121496A (ja) | 1991-10-25 | 1991-10-25 | 不良チツプ除去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279398A JPH05121496A (ja) | 1991-10-25 | 1991-10-25 | 不良チツプ除去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121496A true JPH05121496A (ja) | 1993-05-18 |
Family
ID=17610567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279398A Pending JPH05121496A (ja) | 1991-10-25 | 1991-10-25 | 不良チツプ除去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121496A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1991
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