JPS583240A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JPS583240A JPS583240A JP10108381A JP10108381A JPS583240A JP S583240 A JPS583240 A JP S583240A JP 10108381 A JP10108381 A JP 10108381A JP 10108381 A JP10108381 A JP 10108381A JP S583240 A JPS583240 A JP S583240A
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- JP
- Japan
- Prior art keywords
- patterning
- insulating film
- film
- integrated circuit
- ics
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- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明社複数のモノリシック集積回路装置を一枚の半導
体ウェハーに形成すゐ製造方法に係９゜特に多層配線構
造を有する集積回路の信頼性を向上させる製造方法に関
するものである。
体ウェハーに形成すゐ製造方法に係９゜特に多層配線構
造を有する集積回路の信頼性を向上させる製造方法に関
するものである。
近年におけるモノリシックＩＣの製造は９通常１枚の８
１半導体ウェハーに数百側のＩＣを同時に形成し、ウェ
ハーに直接探針金当てて特性を調べる一次試験を行なり
た後、スクライプを行なって個々のＩＣに分離せしめて
いる。そのフローチャート図を第１図に示す。すなわち
ウニノー−プロセス工程を経て一次試験を各ＩＣ毎に行
ない、そこで不良と判定されたＩＣ装置Ｋ１１ｉ印を付
す。
１半導体ウェハーに数百側のＩＣを同時に形成し、ウェ
ハーに直接探針金当てて特性を調べる一次試験を行なり
た後、スクライプを行なって個々のＩＣに分離せしめて
いる。そのフローチャート図を第１図に示す。すなわち
ウニノー−プロセス工程を経て一次試験を各ＩＣ毎に行
ない、そこで不良と判定されたＩＣ装置Ｋ１１ｉ印を付
す。
その後スクライブによ〕分離した後、印が付されている
ＩＣＥついては破棄し、印が付されていないＩＣＥつい
て顕微鏡を用いた目視検査を行ない欠陥の有無を検査し
た後良品のみ組立工程を施こす。この目視検査では、主
に１０表面付近に形成されるＡＪの配線パターンやＳｉ
ｎ、膜パターン等を表面から見える範囲で行なうもので
あった。
ＩＣＥついては破棄し、印が付されていないＩＣＥつい
て顕微鏡を用いた目視検査を行ない欠陥の有無を検査し
た後良品のみ組立工程を施こす。この目視検査では、主
に１０表面付近に形成されるＡＪの配線パターンやＳｉ
ｎ、膜パターン等を表面から見える範囲で行なうもので
あった。
ところで最近のＩＣではその高集化の手段として多層配
線の技術が利用されるよう帆なってきた。
線の技術が利用されるよう帆なってきた。
第２図はその一例であるバイポーラトランジスタの断面
図である。
図である。
１はＰ型半導体基板、２はエピタキシャル層。
３はＳｔか等よシなる第１の絶縁膜で、エミッタ。
ペース、コレクタ各領域罠対する電極窓４ｅ、４ｂ。
４ｃを有する。５ｔｉＡｌ＄よ）なる第１の配線膜で所
定の形状にバターニングされており、６はＰＳＧ（リン
シリク−トガ２ス）等よシなる第２の絶縁膜で、コンタ
クト用の窓７ｃ、７ｅが形成され、さらにその上Ｋ Ａ
１等よりなる第２の配線膜８が形成されている。９ＵＰ
ＳＧ等のカバー用の絶縁膜である。
定の形状にバターニングされており、６はＰＳＧ（リン
シリク−トガ２ス）等よシなる第２の絶縁膜で、コンタ
クト用の窓７ｃ、７ｅが形成され、さらにその上Ｋ Ａ
１等よりなる第２の配線膜８が形成されている。９ＵＰ
ＳＧ等のカバー用の絶縁膜である。
この様な多層配線構造のＩＣにおいては９表面から第１
の絶縁膜３及び配線膜５までの距離が大となシ前述した
目視検査でこれらのパターンの欠陥を検出することは非
常に困難あるいは不可能に表っている。特に第２の配＠
ＪＩ８が第１の配ａｙｓ５の上にも形成されるため９表
面からの目視検査では十分信頼性を保障することができ
なかった。
の絶縁膜３及び配線膜５までの距離が大となシ前述した
目視検査でこれらのパターンの欠陥を検出することは非
常に困難あるいは不可能に表っている。特に第２の配＠
ＪＩ８が第１の配ａｙｓ５の上にも形成されるため９表
面からの目視検査では十分信頼性を保障することができ
なかった。
本発明は上記従来の欠点を除去することを目的とし、半
導体ウェハー表面に対して所定の膜の形成工程、核層の
バターニング工程等の各種工程を施こして複数個の集積
回路装置を製造する製造方法において少なくとも前記半
導体ウェハー表面上に形成した第１の絶縁膜のパターニ
ング工程、該第１の絶縁膜上に形成したｊｇｌの配線膜
のバターニング工程、該第１の配線膜上に形成した第２
の絶＊＊のバターニング工程、該第２の絶縁膜上に形成
した第２の配＠膜のバターニング工程それぞれの後に、
パターニング検査工程と峡検査結果を記憶するリストア
ップ工程を有し、前記各種工程後の素子特性を調べる一
次試験において前記リストアップ工程にて不良と判定さ
れた集積回路装置については該試験を行なわないように
し、＃−次試験後のマーキング工程において該リストア
ップ工程又社−次試験において不良と判定された集積回
路装置に印をつ叶、＃半導体ウェハーのスクライブ後、
＃印が付されてない集積回路装置に組立工程を施こすよ
うＫしたことを特徴とする集積回路装置の製造方法を提
供するものである。
導体ウェハー表面に対して所定の膜の形成工程、核層の
バターニング工程等の各種工程を施こして複数個の集積
回路装置を製造する製造方法において少なくとも前記半
導体ウェハー表面上に形成した第１の絶縁膜のパターニ
ング工程、該第１の絶縁膜上に形成したｊｇｌの配線膜
のバターニング工程、該第１の配線膜上に形成した第２
の絶＊＊のバターニング工程、該第２の絶縁膜上に形成
した第２の配＠膜のバターニング工程それぞれの後に、
パターニング検査工程と峡検査結果を記憶するリストア
ップ工程を有し、前記各種工程後の素子特性を調べる一
次試験において前記リストアップ工程にて不良と判定さ
れた集積回路装置については該試験を行なわないように
し、＃−次試験後のマーキング工程において該リストア
ップ工程又社−次試験において不良と判定された集積回
路装置に印をつ叶、＃半導体ウェハーのスクライブ後、
＃印が付されてない集積回路装置に組立工程を施こすよ
うＫしたことを特徴とする集積回路装置の製造方法を提
供するものである。
以下本発明の一実施例を図面に従って詳述する０第３図
は本実施例の製造方法を示すフローチャート図である。
は本実施例の製造方法を示すフローチャート図である。
実施例で杜、半導体ウェハー表面に対し不純物の拡散や
エツチング等の各種工程を施こしたのち、第２５１Ｊに
示すように第１の絶縁膜３を形成する０そしてその絶縁
膜３をパターニングして電極窓４ａ、４ｂ、４ｃを形成
する０この窓開き工程の後、＠該パターニングの異常を
検査する０ 第４図はその検査手段を示すブロック図で（１）が検査
手段、（璽）が後述するマーキング手段である。このバ
ターニングの検査は、ステージ１０の上に載置したウェ
ハー１００を駆動部１１によシ移動させ、ウェハー表面
のパターンを走査する走査部１２（例えばテレビカメラ
）により得た信号を変換部１３にて所定のパターン信号
に変換する。
エツチング等の各種工程を施こしたのち、第２５１Ｊに
示すように第１の絶縁膜３を形成する０そしてその絶縁
膜３をパターニングして電極窓４ａ、４ｂ、４ｃを形成
する０この窓開き工程の後、＠該パターニングの異常を
検査する０ 第４図はその検査手段を示すブロック図で（１）が検査
手段、（璽）が後述するマーキング手段である。このバ
ターニングの検査は、ステージ１０の上に載置したウェ
ハー１００を駆動部１１によシ移動させ、ウェハー表面
のパターンを走査する走査部１２（例えばテレビカメラ
）により得た信号を変換部１３にて所定のパターン信号
に変換する。
そして比較部１４にて設計に利用した正規パターン信号
１５と比較し欠陥の有無を検出する。その結果は記憶部
１６に駆動部１１からのＩＣのウェハー上での位置や登
録部１７からのそのウエノ・−のロット番号等と共に記
憶される。
１５と比較し欠陥の有無を検出する。その結果は記憶部
１６に駆動部１１からのＩＣのウェハー上での位置や登
録部１７からのそのウエノ・−のロット番号等と共に記
憶される。
本実施例では検査の結果不良と判定されたＩＣについて
上記記憶部１６にリストアツブされる０次に第１の配線
膜５（Ａ／＊）を形成しパターニングした徒、同様圧し
て検査及びリストアツブが施こされる。
上記記憶部１６にリストアツブされる０次に第１の配線
膜５（Ａ／＊）を形成しパターニングした徒、同様圧し
て検査及びリストアツブが施こされる。
さらに第２の絶縁膜６（ＰＳＧ等）の形成とバターニン
グ、第２の配線膜８（Ａｌ郷）の形成とパターニング勢
の後にも同様の検査及びリストアツブが施こされる。
グ、第２の配線膜８（Ａｌ郷）の形成とパターニング勢
の後にも同様の検査及びリストアツブが施こされる。
この様にしてパターニングとその検査及びリストアツブ
が繰返され、＊ｉに前述した一次試験が行なわれる。通
常−次試験はウェハー上に形成した個々のＩＣに対して
行なわれるが１本実施例では各ＩＣについて過去の検査
工程で不良と判定されたか否かを調べる。すなわちリス
トアツブされたか否かである。もしリストアツブされて
いなければ、そのｔま一次試験を施こし、リストアツブ
されていれば一次試験を行なわないようにする。
が繰返され、＊ｉに前述した一次試験が行なわれる。通
常−次試験はウェハー上に形成した個々のＩＣに対して
行なわれるが１本実施例では各ＩＣについて過去の検査
工程で不良と判定されたか否かを調べる。すなわちリス
トアツブされたか否かである。もしリストアツブされて
いなければ、そのｔま一次試験を施こし、リストアツブ
されていれば一次試験を行なわないようにする。
そしてリストアツブされたＩＣ及び−次試験で不良と判
定されたものが従来と同様にマーキングが施こされる。
定されたものが従来と同様にマーキングが施こされる。
そしてスクライブによシ個々のＩＣに分離させ。
マークの有無に応じて組立工程１ｍこすか又は破棄する
。
。
第４図の■に上述の一次試験とマーキングの手段を示す
。記憶部１６及び−次試験の結果良否を判定する判定部
１８からの情報に基づいて、マーキング装［１２０を制
御部１９が制御する。そしてステージ上のウェハー１０
０に印が付される。２１は一次試験を行なうウェハー１
００のロット番号やウェハ一番号を記憶部１６に与える
リスト指定部である。
。記憶部１６及び−次試験の結果良否を判定する判定部
１８からの情報に基づいて、マーキング装［１２０を制
御部１９が制御する。そしてステージ上のウェハー１０
０に印が付される。２１は一次試験を行なうウェハー１
００のロット番号やウェハ一番号を記憶部１６に与える
リスト指定部である。
このような製造方法によれば、クエハーグロセスでも特
に欠陥の多い絶縁膜や配置１！Ｉのバターニング工程の
後、常に検査を行なうので信頼性が大幅に向上する。ま
た一枚のウェハーに形成される数百側のＩＣのうち欠陥
のあるものについては最初から一次試験を行なわないの
で、−次試験の効率化が計れる。さらに従来の表面から
の目視検査では不十分であった多層配線構造のＩＣにつ
いても十分に検査を施こすことができる。また各パター
ニングの検査の結果に基づくマーキング工程を従来から
の一次試験稜のマーキング工程と同時に行なうため、特
に工程を増す必要がない。
に欠陥の多い絶縁膜や配置１！Ｉのバターニング工程の
後、常に検査を行なうので信頼性が大幅に向上する。ま
た一枚のウェハーに形成される数百側のＩＣのうち欠陥
のあるものについては最初から一次試験を行なわないの
で、−次試験の効率化が計れる。さらに従来の表面から
の目視検査では不十分であった多層配線構造のＩＣにつ
いても十分に検査を施こすことができる。また各パター
ニングの検査の結果に基づくマーキング工程を従来から
の一次試験稜のマーキング工程と同時に行なうため、特
に工程を増す必要がない。
以上説明した様に本発明によれば多層配線構造のＩＣに
ついても十分に信頼性を保障することができる。
ついても十分に信頼性を保障することができる。
第１図は従来の製造工程を説明するための７０−チャー
ト図、第２図は多層配線構造のＩＣの例を示す断面図、
第３１は本発明の−＊ｍ例の製造方法を説明するための
フローチャート因、第４＠ｌは同ブロック図である。 図中、１は半導体基板、ａＦｉ第１の絶縁膜、５は第１
の配線膜、６は第２の絶縁膜、８は第２の配線膜である
。 茸 １ 名
ト図、第２図は多層配線構造のＩＣの例を示す断面図、
第３１は本発明の−＊ｍ例の製造方法を説明するための
フローチャート因、第４＠ｌは同ブロック図である。 図中、１は半導体基板、ａＦｉ第１の絶縁膜、５は第１
の配線膜、６は第２の絶縁膜、８は第２の配線膜である
。 茸 １ 名
Claims (1)
- 半導体ウェハー表面に対して所定の膜の形成工 ：程
、該膜のパターニング工程等の各種工程を施として複数
個の集積回路装置を製造する製造方法において、少なく
とも前記半導体ウェハー表面上に形成した第１の絶縁膜
のパター二ング工程、該第１の絶縁膜上に形成した第１
の配Ｉ膜のパターニング工程、該第１の配線膜上に形成
し九第２の絶縁膜のパターニング工程、該第２の絶縁膜
上に形成した第２の配線膜のパターニング工程、それぞ
れの後に、パターニング検査工程と誼検査結果を記憶す
るリストアップ工程を有し、前記各種工程後の素子特性
を調べる一次試験において前記リストアップ工程にて不
良と判定され友集積回路装置については該試験を行なわ
ないよう１１．該−次試験彼のマーキング工程において
骸リストアップ工程又は−次試験において不良と判定さ
れた集積回路装置に印をつけ、該半導体ウニＩ・−のス
クライプ後、該印が付されてない集積回路装置に組立工
程をＩＩ／Ａ仁すようにしたことｔｑ＃黴とする集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108381A JPS583240A (ja) | 1981-06-29 | 1981-06-29 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108381A JPS583240A (ja) | 1981-06-29 | 1981-06-29 | 集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583240A true JPS583240A (ja) | 1983-01-10 |
| JPS6329822B2 JPS6329822B2 (ja) | 1988-06-15 |
Family
ID=14291198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10108381A Granted JPS583240A (ja) | 1981-06-29 | 1981-06-29 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142547A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128336A (ja) * | 2004-10-28 | 2006-05-18 | New Japan Radio Co Ltd | 半導体装置の検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
-
1981
- 1981-06-29 JP JP10108381A patent/JPS583240A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142547A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6329822B2 (ja) | 1988-06-15 |
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