JPH10178072A - 半導体検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 電気特性などの検査において半導体素子と検
査結果との対応精度を向上させる。 【解決手段】 半導体チップ２上の電極に接触させるプ
ローブ針を備えた検査用のプローバ３と、半導体チップ
２に形成された半導体集積回路の電気的特性の検査を行
うＬＳＩテスタ４と、検査結果をウェハマップとして出
力する記録装置５とからなり、半導体ウェハ１上におけ
る半導体チップ２の位置を表すアドレス２ａを半導体チ
ップ２が有する半導体集積回路に書き込み、プローブ検
査の際に、プローバ３によりこのアドレス２ａを電気的
に読み取って半導体チップ２の電気的特性を検査する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、プローブ検査において半導体素子と検査結
果との対応精度を向上させる半導体検査方法に関する。

【０００２】

【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。

【０００３】半導体検査工程においてプローブ検査を行
う際に、半導体ウェハ上には半導体素子のアドレス（位
置）を表すマークは、特に付されていない。

【０００４】したがって、プローブ検査の際には、作業
者が半導体ウェハ上の非素子領域（半導体ウェハの素子
形成面における半導体素子を形成しない領域）などに目
視で仮の目印を設定し、これを基準にして順次所定の半
導体素子にプローブを接触させて検査を行っている。

【０００５】さらに、プローブ検査の結果は、ウェハマ
ップ上に半導体素子の配列通りに出力している。

【０００６】なお、プローブ検査については、例えば、
株式会社プレスジャーナル、１９９４年８月２０日発
行、「月刊Semiconductor World 」１９９４年９月号、
８２〜８４頁に記載されている。

【０００７】

【発明が解決しようとする課題】ところが、前記した技
術においては、プローブ検査などの電気特性の検査を行
う際に、作業者が半導体ウェハ上の非素子領域に目視で
仮の目印を設定し、これを基準にして順次半導体素子の
検査を行っているため、設定を誤って検査を行った場
合、半導体ウェハ上での半導体素子とウェハマップ上で
の検査結果との対応がずれるという問題が発生する。

【０００８】その結果、半導体ウェハの歩留り低下と対
応ずれによる後工程不良とを引き起こすことが問題とさ
れる。

【０００９】本発明の目的は、電気特性などの検査にお
いて半導体素子と検査結果との対応精度を向上させる半
導体検査方法を提供することにある。

【００１０】本発明の他の目的は、半導体ウェハにおけ
る半導体素子のアドレスの設定の自動化を実現する技術
を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明の半導体検査方法は、半
導体素子が形成された半導体ウェハに前記半導体ウェハ
の特定部位を表す表示手段を付す工程と、前記表示手段
を認識して前記半導体素子の検査を行う工程とを有する
ものである。

【００１４】これにより、検査の際に作業者が半導体ウ
ェハ上に目視で仮の目印を設定する必要がなくなるた
め、設定を誤って検査が行われることを防止できる。

【００１５】したがって、半導体ウェハ上での半導体素
子とウェハマップ上での検査結果との対応のずれを無く
すことができ、半導体素子と検査結果との対応精度を向
上させることができる。

【００１６】その結果、半導体ウェハの歩留りを向上さ
せることができる。

【００１７】さらに、本発明の半導体検査方法は、半導
体ウェハに形成された半導体素子が有する回路のメモリ
に、前記半導体ウェハの特定部位を表わす表示手段を電
気的に読み取り可能に書き込む工程と、前記表示手段を
電気的に読み取って前記半導体素子を検査する工程と、
前記半導体素子の検査結果を出力する工程とを有するも
のである。

【００１８】また、本発明の半導体検査方法は、前記表
示手段が前記半導体素子の配列の基点となる基準マーク
であり、前記半導体ウェハの素子形成面の前記半導体素
子を形成しない非素子領域に前記基準マークを付すもの
である。

【００１９】なお、本発明の半導体検査方法は、前記半
導体ウェハに形成された前記半導体素子の表面に前記表
示手段を付すものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】図１は本発明の半導体検査方法に用いられ
る半導体ウェハの構造の実施の形態の一例を示す平面
図、図２は本発明の半導体検査方法に用いられる検査装
置の構造の実施の形態の一例を示す構成ブロック図、図
３は本発明による半導体検査方法の工程の実施の形態の
一例を示すフローチャート、図４は本発明の半導体検査
方法において書き込まれたアドレス（表示手段）の実施
の形態の一例を示すメモリマップ、図５は本発明の半導
体検査方法による出力の実施の形態の一例を示すウェハ
マップである。

【００２２】図２に示す本実施の形態の半導体検査方法
に用いられる検査装置は、半導体ウェハ１に形成されか
つ半導体集積回路（回路）を有する半導体チップ２（半
導体素子）の電気的特性を検査（測定）するものであ
る。

【００２３】前記検査装置の構成について説明すると、
半導体ウェハ１に形成された半導体チップ２上の電極に
接触させるプローブ針を備えた検査用のプローバ３と、
半導体チップ２に形成された半導体集積回路の電気的特
性の検査を行うＬＳＩ（Large Scale Integration)テス
タ４と、検査結果６ａ（図５参照）をウェハマップ６と
して出力する記録装置５とからなる。

【００２４】なお、図１に示す本実施の形態の半導体ウ
ェハ１には、これに形成された半導体チップ２が有する
半導体集積回路のメモリに、半導体ウェハ１の特定部位
を表す半導体チップ２のアドレス２ａ（表示手段）が電
気的に読み取り可能に書き込まれている。

【００２５】すなわち、本実施の形態は、半導体ウェハ
１上における半導体チップ２の位置（番地）を表すアド
レス２ａが、半導体チップ２に形成された半導体集積回
路のメモリに書き込まれている場合である。

【００２６】本実施の形態の半導体検査方法について説
明する。

【００２７】前記半導体検査方法は、半導体集積回路を
有する半導体チップ２が形成された半導体ウェハ１にこ
れの特定部位を表すアドレス２ａ（本実施の形態におい
ては、半導体ウェハ１上における半導体チップ２の位
置）を付し、さらに、プローバ３を用い、これにより半
導体チップ２のアドレス２ａを認識して半導体チップ２
の電気的特性検査を行うものである。

【００２８】まず、図３に示すように、半導体ウェハ１
に所定の装置を用いて酸化・拡散１０の処理を行い、そ
の後、ボロンなどの不純物を注入する不純物注入（イオ
ン注入）１１の処理を行う。

【００２９】さらに、フォトリソグラフィ技術によっ
て、配線パターンを形成する配線パターン形成１２を行
う。

【００３０】その後、半導体ウェハ１に形成する所望の
層数に応じてＣＶＤ（Chemical Vapor Deposition)また
はＰＶＤ（Physical Vapor Deposition)法により絶縁層
・配線層形成１３を行う。

【００３１】なお、各層を形成する際には、不純物注入
１１、配線パターン形成１２および絶縁層・配線層形成
１３を繰り返して行う。

【００３２】ここで、半導体チップ２に半導体集積回路
を形成していく際に、それぞれの半導体チップ２のアド
レス２ａを、前記半導体集積回路のメモリ（例えば、Ｅ
ＰＲＯＭ（Erasable Programmable Read Only Memory)
など）に電気的に読み取ることができるように書き込
む。

【００３３】これは、例えば、図４のメモリマップ１５
に示すように、例外処理ベクタ１５ａのユーザエリア１
５ｂにおける未使用領域１５ｃに半導体チップ２のアド
レス２ａである“０００１”を書き込む。

【００３４】つまり、前記メモリ内へのアドレス２ａの
書き込みを各層形成ごとに不純物注入１１、配線パター
ン形成１２および絶縁層・配線層形成１３の工程におい
て繰り返して行う。

【００３５】これにより、アドレス２ａを半導体集積回
路のメモリに書き込むことができる。

【００３６】続いて、半導体ウェハ１への所望の膜形成
終了後、すなわち所望の配線形成後、半導体ウェハ１に
おける各半導体チップ２のプローブ検査１４を行う。

【００３７】この際、各半導体チップ２の表示手段であ
るアドレス２ａを電気的に読み取って半導体チップ２の
電気的特性を検査する。

【００３８】つまり、プローバ３を用いて半導体チップ
２の電気的特性を検査する際に、半導体チップ２の電極
にプローバ３のプローブ針を接触させることにより、ま
ず、半導体チップ２のアドレス２ａを電気的に読み取る
（認識する）。

【００３９】その後、プローバ３によって所定の電気的
特性の検査を行う。

【００４０】なお、１つめの半導体チップ２の検査終了
後、隣接する半導体チップ２に対して、アドレス２ａの
読み取りとその電気的特性の検査とを順次行っていく。

【００４１】すなわち、アドレス２ａの読み取りと検査
とを半導体ウェハ１上における全てまたは所定の半導体
チップ２に対して順次行う。

【００４２】続いて、所定数の検査終了後、各半導体チ
ップ２の検査結果６ａを記録装置５によって出力する。

【００４３】ここで、記録装置５によって出力された結
果の一例であるウェハマップ６を図５に示す。

【００４４】なお、図５に示すウェハマップ６において
は、半導体チップ２ごとに読み取ったアドレス２ａを
“０１”や“０２”などの通し番号で出力し、また、各
半導体チップ２の検査結果６ａを、例えば、“／”、
“Ａ”または“Ｂ”などの文字や記号に置き換えて表し
ている。

【００４５】本実施の形態においては、“／”は良品、
“Ａ”は半導体集積回路が全く動作しない不良品、
“Ｂ”は半導体集積回路が仕様通りに動作しない不良品
をそれぞれ表している。

【００４６】これにより、プローブ検査１４の際にプロ
ーバ３により自動でかつ電気的に読み取ったアドレス２
ａとその検査結果６ａとを、半導体ウェハ１上における
半導体チップ２の配置に対応させてウェハマップ６に出
力させることができる。

【００４７】本実施の形態の半導体検査方法によれば、
以下のような作用効果が得られる。

【００４８】すなわち、半導体ウェハ１に特定部位を表
すアドレス２ａ（本実施の形態では半導体チップ２のア
ドレス２ａ）を付し、このアドレス２ａを認識して半導
体チップ２のプローブ検査１４を行うことにより、プロ
ーブ検査１４の際に作業者が半導体ウェハ１上に目視で
仮の目印を設定する必要がなくなるため、設定を誤って
検査が行われることを防止できる。

【００４９】すなわち、半導体ウェハ１に付されたその
特定部位を表すアドレス２ａを認識して検査を行うこと
により、半導体ウェハ１上の半導体チップ２に対応させ
た検査結果６ａをウェハマップ６上に出力させることが
できる。

【００５０】これにより、半導体ウェハ１上での半導体
チップ２とウェハマップ６上での検査結果６ａとの対応
のずれを無くすことができ、半導体チップ２と検査結果
６ａとの対応精度を向上させることができる。

【００５１】その結果、半導体ウェハ１の歩留りを向上
させることができる。

【００５２】さらに、半導体ウェハ１上での半導体チッ
プ２とウェハマップ６上での検査結果６ａとの対応のず
れを無くすことができるため、ウェハマップ６上におけ
る検査結果６ａのデータの信頼性を向上させることがで
きる。

【００５３】その結果、後工程においてデータの対応ず
れによる不良の発生を防止することができる。

【００５４】なお、本実施の形態においては、半導体チ
ップ２が有する半導体集積回路のメモリに半導体ウェハ
１の特定部位を表すアドレス２ａ（半導体チップ２のア
ドレス２ａ）を書き込むことにより、半導体チップ２に
半導体集積回路を形成する際の配線パターン形成工程に
おいて配線パターン形成１２と同時に半導体チップ２の
アドレス２ａも書き込むことが可能になる。

【００５５】これにより、半導体ウェハ１の特定部位を
表すアドレス２ａの設定すなわち半導体チップ２のアド
レス２ａの設定を自動化することができる。

【００５６】また、半導体チップ２が有する半導体集積
回路のメモリに半導体チップ２のアドレス２ａを電気的
に読み取り可能に書き込み、かつこれを電気的に読み取
ってプローブ検査１４を行うことにより、誤って他の半
導体チップ２を検査した場合などにおいてもこの半導体
チップ２とウェハマップ６における検査結果６ａとが一
致しているため、半導体ウェハ１上での半導体チップ２
とウェハマップ６上での検査結果６ａとの対応のずれを
１００％無くすことができる。

【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。

【００５８】例えば、前記実施の形態においては、表示
手段であるアドレス２ａを半導体集積回路のメモリ内に
書き込む場合について説明したが、前記表示手段を半導
体ウェハ１もしくは半導体チップ２の表面に付してもよ
い。

【００５９】ここで、図６に示す他の実施の形態の半導
体ウェハ１は、前記表示手段が半導体チップ２の配列の
基点となる基準マーク７の場合である。

【００６０】つまり、半導体ウェハ１の素子形成面１ａ
の半導体チップ２を形成しない非素子領域１ｂ（半導体
ウェハ１の非素子領域１ｂにおける角部など）に基準マ
ーク７を形成し（付し）、プローブ検査１４などの検査
を行う際に、この基準マーク７を認識するとともにこれ
を基準として半導体チップ２の配列にしたがって検査を
行っていく。

【００６１】ここで、基準マーク７は、目印となるもの
であれば、如何なる形状のものであってもよい。

【００６２】さらに、基準マーク７はレーザもしくは露
光によって付すことが好ましく、プローブ検査１４など
の検査を行う際には、例えば、この基準マーク７を光学
顕微鏡などの光学的認識手段によって認識してから検査
を行う。

【００６３】ただし、基準マーク７はレーザや露光以外
の手段によって付してもよく、また、前記光学的認識手
段以外の手段によって認識してもよい。

【００６４】なお、基準マーク７を半導体ウェハ１に付
す際、レーザによって基準マーク７を形成する場合は、
例えば、半導体チップ２のプローブ検査１４を行う直前
の工程で基準マーク７を付し、さらに、露光によって基
準マーク７を形成する場合は、図３に示すフォトリソグ
ラフィ技術を用いた配線パターン形成１２などの工程内
において形成する。

【００６５】また、図７に示す他の実施の形態の半導体
ウェハ１のように、前記表示手段を半導体ウェハ１に形
成された半導体チップ２の表面に半導体チップ２ごとに
付したものであってもよい。

【００６６】つまり、各々の半導体チップ２の表面の角
部に、例えば、アドレス２ａ（図１参照）を規則化した
表示手段（例えば、微小ドットや微小バーコードなど）
に置き換えて形成し（付し）、プローブ検査１４などの
検査を行う際に、前記表示手段を認識してから検査を行
う。

【００６７】なお、前記表示手段は、レーザによって付
すことが好ましく、さらに、前記表示手段は、前記同
様、光学顕微鏡などの光学的認識手段によって認識でき
る。

【００６８】ただし、前記表示手段はレーザ以外の手段
によって付してもよく、また、前記光学的認識手段以外
の手段によって認識してもよい。

【００６９】ここで、前記表示手段をレーザによって形
成（付す）する場合は、例えば、半導体チップ２のプロ
ーブ検査１４を行う直前の工程で前記表示手段を付し、
プローブ検査１４などの検査を行う際に前記表示手段を
認識してから検査を行う。

【００７０】なお、図６および図７に示す半導体ウェハ
１に付された表示手段においても、図１に示す半導体ウ
ェハ１に付された表示手段の場合と同様の作用効果が得
られる。

【００７１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７２】（１）．半導体ウェハに特定部位を表す表
示手段を付し、この表示手段を認識して半導体素子の検
査を行うことにより、半導体ウェハ上での半導体素子と
ウェハマップ上での検査結果との対応のずれを無くすこ
とができ、半導体素子と検査結果との対応精度を向上さ
せることができる。その結果、半導体ウェハの歩留りを
向上させることができる。

【００７３】（２）．半導体ウェハ上での半導体素子と
ウェハマップ上での検査結果との対応のずれを無くすこ
とができるため、ウェハマップ上における検査結果のデ
ータの信頼性を向上させることができる。その結果、後
工程においてデータの対応ずれによる不良の発生を防止
することができる。

【００７４】（３）．半導体素子が有する回路のメモリ
に半導体ウェハの特定部位を表す表示手段を書き込むこ
とにより、半導体素子に前記回路を形成する際の回路パ
ターン形成工程において回路パターン形成と同時に表示
手段も書き込むことが可能になる。これにより、半導体
ウェハの特定部位を表す表示手段の設定を自動化するこ
とができる。

【図面の簡単な説明】

【図１】本発明の半導体検査方法に用いられる半導体ウ
ェハの構造の実施の形態の一例を示す平面図である。

【図２】本発明の半導体検査方法に用いられる検査装置
の構造の実施の形態の一例を示す構成ブロック図であ
る。

【図３】本発明による半導体検査方法の工程の実施の形
態の一例を示すフローチャートである。

【図４】本発明の半導体検査方法において書き込まれた
アドレス（表示手段）の実施の形態の一例を示すメモリ
マップである。

【図５】本発明の半導体検査方法による出力の実施の形
態の一例を示すウェハマップである。

【図６】本発明の他の実施の形態である半導体検査方法
に用いられる半導体ウェハの構造を示す平面図である。

【図７】本発明の他の実施の形態である半導体検査方法
に用いられる半導体ウェハの構造を示す平面図である。

【符号の説明】

１ 半導体ウェハ １ａ 素子形成面 １ｂ 非素子領域 ２ 半導体チップ（半導体素子） ２ａ アドレス（表示手段） ３ プローバ ４ ＬＳＩテスタ ５ 記録装置 ６ ウェハマップ ６ａ 検査結果 ７ 基準マーク（表示手段） １０ 酸化・拡散 １１ 不純物注入 １２ 配線パターン形成 １３ 絶縁層・配線層形成 １４ プローブ検査 １５ メモリマップ １５ａ 例外処理ベクタ １５ｂ ユーザエリア １５ｃ 未使用領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体素子が形成された半導体ウェハに
   前記半導体ウェハの特定部位を表す表示手段を付す工程
   と、 前記表示手段を認識して前記半導体素子の検査を行う工
   程とを有することを特徴とする半導体検査方法。
2. 【請求項２】 半導体ウェハに形成された半導体素子が
   有する回路のメモリに、前記半導体ウェハの特定部位を
   表わす表示手段を電気的に読み取り可能に書き込む工程
   と、 前記表示手段を電気的に読み取って前記半導体素子を検
   査する工程と、 前記半導体素子の検査結果を出力する工程とを有するこ
   とを特徴とする半導体検査方法。
3. 【請求項３】 請求項１記載の半導体検査方法であっ
   て、前記表示手段が前記半導体素子の配列の基点となる
   基準マークであり、前記半導体ウェハの素子形成面の前
   記半導体素子を形成しない非素子領域に前記基準マーク
   を付すことを特徴とする半導体検査方法。
4. 【請求項４】 請求項３記載の半導体検査方法であっ
   て、前記基準マークをレーザもしくは露光によって付す
   とともに、前記基準マークを光学的認識手段によって認
   識することを特徴とする半導体検査方法。
5. 【請求項５】 請求項１記載の半導体検査方法であっ
   て、前記半導体ウェハに形成された前記半導体素子の表
   面に前記表示手段を付すことを特徴とする半導体検査方
   法。
6. 【請求項６】 請求項５記載の半導体検査方法であっ
   て、前記表示手段をレーザによって付すとともに、前記
   表示手段を光学的認識手段によって認識することを特徴
   とする半導体検査方法。
7. 【請求項７】 請求項１，２，３，４，５または６記載
   の半導体検査方法であって、プローバを用いることによ
   り、前記検査として前記半導体素子の電気的特性の検査
   を行うことを特徴とする半導体検査方法。