JPS58103150A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS58103150A JPS58103150A JP56204384A JP20438481A JPS58103150A JP S58103150 A JPS58103150 A JP S58103150A JP 56204384 A JP56204384 A JP 56204384A JP 20438481 A JP20438481 A JP 20438481A JP S58103150 A JPS58103150 A JP S58103150A
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- pattern
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- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板の製造方法に関する。
半導体装置の大規模集積化に伴ない、チップ寸法の増大
、パターン寸法の微細化の努力が精力的に続けられてい
る。チップ寸法の増大およびパターン寸法の微細化によ
り、従来用いられていた一括露光方式のマスクアライナ
−ではパターン不良２・− 率が急激に増加するため、最近では縮小投影露光方式の
マスクアライナ−の実用化検討が進められている。縮小
投影露光方式では、マスクを所望パターンの数倍の大き
さで製作するため、マスク製作に基因するパターン不良
は減少し、より微細なパターンの形成も可能となる。ま
たマスク合わせ工程でマスク上に異物が付着したとして
も、縮小投影であるため異物によるパターン不良は一括
露光方式に比べると減少する。
、パターン寸法の微細化の努力が精力的に続けられてい
る。チップ寸法の増大およびパターン寸法の微細化によ
り、従来用いられていた一括露光方式のマスクアライナ
−ではパターン不良２・− 率が急激に増加するため、最近では縮小投影露光方式の
マスクアライナ−の実用化検討が進められている。縮小
投影露光方式では、マスクを所望パターンの数倍の大き
さで製作するため、マスク製作に基因するパターン不良
は減少し、より微細なパターンの形成も可能となる。ま
たマスク合わせ工程でマスク上に異物が付着したとして
も、縮小投影であるため異物によるパターン不良は一括
露光方式に比べると減少する。
さらにマスク上のバター／は所望のパターンの数倍の大
きさに形成されているため、マスク製作費が安価になり
、またマスク検査も容易でかつ検査コストも安価になる
。
きさに形成されているため、マスク製作費が安価になり
、またマスク検査も容易でかつ検査コストも安価になる
。
縮小投影露光方式は以上述べた以外にも数多くの特徴を
もつものであるが、１チツプごとに順次露光を行なって
いくためスループットの小さいのが欠点である。
もつものであるが、１チツプごとに順次露光を行なって
いくためスループットの小さいのが欠点である。
本発明は上記従来の欠点に鑑みてなされたものであり、
パターン不良を有する半導体チップを飛び越してマスク
合わせ工程を行ない、マスク合わせ工程でのスループッ
トヲ増大することを可能とする半導体基板の製造方法を
提供するものである。
パターン不良を有する半導体チップを飛び越してマスク
合わせ工程を行ない、マスク合わせ工程でのスループッ
トヲ増大することを可能とする半導体基板の製造方法を
提供するものである。
以下本発明の半導体基板の製造方法を実施例を用いて詳
細に説明する。承１図、第２図および第３図は本発明の
一実施例における半導体基板の製造方法を示す図であり
、第１図はマスク合わせ工程、第２図は検査工程、第３
図は組立工程をそれぞれ示している。
細に説明する。承１図、第２図および第３図は本発明の
一実施例における半導体基板の製造方法を示す図であり
、第１図はマスク合わせ工程、第２図は検査工程、第３
図は組立工程をそれぞれ示している。
まず第１図のマスク合わせ工程について説明する。酸化
等の半導体処理の施された半導体基板にレジストを塗布
後、縮小投影露光方式マスクアライナ−１を用いてマス
ク合わせ工程に進む。マスク合わせ工程ではまず始めの
チップにおいて、そのチップの良・不良の判別を行なう
。良・不良の判別はマスクアライナ−１に接続された記
憶装置３にそのチップの番地として記憶されている。も
し記憶装置３から読み出してきた良・不良の判別が良で
あれば、マスクアライナ−１によりそのチップにアライ
メント操作および露光処理を施し次のチップへ移る。こ
れと反対にもしそのチップがわずにそのチップを飛び越
して次のチップへ移る。
等の半導体処理の施された半導体基板にレジストを塗布
後、縮小投影露光方式マスクアライナ−１を用いてマス
ク合わせ工程に進む。マスク合わせ工程ではまず始めの
チップにおいて、そのチップの良・不良の判別を行なう
。良・不良の判別はマスクアライナ−１に接続された記
憶装置３にそのチップの番地として記憶されている。も
し記憶装置３から読み出してきた良・不良の判別が良で
あれば、マスクアライナ−１によりそのチップにアライ
メント操作および露光処理を施し次のチップへ移る。こ
れと反対にもしそのチップがわずにそのチップを飛び越
して次のチップへ移る。
前記マスク合わせ工程が第１回目のマスク合わせ工程で
あ扛ば、前記記憶装置３には良・不良の判別が記憶（入
力）されていないため、全チップを良と判別して露光処
理を行なう。この場合アライメントキーが半導体基板上
に形成さｎていないため、アライメント操作は不要とな
る。以下、上記良・不良の判別、アライメント操作およ
び菖光処理を各チップに順次施こしていってマスク合わ
せ工程を終了する。
あ扛ば、前記記憶装置３には良・不良の判別が記憶（入
力）されていないため、全チップを良と判別して露光処
理を行なう。この場合アライメントキーが半導体基板上
に形成さｎていないため、アライメント操作は不要とな
る。以下、上記良・不良の判別、アライメント操作およ
び菖光処理を各チップに順次施こしていってマスク合わ
せ工程を終了する。
マスク合わせ工程終了後、半導体基板に現像処理を施し
パターンを形成する。パター７の形成さｎた半導体基板
は次にパターン検査装置２によるバター／検査へと進む
。パターン検査ではまず始めのチップの良・不良の判別
を前記記憶装置３よりの出力により行なう。そのチップ
の判別がもし不良であれば良・不良の識別の行なわずに
次のチップへ進み、反対に良であれば、上記マスク合わ
せ工程で形成されたパターンをマスクパターンと比較し
、そのチップのパターンの良・不良の識別を行なう。上
記チップのパターンがパターン形成不良と判断された楊
什、そのチップの番地を前記記憶装置３に入力し、不良
として記憶する。また良と判断さｎた場合は次のチップ
へ進む。
パターンを形成する。パター７の形成さｎた半導体基板
は次にパターン検査装置２によるバター／検査へと進む
。パターン検査ではまず始めのチップの良・不良の判別
を前記記憶装置３よりの出力により行なう。そのチップ
の判別がもし不良であれば良・不良の識別の行なわずに
次のチップへ進み、反対に良であれば、上記マスク合わ
せ工程で形成されたパターンをマスクパターンと比較し
、そのチップのパターンの良・不良の識別を行なう。上
記チップのパターンがパターン形成不良と判断された楊
什、そのチップの番地を前記記憶装置３に入力し、不良
として記憶する。また良と判断さｎた場合は次のチップ
へ進む。
以下同様に上記良・不良の判別、良・不良の識別および
不良の認識を各チップに順次行なって、パターン検査を
終了する。
不良の認識を各チップに順次行なって、パターン検査を
終了する。
パターン検査終了後、半導体基板はエツチング。
酸化等の次の半導体処理工程へ進む。以下同様に第１図
に示したマスク合わせ工程およびパターン検査を複数回
繰り返して半導体基板上の各チップに半導体装置が形成
される。
に示したマスク合わせ工程およびパターン検査を複数回
繰り返して半導体基板上の各チップに半導体装置が形成
される。
半導体装置が複数個形成された半導体基板は次に各チッ
プの半導体装置の検査工程に進む。第２図の検査工程に
示しているように、半導体装置の形成された半導体基板
をテスター４に設置し、まず始めのチップの良・不良の
判別を記憶装置により読み出した不良チップの番地出力
に照らし合わせて行なう。そのチップが不良であれば電
気特性の検査は行なわずに次のチップへ進む。そのチッ
プが良であれば電気特性の検査を行ない、検査結果が良
であれば次のチップへ、検査結果が不良であればそのチ
ップの番地を前記記憶装置に入力し不良として記憶した
後、次のチップへ進む。
プの半導体装置の検査工程に進む。第２図の検査工程に
示しているように、半導体装置の形成された半導体基板
をテスター４に設置し、まず始めのチップの良・不良の
判別を記憶装置により読み出した不良チップの番地出力
に照らし合わせて行なう。そのチップが不良であれば電
気特性の検査は行なわずに次のチップへ進む。そのチッ
プが良であれば電気特性の検査を行ない、検査結果が良
であれば次のチップへ、検査結果が不良であればそのチ
ップの番地を前記記憶装置に入力し不良として記憶した
後、次のチップへ進む。
以下同様な検査工程を各チップに順次施していき検査工
程を終了する。
程を終了する。
検査工報終了後、半導体基板は組立工程へ進む。
第３図の組立工程に示しているように、チップ状に分割
された半導体装置の形成されている各チップは記憶装置
３より読み出した良・不良の判別を示す番地出力に対応
して、良であるチップのみ順次取り出して組立装置６に
より組立を行なう。
された半導体装置の形成されている各チップは記憶装置
３より読み出した良・不良の判別を示す番地出力に対応
して、良であるチップのみ順次取り出して組立装置６に
より組立を行なう。
以上の実施例において、マスクアライナ−１゜パターン
検査装置２．テスター４および組立装置６に接続されて
いる記憶装置３としては同一の記憶装置を用いたが、各
装置の記憶装置としては別個のものを用いて磁気テープ
のみを共用して記憶データを利用することもできる。
検査装置２．テスター４および組立装置６に接続されて
いる記憶装置３としては同一の記憶装置を用いたが、各
装置の記憶装置としては別個のものを用いて磁気テープ
のみを共用して記憶データを利用することもできる。
またマスクアライナ−として縮小投影露光方式７ベー７
のマスクアライナ−を用いたが、縮小投影露光方式に限
られるものではなく１チツプづつあるいは複数のチップ
づつ露光する方式でも良い。
られるものではなく１チツプづつあるいは複数のチップ
づつ露光する方式でも良い。
次に本発明の他の実施例における半導体基板の製造方法
を説明する。この第２の実施例では第１の実施例の記憶
装置のかわりにインクジェットによるマーキングを用い
た。すなわちマスクアライナ−でまずアライメント操作
を行なう前にチップ上にインクジェットによるマーキン
グの有無を光の反射像により確認し、マーキングがあれ
ばそのチップにはパターン不良があるということを意味
しているのでアライメント操作・露光処理は行なわずに
次のチップへ進む。マーキングがなければそのチップへ
のアライメント操作・露光処理を行なった後次のチップ
へ進み、以下同様な処理を順次各チップに施してマスク
合わせ工程を終了する。
を説明する。この第２の実施例では第１の実施例の記憶
装置のかわりにインクジェットによるマーキングを用い
た。すなわちマスクアライナ−でまずアライメント操作
を行なう前にチップ上にインクジェットによるマーキン
グの有無を光の反射像により確認し、マーキングがあれ
ばそのチップにはパターン不良があるということを意味
しているのでアライメント操作・露光処理は行なわずに
次のチップへ進む。マーキングがなければそのチップへ
のアライメント操作・露光処理を行なった後次のチップ
へ進み、以下同様な処理を順次各チップに施してマスク
合わせ工程を終了する。
半導体基板に現像処理を施した後、パターン検査装置で
順次各チップのパターン検査を行なう。
順次各チップのパターン検査を行なう。
、パターン不良のあるチップにはインクジェットに２−
よるマーキングを施す。
よるマーキングを施す。
８ ・
検査工程では各チップの半導体装置の電気特性の検査に
先立ってマーキングの検出を行ない、マーキングがあれ
ば次のチップへ、なければ半導体装置の電気特性の検査
を行なう′。以下同様に各チップに順次、マーキングの
検出および半導体装置の電気特性の検査を施し、電気特
性が不良であれば新たにマーキングを施す。
先立ってマーキングの検出を行ない、マーキングがあれ
ば次のチップへ、なければ半導体装置の電気特性の検査
を行なう′。以下同様に各チップに順次、マーキングの
検出および半導体装置の電気特性の検査を施し、電気特
性が不良であれば新たにマーキングを施す。
組立工程では半導体基板の各チップに、マスク合わせ工
程、検査工程で施された不良のマーキングを検出し、良
品チップのみ組立を行なう。
程、検査工程で施された不良のマーキングを検出し、良
品チップのみ組立を行なう。
以上の第２の実施例で述べたように、第２の実施例にお
いては第１の実施例で不良チップの判別および認識に用
いた記憶装置をインクジェットによるマーキングにｆｆ
１ｆたものである。インクジェットによるマーキングを
用いたことにより、各工程で作業者が半導体基板内の不
良チップの分布等を直接目で確認でき、その結果を半導
体装置の製造工程に迅速にフィードバックすることがで
きる。
いては第１の実施例で不良チップの判別および認識に用
いた記憶装置をインクジェットによるマーキングにｆｆ
１ｆたものである。インクジェットによるマーキングを
用いたことにより、各工程で作業者が半導体基板内の不
良チップの分布等を直接目で確認でき、その結果を半導
体装置の製造工程に迅速にフィードバックすることがで
きる。
なお第２の実施例のインクジェットによるマーキングの
変わりにレーザによるマーキングを用い９パ ることもできる。レーザを用いるとマーキングを小さく
することが可能になるため、たとえばアライメントキー
上にレーザによるマーキングを施すことによりアライメ
ント操作とマーキングの検出が同時に行なえる。また各
チップの寸法が小さくても適用可能であるなどの新たな
特徴が見出される。
変わりにレーザによるマーキングを用い９パ ることもできる。レーザを用いるとマーキングを小さく
することが可能になるため、たとえばアライメントキー
上にレーザによるマーキングを施すことによりアライメ
ント操作とマーキングの検出が同時に行なえる。また各
チップの寸法が小さくても適用可能であるなどの新たな
特徴が見出される。
以上の第１の実施例および第２の実施例において、良・
不良の判別、識別および不良の認識等の動作はすべて自
動化が可能であり、マスク合わせ工程、検査工程および
組立工程において、自動化された半導体基板の製造ライ
ンを構成できる。またパターン検査あるいは電気特性の
検査工程において、経験的に知られている不良チップの
極在する領域にのみ本発明の半導体基板の製造方法を適
用し、さらにスループプツトの向上を図ることも可能で
ある。また上記検査をチップ内の最も不良の発生し易い
パターンについて行なうこと、あるいは電気特性の検査
をチップ内の半導体装置の特定の装置についてのみ、あ
るいはテストトランジ ０ スタについてのみ行なうことなども可能である。
不良の判別、識別および不良の認識等の動作はすべて自
動化が可能であり、マスク合わせ工程、検査工程および
組立工程において、自動化された半導体基板の製造ライ
ンを構成できる。またパターン検査あるいは電気特性の
検査工程において、経験的に知られている不良チップの
極在する領域にのみ本発明の半導体基板の製造方法を適
用し、さらにスループプツトの向上を図ることも可能で
ある。また上記検査をチップ内の最も不良の発生し易い
パターンについて行なうこと、あるいは電気特性の検査
をチップ内の半導体装置の特定の装置についてのみ、あ
るいはテストトランジ ０ スタについてのみ行なうことなども可能である。
以上説明したように本発明の半導体基板の製造方法は、
一度不良と認定された半導体チップはその後の工程で無
駄な処理をしないため工程を合理化できるもので工業上
の利用価値が高い。
一度不良と認定された半導体チップはその後の工程で無
駄な処理をしないため工程を合理化できるもので工業上
の利用価値が高い。
以上述べたように、本発明よりなる半導体基板の製造方
法においては半導体基板上に形成されたパターンとマス
クパターンを比較して不良パターンの検出を行ない、次
のマスク合わせ工程で不良パターンを有す６半導体チッ
プを飛び越して上記工程を行なうことにより、マスク合
わせ工程でのスルーブツトの増大を図るものであり、マ
スク合わせ工程が回を重ねるに従ってその効果は著しく
顕著なものとなる。
法においては半導体基板上に形成されたパターンとマス
クパターンを比較して不良パターンの検出を行ない、次
のマスク合わせ工程で不良パターンを有す６半導体チッ
プを飛び越して上記工程を行なうことにより、マスク合
わせ工程でのスルーブツトの増大を図るものであり、マ
スク合わせ工程が回を重ねるに従ってその効果は著しく
顕著なものとなる。
第１図は本発明の一実施例における半導体基板の製造方
法を示すマスク合わせ工程図、第２図は同方法における
検査工程図、第３図は同方法における組立工程図である
。 １・・・・・・マスクアライナ−１２・・・・・・パタ
ーン検査１１ 装置、３・・・・・・記憶装置、４・・・・・・テスタ
ー、５・・・・・・組立装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名特開
昭５８−１０３１５０（４） ＠Ａｌｌ 膚 ＩＩ ｚ 日
法を示すマスク合わせ工程図、第２図は同方法における
検査工程図、第３図は同方法における組立工程図である
。 １・・・・・・マスクアライナ−１２・・・・・・パタ
ーン検査１１ 装置、３・・・・・・記憶装置、４・・・・・・テスタ
ー、５・・・・・・組立装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名特開
昭５８−１０３１５０（４） ＠Ａｌｌ 膚 ＩＩ ｚ 日
Claims (1)
- 半導体基板上の各半導体チップ毎に順次パターンを形成
する方法において、前記基板上の各半導体チップにマス
クパターンを順次転写する工程と、前記半導体チップに
転写されたパターンと前記マスクパターンを比較し、前
記半導体チップの前記パターンの良あるいは不良を順次
検査する工程と、前記不良の半導体チップを飛び越して
順次前記半導体チップに後工程の処理を施す工程とより
なることを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204384A JPS58103150A (ja) | 1981-12-16 | 1981-12-16 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204384A JPS58103150A (ja) | 1981-12-16 | 1981-12-16 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103150A true JPS58103150A (ja) | 1983-06-20 |
Family
ID=16489635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204384A Pending JPS58103150A (ja) | 1981-12-16 | 1981-12-16 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103150A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271430A (ja) * | 1987-03-31 | 1987-11-25 | Canon Inc | ウエハ−処理方法 |
| EP1191591A3 (de) * | 2000-09-08 | 2003-04-23 | Infineon Technologies AG | Verfahren und Markierung zum Kennzeichnen integrierter Schaltkreise |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845179A (ja) * | 1971-06-25 | 1973-06-28 | ||
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
| JPS53129587A (en) * | 1977-04-18 | 1978-11-11 | Jeol Ltd | Electron beam exposure unit |
-
1981
- 1981-12-16 JP JP56204384A patent/JPS58103150A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845179A (ja) * | 1971-06-25 | 1973-06-28 | ||
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
| JPS53129587A (en) * | 1977-04-18 | 1978-11-11 | Jeol Ltd | Electron beam exposure unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271430A (ja) * | 1987-03-31 | 1987-11-25 | Canon Inc | ウエハ−処理方法 |
| JPS6352454B2 (ja) * | 1987-03-31 | 1988-10-19 | Canon Kk | |
| EP1191591A3 (de) * | 2000-09-08 | 2003-04-23 | Infineon Technologies AG | Verfahren und Markierung zum Kennzeichnen integrierter Schaltkreise |
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