JP3487297B2 - 半導体装置の検査方法及び検査用ウェハ及び検査用パターンマスク - Google Patents
半導体装置の検査方法及び検査用ウェハ及び検査用パターンマスクInfo
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- JP3487297B2 JP3487297B2 JP2001107946A JP2001107946A JP3487297B2 JP 3487297 B2 JP3487297 B2 JP 3487297B2 JP 2001107946 A JP2001107946 A JP 2001107946A JP 2001107946 A JP2001107946 A JP 2001107946A JP 3487297 B2 JP3487297 B2 JP 3487297B2
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- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造に
係り、特に、ＴＥＧ（Test Element Group）ウェハを利
用する半導体装置の検査方法及び検査用ウェハ及び検査
用パターンマスクに関する。
係り、特に、ＴＥＧ（Test Element Group）ウェハを利
用する半導体装置の検査方法及び検査用ウェハ及び検査
用パターンマスクに関する。
【０００２】
【従来の技術】ＬＳＩの多機能化に伴い、チップ製品は
大規模集積化、デザインルールの縮小化が常に要求され
る。そして、ロジック製品やメモリ製品等、ある用途に
応じたチップ製品をその時のデザインルールで半導体ウ
ェハ一枚からなるべく多数確保する必要がある。かつ、
各々性能を均一化し高歩留まりで量産化しなければなら
ない。
大規模集積化、デザインルールの縮小化が常に要求され
る。そして、ロジック製品やメモリ製品等、ある用途に
応じたチップ製品をその時のデザインルールで半導体ウ
ェハ一枚からなるべく多数確保する必要がある。かつ、
各々性能を均一化し高歩留まりで量産化しなければなら
ない。
【０００３】ＬＳＩ製造に必要なレチクルのパターン
は、半導体ウェハに例えば縮小投影露光される。すなわ
ち、所定のレチクルがセットされた縮小投影露光装置
（図示せず）は、ウェハ上の被投影領域を次々と移動さ
せながら繰り返しパターンを投影露光する。これによ
り、半導体ウェハ内に所定個数分の集積回路チップ領域
を取得する。スクライブライン領域内には、露光すべき
複数種類のパターンが合わせ込まれる。その間、成膜工
程やエッチング工程、洗浄工程等様々な処理工程の実施
を経てチップ製品を完成させる。
は、半導体ウェハに例えば縮小投影露光される。すなわ
ち、所定のレチクルがセットされた縮小投影露光装置
（図示せず）は、ウェハ上の被投影領域を次々と移動さ
せながら繰り返しパターンを投影露光する。これによ
り、半導体ウェハ内に所定個数分の集積回路チップ領域
を取得する。スクライブライン領域内には、露光すべき
複数種類のパターンが合わせ込まれる。その間、成膜工
程やエッチング工程、洗浄工程等様々な処理工程の実施
を経てチップ製品を完成させる。
【０００４】ＬＳＩ製造のプロセスにおける最適化条件
の模索やプロセスコントロールに影響してウェハ内の欠
陥は増減する。パーティクル発生や露光パターンの不具
合に起因するパターン欠陥の検査は一般に比較検査であ
り、検査倍率や検査モードによって検査速度が異なる。
これを十分に考慮に入れて検査レシピを作成し、製造ラ
インの実質効率を低下させないようにする必要がある。
の模索やプロセスコントロールに影響してウェハ内の欠
陥は増減する。パーティクル発生や露光パターンの不具
合に起因するパターン欠陥の検査は一般に比較検査であ
り、検査倍率や検査モードによって検査速度が異なる。
これを十分に考慮に入れて検査レシピを作成し、製造ラ
インの実質効率を低下させないようにする必要がある。
【０００５】
【発明が解決しようとする課題】図４、図５は、それぞ
れ同じ製造ライン工程を使用するメモリ製品とロジック
製品の一例を示すウェハの平面図である。メモリ製品と
ロジック製品とでは、図のようにチップサイズも異なる
し、当然それぞれ検査モード（アレイモード／ランダム
モード）や検査倍率が異なる。
れ同じ製造ライン工程を使用するメモリ製品とロジック
製品の一例を示すウェハの平面図である。メモリ製品と
ロジック製品とでは、図のようにチップサイズも異なる
し、当然それぞれ検査モード（アレイモード／ランダム
モード）や検査倍率が異なる。
【０００６】すなわち、アレイモードは、１つのチップ
領域中で繰返される所定パターンどうしを比較検査する
モードであり、メモリ製品に適している。ランダムモー
ドは、隣り合う２つのチップ領域間で同じ領域の所定パ
ターンどうしを比較検査するモードであり、ロジック製
品に適している。これにより、メモリ製品及びロジック
製品共通の欠陥があっても、検出感度に差が生じる。つ
まり、各製品に適した検査倍率、検査スピードでもって
検査に当たらなければ、欠陥があるにも拘わらず良品扱
いとなってしまう製品が出る恐れがある。
領域中で繰返される所定パターンどうしを比較検査する
モードであり、メモリ製品に適している。ランダムモー
ドは、隣り合う２つのチップ領域間で同じ領域の所定パ
ターンどうしを比較検査するモードであり、ロジック製
品に適している。これにより、メモリ製品及びロジック
製品共通の欠陥があっても、検出感度に差が生じる。つ
まり、各製品に適した検査倍率、検査スピードでもって
検査に当たらなければ、欠陥があるにも拘わらず良品扱
いとなってしまう製品が出る恐れがある。
【０００７】また、所望の工程について追跡を試みる際
にもロジック製品とメモリ製品の検査モード、それに適
した検査倍率等、検査レシピを複数作成する必要があり
手間がかかっていた。
にもロジック製品とメモリ製品の検査モード、それに適
した検査倍率等、検査レシピを複数作成する必要があり
手間がかかっていた。
【０００８】本発明は、上記のような事情を考慮してな
されたもので、異なる検査モードに対し互いに評価で
き、より最適化される検査条件を容易に導き出せる半導
体装置の検査方法及び検査用ウェハ及び検査用パターン
マスクを提供しようとするものである。
されたもので、異なる検査モードに対し互いに評価で
き、より最適化される検査条件を容易に導き出せる半導
体装置の検査方法及び検査用ウェハ及び検査用パターン
マスクを提供しようとするものである。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の検査方法は、半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを繰り返し露光するプロセスを含む半
導体装置の製造に関し、検査モードに応じた各種類のパ
ターンをそれぞれ同じ寸法面積で検査単位ブロックとし
て複数設けたチップ領域を所定数有する検査用ウェハを
用い、それぞれ相当する検査モードで各検査単位ブロッ
クに関する比較検査を複数のチップ領域について行うこ
とを特徴とする。
の検査方法は、半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを繰り返し露光するプロセスを含む半
導体装置の製造に関し、検査モードに応じた各種類のパ
ターンをそれぞれ同じ寸法面積で検査単位ブロックとし
て複数設けたチップ領域を所定数有する検査用ウェハを
用い、それぞれ相当する検査モードで各検査単位ブロッ
クに関する比較検査を複数のチップ領域について行うこ
とを特徴とする。
【００１０】上記本発明に係る半導体装置の検査方法に
よれば、各々同じ寸法面積の検査単位ブロックを設ける
ことで、異なる検査モードに対して検査倍率に応じた検
出感度、検査速度の比較が明確になる。すなわち好まし
くは、検査モードそれぞれ互いの検出感度を比較し相関
を検討することを特徴とする。
よれば、各々同じ寸法面積の検査単位ブロックを設ける
ことで、異なる検査モードに対して検査倍率に応じた検
出感度、検査速度の比較が明確になる。すなわち好まし
くは、検査モードそれぞれ互いの検出感度を比較し相関
を検討することを特徴とする。
【００１１】また、上記検査モードは、１つのチップ領
域中で繰返される所定パターンどうしを比較検査するア
レイモード、隣り合う２つのチップ領域間で同じ領域の
所定パターンどうしを比較検査するランダムモードを含
むことを特徴とする。
域中で繰返される所定パターンどうしを比較検査するア
レイモード、隣り合う２つのチップ領域間で同じ領域の
所定パターンどうしを比較検査するランダムモードを含
むことを特徴とする。
【００１２】本発明に係る検査用ウェハは、半導体ウェ
ハに複数の集積回路チップ領域がスクライブライン領域
を隔てて形成されるよう所定のマスクパターンを繰り返
し露光するプロセスを含む半導体装置の製造評価に利用
されるものであって、少なくとも第１の検査モードに適
した種類のパターンをそれぞれ同じ寸法面積で第１の検
査単位ブロックとして複数設けると共に、第２の検査モ
ードに適した種類のパターンをそれぞれ前記第１の検査
単位ブロックと同じ寸法面積で第２の検査単位ブロック
として複数設けたチップ領域を所定数具備したことを特
徴とする。
ハに複数の集積回路チップ領域がスクライブライン領域
を隔てて形成されるよう所定のマスクパターンを繰り返
し露光するプロセスを含む半導体装置の製造評価に利用
されるものであって、少なくとも第１の検査モードに適
した種類のパターンをそれぞれ同じ寸法面積で第１の検
査単位ブロックとして複数設けると共に、第２の検査モ
ードに適した種類のパターンをそれぞれ前記第１の検査
単位ブロックと同じ寸法面積で第２の検査単位ブロック
として複数設けたチップ領域を所定数具備したことを特
徴とする。
【００１３】上記本発明に係る検査用ウェハによれば、
異なる検査モードに適したパターンが同じ寸法面積で検
査単位ブロックとして設けられている。さらに、検査用
ウェハ一枚で異なる検査モードに対応できるので、工程
追跡に応じやすい。
異なる検査モードに適したパターンが同じ寸法面積で検
査単位ブロックとして設けられている。さらに、検査用
ウェハ一枚で異なる検査モードに対応できるので、工程
追跡に応じやすい。
【００１４】また、本発明に係る検査用パターンマスク
は、半導体ウェハに複数の集積回路チップ領域がスクラ
イブライン領域を隔てて形成されるよう所定のマスクパ
ターンを繰り返し露光するプロセスを含む半導体装置の
製造評価に利用されるものであって、露光すべきチップ
領域において、少なくとも第１の検査モードに適した種
類のパターンがそれぞれ同じ寸法面積で第１の検査単位
ブロックとして複数設けられ、かつ、第２の検査モード
に適した種類のパターンがそれぞれ前記第１の検査単位
ブロックと同じ寸法面積で第２の検査単位ブロックとし
て複数設けられていることを特徴とする。
は、半導体ウェハに複数の集積回路チップ領域がスクラ
イブライン領域を隔てて形成されるよう所定のマスクパ
ターンを繰り返し露光するプロセスを含む半導体装置の
製造評価に利用されるものであって、露光すべきチップ
領域において、少なくとも第１の検査モードに適した種
類のパターンがそれぞれ同じ寸法面積で第１の検査単位
ブロックとして複数設けられ、かつ、第２の検査モード
に適した種類のパターンがそれぞれ前記第１の検査単位
ブロックと同じ寸法面積で第２の検査単位ブロックとし
て複数設けられていることを特徴とする。
【００１５】上記本発明に係る検査用パターンマスクに
よれば、第１の検査単位ブロック、第２の検査単位ブロ
ックがそれぞれ汎用性の高いパターンで構成されること
が望ましい。これにより、各種製品の欠陥検査が適切な
条件で容易に行なえる。
よれば、第１の検査単位ブロック、第２の検査単位ブロ
ックがそれぞれ汎用性の高いパターンで構成されること
が望ましい。これにより、各種製品の欠陥検査が適切な
条件で容易に行なえる。
【００１６】
【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体装置の検査方法を示すフローチャートである。
また、図２（ａ），（ｂ）はそれぞれ検査用ウェハの要
部構成を示す平面図である。
る半導体装置の検査方法を示すフローチャートである。
また、図２（ａ），（ｂ）はそれぞれ検査用ウェハの要
部構成を示す平面図である。
【００１７】半導体ウェハに複数の集積回路チップ領域
がスクライブライン領域を隔てて形成されるよう所定の
マスクパターンを繰り返し露光するプロセスを含む半導
体装置の製造に関し、本発明では検査用ウェハであるＴ
ＥＧ（Test Element Group）ウェハの利用を含む。
がスクライブライン領域を隔てて形成されるよう所定の
マスクパターンを繰り返し露光するプロセスを含む半導
体装置の製造に関し、本発明では検査用ウェハであるＴ
ＥＧ（Test Element Group）ウェハの利用を含む。
【００１８】図１において、ステップ１のように、各検
査モードに応じたパターンでなる検査単位ブロックを１
つのチップ領域に複数形成するように構成する。パター
ンは実際のデバイスに則したデザインルールを採用す
る。また、検査単位ブロックは全て同じ寸法面積で、そ
の大きさはデバイスの製造ラインで使用される欠陥検査
装置の性能が及ぶ程度にされる。すなわち、図２
（ａ），（ｂ）に示されるように、複数の検査単位ブロ
ックが形成されるチップ領域がウェハＷＦ全面に形成さ
れている。
査モードに応じたパターンでなる検査単位ブロックを１
つのチップ領域に複数形成するように構成する。パター
ンは実際のデバイスに則したデザインルールを採用す
る。また、検査単位ブロックは全て同じ寸法面積で、そ
の大きさはデバイスの製造ラインで使用される欠陥検査
装置の性能が及ぶ程度にされる。すなわち、図２
（ａ），（ｂ）に示されるように、複数の検査単位ブロ
ックが形成されるチップ領域がウェハＷＦ全面に形成さ
れている。
【００１９】次に、ステップ２のように、実際のデバイ
スの製造ラインで使用される欠陥検査装置にてそれぞれ
相当する検査モードで各検査単位ブロックに関する比較
検査を複数のチップ領域について行う。ここでの検査モ
ードは２種類あり、１つのチップ領域中で繰返される所
定パターンどうしを比較検査するアレイモード、隣り合
う２つのチップ領域間で同じ領域の所定パターンどうし
を比較検査するランダムモードを含む（図２（ａ），
（ｂ）参照）。
スの製造ラインで使用される欠陥検査装置にてそれぞれ
相当する検査モードで各検査単位ブロックに関する比較
検査を複数のチップ領域について行う。ここでの検査モ
ードは２種類あり、１つのチップ領域中で繰返される所
定パターンどうしを比較検査するアレイモード、隣り合
う２つのチップ領域間で同じ領域の所定パターンどうし
を比較検査するランダムモードを含む（図２（ａ），
（ｂ）参照）。
【００２０】図２（ａ），（ｂ）によれば同じ寸法面積
の縦パターンＡ１と横パターンＡ２が利用される。少な
くともＡ１，Ａ２各パターン一つの単位ブロックについ
てそれぞれが持つ繰り返しパターンを比較検査していく
（アレイモード）。また、ランダムモードでは少なくと
も一つの単位ブロックについて隣り合うチップの同じ領
域のランダムパターンＲを比較検査していく。
の縦パターンＡ１と横パターンＡ２が利用される。少な
くともＡ１，Ａ２各パターン一つの単位ブロックについ
てそれぞれが持つ繰り返しパターンを比較検査していく
（アレイモード）。また、ランダムモードでは少なくと
も一つの単位ブロックについて隣り合うチップの同じ領
域のランダムパターンＲを比較検査していく。
【００２１】上記各検査モードでの検査の際、欠陥検査
装置の検査倍率を変えて複数回スキャンによる検査を行
なう。各々同じ寸法面積の検査単位ブロックを設けるこ
とで、異なる検査モードに対して検査倍率に応じた検出
感度、検査速度の比較が明確になる。すなわち、検査モ
ードそれぞれ互いの検出感度を比較し相関を検討する。
これにより、実際のデバイス製造時の欠陥検査において
検査モード別に倍率及び検査速度の最適化を図ることが
できる。
装置の検査倍率を変えて複数回スキャンによる検査を行
なう。各々同じ寸法面積の検査単位ブロックを設けるこ
とで、異なる検査モードに対して検査倍率に応じた検出
感度、検査速度の比較が明確になる。すなわち、検査モ
ードそれぞれ互いの検出感度を比較し相関を検討する。
これにより、実際のデバイス製造時の欠陥検査において
検査モード別に倍率及び検査速度の最適化を図ることが
できる。
【００２２】図２（ｂ）では、一つのチップ領域におい
てアレイモードに利用されるパターンＡ１，Ａ２が、ラ
ンダムモードに利用されるランダムパターンＲがそれぞ
れ複数配列している構成を示しているが、最低一つのチ
ップ領域においてアレイモードに利用されるパターンＡ
１，Ａ２が一つずつ、ランダムモードに利用されるラン
ダムパターンＲが一つ設けられればよい。
てアレイモードに利用されるパターンＡ１，Ａ２が、ラ
ンダムモードに利用されるランダムパターンＲがそれぞ
れ複数配列している構成を示しているが、最低一つのチ
ップ領域においてアレイモードに利用されるパターンＡ
１，Ａ２が一つずつ、ランダムモードに利用されるラン
ダムパターンＲが一つ設けられればよい。
【００２３】図３は、本発明の一実施形態に係る検査用
パターンマスクの要部を示す平面図である。上記図２
（ｂ）に示すような、アレイモードにおける縦アレイパ
ターンＡ１、横アレイパターンＡ２、ランダムモードに
おけるランダムパターンＲがそれぞれ同一寸法面積で構
成される露光パターンマスクの一枚を一例として示して
いる。実際には数回のリソグラフィ工程を経てパターン
が完成されるのでその分だけ相応のパターンマスクが揃
えられる。これらは上述したように、実際のデバイスに
則したデザインルールが採用されており、特にランダム
パターンＲに至っては実際のデバイスの要所の特徴部分
を有するように構成される。ランダムパターンＲは、隣
接するチップ領域の同じ箇所を比較するのであるから、
それぞれ異なるパターンの単位ブロック複数から構成さ
れていてもよい。
パターンマスクの要部を示す平面図である。上記図２
（ｂ）に示すような、アレイモードにおける縦アレイパ
ターンＡ１、横アレイパターンＡ２、ランダムモードに
おけるランダムパターンＲがそれぞれ同一寸法面積で構
成される露光パターンマスクの一枚を一例として示して
いる。実際には数回のリソグラフィ工程を経てパターン
が完成されるのでその分だけ相応のパターンマスクが揃
えられる。これらは上述したように、実際のデバイスに
則したデザインルールが採用されており、特にランダム
パターンＲに至っては実際のデバイスの要所の特徴部分
を有するように構成される。ランダムパターンＲは、隣
接するチップ領域の同じ箇所を比較するのであるから、
それぞれ異なるパターンの単位ブロック複数から構成さ
れていてもよい。
【００２４】上記実施形態の構成によれば、異なる検査
モード（アレイモード、ランダムモード）について、各
々同じ寸法面積の検査単位ブロックを設けることで、異
なる検査モードに対して検査倍率に応じた検出感度、検
査速度の比較が明確になる。これにより、検査モードそ
れぞれ互いの検出感度を比較し相関を検討することがで
き、メモリ製品とロジック製品両者について欠陥検査の
最適化が期待できる。
モード（アレイモード、ランダムモード）について、各
々同じ寸法面積の検査単位ブロックを設けることで、異
なる検査モードに対して検査倍率に応じた検出感度、検
査速度の比較が明確になる。これにより、検査モードそ
れぞれ互いの検出感度を比較し相関を検討することがで
き、メモリ製品とロジック製品両者について欠陥検査の
最適化が期待できる。
【００２５】また、上記構成のような検査用ウェハ（Ｔ
ＥＧウェハ）は、製造ライン途中のある工程と工程の間
の検査、ショートループモニタとしても利用可能であ
り、検出された欠陥がどの製造装置（エッチング装置や
成膜装置、洗浄装置など）によるものなのかを工程追跡
する際に便利である。
ＥＧウェハ）は、製造ライン途中のある工程と工程の間
の検査、ショートループモニタとしても利用可能であ
り、検出された欠陥がどの製造装置（エッチング装置や
成膜装置、洗浄装置など）によるものなのかを工程追跡
する際に便利である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
各々同じ寸法面積の検査単位ブロックを設けることで、
異なる検査モードに対して検査倍率に応じた検出感度、
検査速度の比較が明確になる。検査モードそれぞれ互い
の検出感度を比較し相関を検討し、実際のデバイス製品
における欠陥検査の最適化に反映させることができる。
この結果、異なる検査モードに対し互いに評価でき、よ
り最適化される検査条件を容易に導き出せる半導体装置
の検査方法及び検査用ウェハ及び検査用パターンマスク
を提供することができる。
各々同じ寸法面積の検査単位ブロックを設けることで、
異なる検査モードに対して検査倍率に応じた検出感度、
検査速度の比較が明確になる。検査モードそれぞれ互い
の検出感度を比較し相関を検討し、実際のデバイス製品
における欠陥検査の最適化に反映させることができる。
この結果、異なる検査モードに対し互いに評価でき、よ
り最適化される検査条件を容易に導き出せる半導体装置
の検査方法及び検査用ウェハ及び検査用パターンマスク
を提供することができる。
【図１】本発明の一実施形態に係る半導体装置の検査方
法を示すフローチャートである。
法を示すフローチャートである。
【図２】（ａ），（ｂ）はそれぞれ検査用ウェハの構成
を示す平面図である。
を示す平面図である。
【図３】本発明の一実施形態に係るパターンマスクの要
部を示す平面図である。
部を示す平面図である。
【図４】ある製造ライン工程を使用するメモリ製品の一
例を示すウェハの平面図。
例を示すウェハの平面図。
【図５】ある製造ライン工程を使用するロジック製品の
一例を示すウェハの平面図。
一例を示すウェハの平面図。
１〜３…各処理ステップ
ＣＨＩＰ１，２，３…集積回路チップ領域
ＷＦ…半導体ウェハ
Claims (5)
- 【請求項１】 半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを繰り返し露光するプロセスを含む半
導体装置の製造に関し、 検査モードに応じた各種類のパターンをそれぞれ同じ寸
法面積で検査単位ブロックとして複数設けたチップ領域
を所定数有する検査用ウェハを用い、それぞれ相当する
検査モードで各検査単位ブロックに関する比較検査を複
数のチップ領域について行うことを特徴とする半導体装
置の検査方法。 - 【請求項２】 前記検査モードそれぞれ互いの検出感度
を比較し相関を検討することを特徴とする請求項１記載
の半導体装置の検査方法。 - 【請求項３】 前記検査モードは、１つのチップ領域中
で繰返される所定パターンどうしを比較検査するアレイ
モード、隣り合う２つのチップ領域間で同じ領域の所定
パターンどうしを比較検査するランダムモードを含むこ
とを特徴とする請求項１または２記載の半導体装置の検
査方法。 - 【請求項４】 半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを繰り返し露光するプロセスを含む半
導体装置の製造評価に利用されるものであって、 少なくとも第１の検査モードに適した種類のパターンを
それぞれ同じ寸法面積で第１の検査単位ブロックとして
複数設けると共に、第２の検査モードに適した種類のパ
ターンをそれぞれ前記第１の検査単位ブロックと同じ寸
法面積で第２の検査単位ブロックとして複数設けたチッ
プ領域を所定数具備したことを特徴とする半導体装置の
検査用ウェハ。 - 【請求項５】 半導体ウェハに複数の集積回路チップ領
域がスクライブライン領域を隔てて形成されるよう所定
のマスクパターンを繰り返し露光するプロセスを含む半
導体装置の製造評価に利用されるものであって、 露光すべきチップ領域において、少なくとも第１の検査
モードに適した種類のパターンがそれぞれ同じ寸法面積
で第１の検査単位ブロックとして複数設けられ、かつ、
第２の検査モードに適した種類のパターンがそれぞれ前
記第１の検査単位ブロックと同じ寸法面積で第２の検査
単位ブロックとして複数設けられていることを特徴とす
る半導体装置の検査用パターンマスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107946A JP3487297B2 (ja) | 2001-04-06 | 2001-04-06 | 半導体装置の検査方法及び検査用ウェハ及び検査用パターンマスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107946A JP3487297B2 (ja) | 2001-04-06 | 2001-04-06 | 半導体装置の検査方法及び検査用ウェハ及び検査用パターンマスク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002303589A JP2002303589A (ja) | 2002-10-18 |
| JP3487297B2 true JP3487297B2 (ja) | 2004-01-13 |
Family
ID=18960179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107946A Expired - Fee Related JP3487297B2 (ja) | 2001-04-06 | 2001-04-06 | 半導体装置の検査方法及び検査用ウェハ及び検査用パターンマスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487297B2 (ja) |
-
2001
- 2001-04-06 JP JP2001107946A patent/JP3487297B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002303589A (ja) | 2002-10-18 |
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