JP2990134B2 - 半導体チップ、半導体試験装置及び半導体装置試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウェーハ
（以下、ウェーハと略す）上に整列状態に配置された半
導体チップ（以下、チップと略す）とその試験装置及び
試験方法に関し、特にチップを製造するウェーハ処理プ
ロセスにおける処理上の不具合或いはウェーハのハンド
リング等に起因する、電気的特性試験では必ずしも不良
とならない、部分的なパターン欠落を含むチップを、確
実に不良として除去できるようにしたチップと、その試
験装置及び試験方法に関する。

【０００２】

【従来の技術】従来、部分的に外形形状が欠落している
チップについては、ウェーハ処理工程が終了した段階か
ら組立工程に至るまでの間に、目視チェックにより不良
マークを付ける或いは各チップに分割後であれば不良チ
ップのみを除く或いは逆に不良チップを残して良品チッ
プのみを他の容器に移し替える等々の方法で処理されて
いた。

【０００３】この部分的に外形形状が欠落しているチッ
プについては、チップのエッジ部形状を光学的に検出し
て欠けのあるチップを識別し不良マークの検出を省略す
る方法が、特開昭５６−９８８３５号公報（以下、公知
例１とする）に開示されている。

【０００４】また、部分的なパターン欠落を含むウェー
ハ上のチップについては、チップ外周部に複数のマーク
を設けて、これを電子ビームにより検出し、検出できな
いマークがあるチップについては、電子ビームによるパ
ターンの描画を行わないようにする方法が、特開昭５９
−１１９８３２号公報（以下、公知例２とする）に開示
されている。

【０００５】これらの公知例について、図面を参照して
簡単に説明する。

【０００６】図６（Ａ），（Ｂ）は、公知例１を説明す
るための図面で、分図（Ａ）は、特別の措置を講じずに
製造されたウェーハ６０１のエッジ部の平面図であり、
分図（Ｂ）は、ペレットの外形形状を光学的に認識する
システムの模式的な概略ブロック図である。

【０００７】公知例１においては、Ｘ−Ｙテーブル６１
０と制御回路６１５の作用により所定の位置にセットさ
れたペレットをカメラ６１３で撮影してＴＶモニタ６１
６にペレット像を投影し、ペレットの４隅部Ｅ１〜Ｅ４
と中央部Ｔ１とをそれぞれ独立して二値化信号にて走査
し、４隅部の有無を検出してペレットの外形形状の良否
を判定している。尚、ペレットの中央部Ｔ１にはウェー
ハ状態でのテストで不良判定されときに不良マークが付
けられる。そして、外形不良と判定された場合は、中央
部Ｔ１の不良マーク有無の判定結果を待つことなく次の
ペレットの検出に移行させている。

【０００８】図７（Ａ），（Ｂ）は、公知例２を説明す
るための図面で、分図（Ａ）は、ホルダに載置されたウ
ェーハ７０１の一部を示す図であり、分図（Ｂ）は、有
効チップを検出する方法を説明するための図である。

【０００９】公知例２においては、チップ７０２の周囲
の４隅にマークＦ１〜Ｆ４を設けておき、電子ビーム７
１０を用いてこれらのマークＦ１〜Ｆ４を検出させ、全
てのマークを検出できたチップ７０２のみを有効チップ
と判定し、他のチップ７１２については、電子ビームに
よるパターンの描画を行わないようにしている。

【００１０】

【発明が解決しようとする課題】通常、チップは、マス
ク（レティクル）を用いてウェーハ上にパターンが転写
され、形成されていく。この時、ウェーハの外周部にお
いて、パターンの一部が欠落した不成形チップが発生す
ることがある。通常は、このようなチップは外形形状も
欠落していてチップ外形形状の簡単な目視検査で不良判
定されたり、このパターン欠落によって内部配線の断線
或いは短絡等を引き起こし、チップの電気的特性試験で
不良判定される。しかし、チップの外形形状の欠落まで
には至らないが、１つのボンディングパッドの一部だけ
が形成されていない場合や、カバー膜が形成されていな
い場合等では、製品品質上は問題を内在していても、電
気的特性試験では良品と判定してしまう場合がある。

【００１１】上述の公知例１に示される、部分的に外形
形状が欠落しているチップを処理する方法では、ペレッ
トエッジの形状のみを検出しており、チップの外形形状
の欠落までには至らない、製造装置で発生する成膜の欠
落やパターン欠落が検出されないという問題がある。

【００１２】また、公知例２に示される、部分的なパタ
ーン欠落を含むウェーハ上のチップを処理する方法で
は、形成されたマークが崩れない段階、すなわち直後の
製造工程又は絶縁膜形成などの工程を経ない場合には有
効な手段であるが、製造工程を経るに従い絶縁膜などが
積層され、マーク信号が検出され難くなるためウェーハ
の最終工程において各層をトータル的に保証できないと
いう問題がある。

【００１３】本発明は、チップを製造するウェーハ処理
プロセスの複数のパターン形成工程でチップ周辺部に認
識マークを形成し、この認識マークを光学的に検出する
ことにより、成膜欠落やパターン欠落のあるチップを不
良判定して除去し、製品品質を一層向上させることを目
的とする。

【００１４】また、チップの電気的特性試験の際、事前
に光学的に検出した当該チップの認識マークに欠落があ
った場合、テストプログラムを実行することなく当該チ
ップを不良と判定して、測定に要する時間を短縮せしめ
るという他の目的もある。

【００１５】

【課題を解決するための手段】本発明のチップは、ウェ
ーハ上に整列状態で配置・形成されており、このチップ
を製造するウェーハ処理プロセスの複数のパターン形成
工程のそれぞれにおいて同時に形成された所定の形状の
認識マークを、各チップの周辺部の前記各パターン形成
工程毎に対応させて定められた異なる位置に有してい
る。

【００１６】また、本発明の半導体試験装置は、チップ
の電気的特性を試験するテスタ部と、ウェーハが搭載さ
れるＸ−Ｙステージとプローブカード等の測定治具を含
むプローバ部と、不良と判定された半導体チップに不良
マークを打点するマーキング部と、各半導体チップの周
辺部の複数の異なる位置に形成された所定の形状の認識
マークを光学的に検出する認識マーク検出部と、前記半
導体チップの所定の認識マークが全て検出されたかを判
定し、全て検出できた場合は当該半導体チップの電気的
特性試験を開始する信号を前記テスタ部に送り、１つで
も検出できなかった場合は当該半導体チップの電気的特
性試験を実施することなく不良マークを打点するよう前
記マーキング部に不良打点信号を送る認識マーク判定部
とを含んでいる。

【００１７】更に、本発明の半導体装置試験方法は、半
導体チップの周辺部の複数の異なる位置に形成された所
定の形状の認識マークを光学的に検出し、少なくとも１
つの認識マークが検出できなかった場合、当該チップを
不良と判定して、不良マ−キングを行うようにしてい
る。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００１９】図１は、本発明の第１の実施形態のウェー
ハ上に整列状態で配置・形成されたチップを示す部分的
な平面模式図であり、図２は、図１のＡ部の拡大平面図
である。図３は、図１のチップを製造する模式的な製造
フローチャートである。

【００２０】本発明のチップ２は、公知の成膜技術とリ
ソグラフィ技術を用いてウェーハ１上にパターン形成が
行われる。

【００２１】図１，２，３を参照すると、本実施形態の
チップ２では、コンタクトホール形成工程で第１の認識
マーク１１の形成が同時に行われ、以下第１の配線形成
工程で第２の認識マーク１２が、ビアホール形成工程で
第３の認識マーク１３が、第２の配線形成工程で第４の
認識マーク１４がそれぞれ同時に形成されている。第１
〜第４の認識マーク１１〜１４は、十字マークの交叉部
をくり抜いたものを４分割したものが、チップ２の４隅
部へ配置された形状になるように形成されている。この
ようにパターン形成が終了した、ウェーハ１上のチップ
２の電気的特性試験に際しては、テストプログラムを実
行させる前に、当該チップ２の４隅部に配置された全て
の第１〜第４の認識マーク１１〜１４を光学的に検出
し、認識マークが１つでも検出されなかったときはテス
トプログラムを実行することなく当該チップ２を不良と
判定する。これにより、本実施形態のチップ２で、コン
タクトホール形成工程、第１の配線形成工程、ビアホー
ル形成工程及び第２の配線形成工程のいずれかにおい
て、各形成工程の前工程になる成膜工程での欠落も含め
てパターン欠落が生じたチップを不良として除去でき
る。

【００２２】次に、図２を参照してパターン欠落の具体
例を模式的に説明する。

【００２３】図２は、仮に第２の配線形成工程における
ウェーハの保持状態を示しているとする。（前工程であ
る、第２の配線膜形成工程であっても同様の結果とな
る。）ウェーハ１の周辺部のチップ２１では、チップ外
形形状は所定の矩形を保っているが、製造装置のウェー
ハ保持治具３１のためにボンディングパッド２１２の一
部に欠落が生じている。しかも、この程度の欠落であれ
ば、ボンディング線との接続強度等製品品質上の問題は
あるが、電気的特性試験ではチップ２１が良品判定され
る可能性が十分ある。しかし、本実施形態のチップ２１
は、ウェーハ保持治具３１の押さえ領域３２に覆われて
いるため、右下部のボンディングパッド２１２の一部
と、右下隅部の第１〜第４の認識マーク１１〜１４の中
の、ボンディングパッドが形成される第２の配線形成工
程で同時に形成される第４の認識マーク１４とが、形成
されないことになる。従って、このチップ２１は、電気
的特性試験では良品判定される可能性があるが、上述の
通り、その前の認識マークの光学的検出結果で不良判定
されるため、製品として流出することはない。

【００２４】次に、本発明の第２の実施形態について、
図面を参照して説明する。

【００２５】図４は、第２の実施形態の半導体試験装置
の概略構成を示すブロック図である。

【００２６】本実施形態の半導体試験装置４００は、チ
ップの電気的特性を試験するテスタ部４１０と、ウェー
ハが搭載されるＸ−Ｙステージ４２１とプローブカード
等の測定治具４２２と制御手段４２３を含むプローバ部
４２０と、不良と判定された前記半導体チップに不良マ
ークを打点するマーキング部４３０と、前記半導体チッ
プの前記認識マークの画像情報を光学的に取り込むカメ
ラ４４１、この取り込まれた画像情報から前記認識マー
クを検出する認識マーク検出手段４４２、前記半導体チ
ップの所定の認識マークが全て検出されたかを判定し、
全て検出できた場合は当該半導体チップの電気的特性試
験を開始する試験信号を前記テスタ部４１０に送って試
験を開始させ、１つでも検出できなかった場合は当該半
導体チップの電気的特性試験を実施することなく不良マ
ークを打点するよう前記マーキング部４３０に不良打点
信号を送る認識マーク判定手段４４３及びモニタを含む
認識マーク検出制御部４４０とを含んで構成されてい
る。

【００２７】この半導体試験装置４００の概略動作は、
次のようになる。

【００２８】まず、所定のパターン形成工程で同時に形
成された認識マークを有するチップが配置された被測定
ウェーハ１をプローバ部４２０のＸ−Ｙステージ４２１
上に搭載し、被測定チップが所定の位置になるように制
御手段４２３によりＸ−Ｙステージ４２１が駆動・制御
される。次に認識マーク検出制御部４４０のカメラ４４
１により、この被測定チップの画像情報が取り込まれ、
認識マーク検出手段４４２で前述の取り込まれた画像情
報から認識マークの検出が行われる。この認識マーク検
出手段４４２の検出結果を認識マーク判定手段４４３で
判定し、所定の認識マークが全て検出された場合は、認
識マーク制御部４４０からテスタ部４１０に試験開始信
号が送られ、テスタ部４１０に予め入力されているテス
トプログラムにより電気的特性試験が開始される。

【００２９】電気的特性試験の結果が、良品判定であれ
ば当該チップの試験はそのまま終了となり、不良判定の
場合は、マーキング部４３０へ不良マーク打点信号を送
り当該チップに不良マークを打点させて当該チップの試
験が終了となる。

【００３０】また、図２のチップ２１のように所定の認
識マークに欠落がある場合は、認識マーク検出制御部４
４０からマーキング部４３０へ不良マーク打点信号を送
り、電気的特性試験を行うことなく当該チップ２１に不
良マークを打点させると共にテスタ部４１０には当該チ
ップの試験が終了したものと見なさせる信号を送る。

【００３１】１つのチップの電気的特性試験が終了（見
なし終了も含めて）したら、次のチップが所定の位置に
なるようにプローバ部４２０の制御手段４２３にＸ−Ｙ
ステージ４２１を駆動・制御させる。以降は、チップの
画像情報の取り込みからの手順が繰り返されるので説明
を省略する。

【００３２】尚、本実施形態では、不良判定されたチッ
プに対し直後に不良マークを打点するように説明した
が、不良打点処理を行うことなく、試験結果をウェーハ
マップデータとして別途記憶装置等に格納しておき、こ
のウェーハマップデータに基づいて後工程の処理を実施
することも可能である。

【００３３】次に、本発明の第３の実施形態について、
図を参照して説明する。

【００３４】図５は、第３の実施形態の半導体装置試験
方法のフローチャートである。

【００３５】図５を参照すると、本実施形態の半導体装
置試験方法は、ウェーハ上に整列状態に配列されたチッ
プを製造するウェーハ処理プロセスの複数のパターン形
成工程で各チップの周辺部の前記各パターン形成工程に
対応させて定められた異なる位置に、所定の形状の認識
マークが各パターンと同時に形成される認識マーク形成
ステップと、前記認識マークを光学的に検出するマーク
検出ステップと、該マーク検出ステップで当該半導体チ
ップ内に存在すべき前記認識マークが全て検出できたか
を判定する検出結果判定ステップと、該検出結果判定ス
テップで少なくとも１つの認識マークが検出されなかっ
たときには当該半導体チップに目印を付ける不良マーキ
ングステップとを含んでいる。

【００３６】次に、本実施形態の半導体装置試験方法の
作用を図２，３，４，５を参照して説明する。

【００３７】まず、認識マーク形成ステップＳ１で、各
チップの４隅部にコンタクトホール形成工程，第１の配
線形成工程，ビアホール形成工程及び第２の配線形成工
程にそれぞれ対応した第１〜第４の認識マーク１１〜１
４がそれぞれのパターン形成と同時に形成される。

【００３８】次に、マーク検出ステップＳ２では、認識
マーク形成ステップＳ１で各チップに形成されている第
１〜第４の認識マーク１１〜１４をカメラ４４１で撮影
し認識マーク検出手段４４２で検出する。

【００３９】次の検出結果判定ステップＳ３では、各チ
ップ毎に存在すべき４隅部の第１〜第４の認識マーク１
１〜１４をマーク検出ステップＳ２で全て検出できたか
が認識マーク判定手段４４３で判定される。

【００４０】この検出結果判定ステップＳ３で少なくと
も１つの認識マークが検出されなかったときは、認識マ
ーク検出制御部４４０からマーキング部４３０に不良打
点信号が送られ、不良マーキングステップＳ４で当該チ
ップに不良を示す目印が付けられる。例えば、図２のチ
ップ２１は、ボンディングパッド２１２のある隅部の少
なくとも第４の認識マーク１４が形成されないので、当
然検出されることもなく、電気的特性試験を行うことな
く不良を示す目印が付けられる。

【００４１】また、検出結果判定ステップＳ３で４隅部
の第１〜第４の認識マーク１１〜１４が全て検出された
ときは、認識マーク検出制御部４４０からテスタ部４１
０に試験開始信号が送られ、テスタ部４１０に予め入力
されているテストプログラムにより電気的特性試験が開
始される。

【００４２】上述の通り、マーク検出ステップＳ２以降
の作用は、第２の実施形態の半導体試験装置の動作と同
様であるので、以下の説明は省略する。

【００４３】また、不良判定されたチップに対して、直
ちに不良打点処理を行うことなく、試験結果をウェーハ
マップデータとして別途記憶装置に格納しておき、この
ウェーハマップデータに基づいて後工程処理を実施する
ことが可能であるのも同様である。

【００４４】

【発明の効果】上述の通り、本発明の半導体チップは、
ウェーハ処理プロセスの複数のパターン形成工程でチッ
プ周辺部に当該パターン形成と同時に認識マークが形成
されており、ウェーハ処理プロセス終了後の試験工程で
この認識マークを光学的に検出することにより、成膜欠
落やパターン欠落のあるチップを不良判定して除去でき
るので、製品品質を一層向上させられるという効果が得
られる。

【００４５】また、チップの電気的特性試験の際、事前
に光学的に検出した当該チップの認識マークに欠落があ
った場合、テストプログラムを実行することなく当該チ
ップを不良と判定して、測定に要する時間を短縮できる
という他の効果も得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のウェーハ上に整列状
態で配置・形成されたチップを示す部分的な平面模式図
である。

【図２】図１のＡ部の拡大平面図である。

【図３】図１のチップを製造する模式的な製造フローチ
ャートである。

【図４】本発明の第２の実施形態の半導体試験装置の概
略構成を示すブロック図である。

【図５】本発明の第３の実施形態の半導体装置試験方法
のフローチャートである。

【図６】公知例１を説明するための図面で、分図（Ａ）
は、特別の措置を講じずに製造されたウェーハのエッジ
部の平面図であり、分図（Ｂ）は、ペレットの外形形状
を光学的に認識するシステムの模式的な概略ブロック図
である。

【図７】公知例２を説明するための図面で、分図（Ａ）
は、ホルダに載置されたウェーハの一部を示す図であ
り、分図（Ｂ）は、有効チップを検出する方法を説明す
るための図である。

【符号の説明】

１，６０１，７０１ ウェーハ ２，２１，７０２，７１２ チップ １１，１２，１３，１４ 認識マーク ２２，２１１，２１２ ボンディングパッド ３１ ウェーハ保持治具 ３２ 押さえ領域 ４００ 半導体試験装置 ４１０ テスタ部 ４２０ プローバ部 ４２１ Ｘ−Ｙステージ ４２２ 測定治具 ４２３ 制御手段 ４３０ マーキング部 ４４０ 認識マーク検出制御部 ４４１，６１３ カメラ ４４２ 認識マーク検出手段 ４４３ 認識マーク判定手段 ６１０ Ｘ−Ｙテーブル ６１５ 制御回路 ６１６ ＴＶモニタ ７１０ 電子ビーム

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体ウェーハ上に整列状態に配置・形
   成された半導体チップであって、前記半導体チップを製
   造するウェーハ処理プロセスの複数のパターン形成工程
   のそれぞれにおいて同時に形成された所定の形状の認識
   マークを、前記各半導体チップの周辺部の前記各パター
   ン形成工程毎に対応させて定められた異なる位置に有す
   ることを特徴とする半導体チップ。
2. 【請求項２】 認識マークが形成される位置が、各半導
   体チップの４隅部である請求項１記載の半導体チップ。
3. 【請求項３】 認識マークは、円，楕円，矩形又は十字
   パターンを分割したものが各半導体チップの所定の位置
   に配置されたものである請求項１又は２記載の半導体チ
   ップ。
4. 【請求項４】 半導体ウェーハ上に整列状態に配置・形
   成され且つ複数の所定の形状の認識マークが周辺部の異
   なる位置に設けられた半導体チップを試験する半導体試
   験装置であって、前記半導体チップの電気的特性を試験
   するテスタ部と、プローバ部と、不良と判定された前記
   半導体チップに不良マークを打点するマーキング部と、
   前記半導体チップの前記認識マークを光学的に検出し、
   前記半導体チップの所定の前記認識マークが全て検出さ
   れたかを判定し、全て検出できた場合は当該半導体チッ
   プの電気的特性試験を開始する信号を前記テスタ部に送
   り、１つでも前記認識マークを検出できなかった場合は
   当該半導体チップの電気的特性試験を実施することなく
   不良マークを打点するよう前記マーキング部に不良マー
   ク打点信号を送る認識マーク検出制御部とを含むことを
   特徴とする半導体試験装置。
5. 【請求項５】 認識マーク検出制御部が、半導体チップ
   の画像情報を取り込むカメラとこの取り込まれた画像情
   報から認識マークを検出する認識マーク検出手段とこの
   認識マーク検出手段の検出結果から所定の前記認識マー
   クが全て検出されたかを判定する認識マーク判定手段と
   を含んで成る請求項４記載の半導体試験装置。
6. 【請求項６】 半導体ウェーハ上に整列状態に配列され
   た半導体チップの所定の位置に形成されている認識マー
   クを光学的に検出するマーク検出ステップと、該マーク
   検出ステップで当該半導体チップ内に存在すべき前記認
   識マークが全て検出できたかを判定する検出結果判定ス
   テップと、該検出結果判定ステップで少なくとも１つの
   認識マークが検出されなかったときには当該半導体チッ
   プに目印を付ける不良マーキングステップとを含むこと
   を特徴とする半導体装置試験方法。
7. 【請求項７】 半導体装置試験方法であって、半導体ウ
   ェーハ上に整列状態に配列された半導体チップを製造す
   るウェーハ処理プロセスの複数のパターン形成工程で各
   半導体チップの周辺部の前記各パターン形成工程に対応
   させて定めた異なる位置に所定の形状の認識マークを各
   パターンと同時に形成する認識マーク形成ステップを更
   に含み、前記マーク検出ステップで前記認識マークが光
   学的に検出される請求項６記載の半導体装置試験方法。