JPS6329822B2 - - Google Patents
Info
- Publication number
- JPS6329822B2 JPS6329822B2 JP56101083A JP10108381A JPS6329822B2 JP S6329822 B2 JPS6329822 B2 JP S6329822B2 JP 56101083 A JP56101083 A JP 56101083A JP 10108381 A JP10108381 A JP 10108381A JP S6329822 B2 JPS6329822 B2 JP S6329822B2
- Authority
- JP
- Japan
- Prior art keywords
- patterning
- test
- integrated circuit
- insulating film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 34
- 238000000059 patterning Methods 0.000 claims description 23
- 238000007689 inspection Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000002950 deficient Effects 0.000 claims description 10
- 230000007547 defect Effects 0.000 claims description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000011179 visual inspection Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は複数のモノリシツク集積回路装置を一
枚の半導体ウエハーに形成する製造方法に係り、
特に多層配線構造を有する集積回路の信頼性を向
上させる製造方法に関するものである。
枚の半導体ウエハーに形成する製造方法に係り、
特に多層配線構造を有する集積回路の信頼性を向
上させる製造方法に関するものである。
近年におけるモノリシツクICの製造は、通常
１枚のSi半導体ウエハーに数百個のICを同時に形
成し、ウエハーに直接探針を当てて特性を調べる
一次試験を行なつた後、スクライブを行なつて
個々のICに分離せしめている。そのフローチヤ
ート図を第１図に示す。すなわちウエハープロセ
ス工程を経て一次試験を各IC毎に行ない、そこ
で不良と判定されたIC装置に直接印を付す。そ
の後スクライブにより分離した後、印が付されて
いるICについては破棄し、印が付されていない
ICについて顕微鏡を用いた目視検査を行ない欠
陥の有無を検査した後良品のみ組立工程を施こ
す。この目視検査では、主にIC表面付近に形成
されるAlの配線パターンやSiO2膜パターン等を
表面から見える範囲で行なうものであつた。
１枚のSi半導体ウエハーに数百個のICを同時に形
成し、ウエハーに直接探針を当てて特性を調べる
一次試験を行なつた後、スクライブを行なつて
個々のICに分離せしめている。そのフローチヤ
ート図を第１図に示す。すなわちウエハープロセ
ス工程を経て一次試験を各IC毎に行ない、そこ
で不良と判定されたIC装置に直接印を付す。そ
の後スクライブにより分離した後、印が付されて
いるICについては破棄し、印が付されていない
ICについて顕微鏡を用いた目視検査を行ない欠
陥の有無を検査した後良品のみ組立工程を施こ
す。この目視検査では、主にIC表面付近に形成
されるAlの配線パターンやSiO2膜パターン等を
表面から見える範囲で行なうものであつた。
ところで最近のICではその高集化の手段とし
て多層配線の技術が利用されるようになつてき
た。第２図はその一例であるバイポーラトランジ
スタの断面図である。
て多層配線の技術が利用されるようになつてき
た。第２図はその一例であるバイポーラトランジ
スタの断面図である。
１はＰ型半導体基板、２はエピタキシヤル層、
３はSiO2等よりなる第１の絶縁膜で、エミツタ、
ベース、コレクタ各領域に対する電極窓４ｅ，４
ｂ，４ｃを有する。５はAl等よりなる第１の配
線膜で所定の形状にパターニングされており、６
はPSG（リンシリケートガラス）等よりなる第２
の絶縁膜で、コンタクト用の窓７ｃ，７ｅが形成
され、さらにその上にAl等よりなる第２の配線
膜８が形成されている。９はPSG等のカバー用
の絶縁膜である。
３はSiO2等よりなる第１の絶縁膜で、エミツタ、
ベース、コレクタ各領域に対する電極窓４ｅ，４
ｂ，４ｃを有する。５はAl等よりなる第１の配
線膜で所定の形状にパターニングされており、６
はPSG（リンシリケートガラス）等よりなる第２
の絶縁膜で、コンタクト用の窓７ｃ，７ｅが形成
され、さらにその上にAl等よりなる第２の配線
膜８が形成されている。９はPSG等のカバー用
の絶縁膜である。
この様な多層配線構造のICにおいては、表面
から第１の絶縁膜３及び配線膜５までの距離が大
となり前述した目視検査でこれらのパターンの欠
陥を検出することは非常に困難あるいは不可能に
なつている。特に第２の配線膜８が第１の配線膜
５の上にも形成されるため、表面からの目視検査
では十分信頼性を保障することができなかつた。
から第１の絶縁膜３及び配線膜５までの距離が大
となり前述した目視検査でこれらのパターンの欠
陥を検出することは非常に困難あるいは不可能に
なつている。特に第２の配線膜８が第１の配線膜
５の上にも形成されるため、表面からの目視検査
では十分信頼性を保障することができなかつた。
本発明は上記従来の欠点を除去することを目的
とし、半導体ウエハー表面に対して所定の膜の形
成工程、該膜のパターニング工程等の各種工程を
施して複数個の集積回路装置を製造する製造方法
において、少なくとも前記半導体ウエハー表面上
に形成した第１の絶縁膜のパターニング工程、該
第１の絶縁膜上に形成した第１の配線膜のパター
ニング工程、該第１の配線膜上に形成した第２の
絶縁膜のパターニング工程、該第２の絶縁膜上に
形成した第２の配線膜のパターニング工程、それ
ぞれの後に、それぞれのパターニング工程で形成
されたパターンを光学的に検出し、変換して得た
所定のパターン信号と正規のパターン信号とを比
較してパターン不良の有無を検出するパターニン
グ検査工程と該検査結果を記憶するリストアツプ
工程を有し、前記各種工程後の素子特性を調べる
一次試験において前記リストアツプ工程にて不良
と判定された集積回路装置については該試験を行
なわないようにし、該一次試験のマーキング工程
において該リストアツプ工程又は一次試験におい
て不良と判定された集積回路装置に印をつけ、該
半導体ウエハーのスクライブ後、該印が付されて
いない集積回路装置に組立工程を施こすようにし
たことを特徴とする集積回路装置の製造方法を提
供するものである。
とし、半導体ウエハー表面に対して所定の膜の形
成工程、該膜のパターニング工程等の各種工程を
施して複数個の集積回路装置を製造する製造方法
において、少なくとも前記半導体ウエハー表面上
に形成した第１の絶縁膜のパターニング工程、該
第１の絶縁膜上に形成した第１の配線膜のパター
ニング工程、該第１の配線膜上に形成した第２の
絶縁膜のパターニング工程、該第２の絶縁膜上に
形成した第２の配線膜のパターニング工程、それ
ぞれの後に、それぞれのパターニング工程で形成
されたパターンを光学的に検出し、変換して得た
所定のパターン信号と正規のパターン信号とを比
較してパターン不良の有無を検出するパターニン
グ検査工程と該検査結果を記憶するリストアツプ
工程を有し、前記各種工程後の素子特性を調べる
一次試験において前記リストアツプ工程にて不良
と判定された集積回路装置については該試験を行
なわないようにし、該一次試験のマーキング工程
において該リストアツプ工程又は一次試験におい
て不良と判定された集積回路装置に印をつけ、該
半導体ウエハーのスクライブ後、該印が付されて
いない集積回路装置に組立工程を施こすようにし
たことを特徴とする集積回路装置の製造方法を提
供するものである。
以下本発明の一実施例を図面に従つて詳述す
る。第３図は本実施例の製造方法を示すフローチ
ヤート図である。実施例では、半導体ウエハー表
面に対し不純物の拡散やエツチング等の各種工程
を施こしたのち、第２図に示すように第１の絶縁
膜３を形成する。そしてその絶縁膜３をパターニ
ングして電極窓４ｅ，４ｂ，４ｃを形成する。こ
の窓開き工程の後、当該パターニングの異常を検
査する。
る。第３図は本実施例の製造方法を示すフローチ
ヤート図である。実施例では、半導体ウエハー表
面に対し不純物の拡散やエツチング等の各種工程
を施こしたのち、第２図に示すように第１の絶縁
膜３を形成する。そしてその絶縁膜３をパターニ
ングして電極窓４ｅ，４ｂ，４ｃを形成する。こ
の窓開き工程の後、当該パターニングの異常を検
査する。
第４図はその検査手段を示すブロツク図でが
検査手段、が後述するマーキング手段である。
このパターニングの検査は、ステージ１０の上に
載置したウエハー１００を駆動部１１により移動
させ、ウエハー表面のパターンを走査する走査部
１２（例えばテレビカメラ）により得た信号を変
換部１３にて所定のパターン信号に変換する。そ
して比較部１４にて設計に利用した正規パターン
信号１５と比較し欠陥の有無を検出する。その結
果は記憶部１６に駆動部１１からのICのウエハ
ー上での位置や登録部１７からのそのウエハーの
ロツト番号等と共に記憶される。
検査手段、が後述するマーキング手段である。
このパターニングの検査は、ステージ１０の上に
載置したウエハー１００を駆動部１１により移動
させ、ウエハー表面のパターンを走査する走査部
１２（例えばテレビカメラ）により得た信号を変
換部１３にて所定のパターン信号に変換する。そ
して比較部１４にて設計に利用した正規パターン
信号１５と比較し欠陥の有無を検出する。その結
果は記憶部１６に駆動部１１からのICのウエハ
ー上での位置や登録部１７からのそのウエハーの
ロツト番号等と共に記憶される。
本実施例では検査の結果不良と判定されたIC
について上記記憶部１６にリストアツプされる。
について上記記憶部１６にリストアツプされる。
次に第１の配線膜５（Al等）を形成しパター
ニングした後、同様にして検査及びリストアツプ
が施こされる。
ニングした後、同様にして検査及びリストアツプ
が施こされる。
さらに第２の絶縁膜６（PSG等）の形成とパ
ターニング、第２の配線膜８（Al等）の形成と
パターニング等の後にも同様の検査及びリストア
ツプが施こされる。
ターニング、第２の配線膜８（Al等）の形成と
パターニング等の後にも同様の検査及びリストア
ツプが施こされる。
この様にしてパターニングとその検査及びリス
トアツプが繰返され、最後に前述した一次試験が
行なわれる。通常一次試験はウエハー上に形成し
た個々のICに対して行なわれるが、本実施例で
は各ICについて過去の検査工程で不良と判定さ
れたか否かを調べる。すなわちリストアツプされ
たか否かである。もしリストアツプされていなけ
れば、そのまま一次試験を施こし、リストアツプ
されていれば一次試験を行なわないようにする。
そしてリストアツプされたIC及び一次試験で不
良と判定されたものが従来と同様にマーキングが
施こされる。
トアツプが繰返され、最後に前述した一次試験が
行なわれる。通常一次試験はウエハー上に形成し
た個々のICに対して行なわれるが、本実施例で
は各ICについて過去の検査工程で不良と判定さ
れたか否かを調べる。すなわちリストアツプされ
たか否かである。もしリストアツプされていなけ
れば、そのまま一次試験を施こし、リストアツプ
されていれば一次試験を行なわないようにする。
そしてリストアツプされたIC及び一次試験で不
良と判定されたものが従来と同様にマーキングが
施こされる。
そしてスクライブにより個々のICに分離させ、
マークの有無に応じて組立工程を施こすか又は破
棄する。
マークの有無に応じて組立工程を施こすか又は破
棄する。
第４図のに上述の一次試験とマーキングの手
段を示す。記憶部１６及び一次試験の結果良否を
判定する判定部１８からの情報に基づいて、マー
キング装置２０を制御部１９が制御する。そして
ステージ上のウエハー１００に印が付される。２
１は一次試験を行なうウエハー１００のロツト番
号やウエハー番号を記憶部１６に与えるリスト指
定部である。
段を示す。記憶部１６及び一次試験の結果良否を
判定する判定部１８からの情報に基づいて、マー
キング装置２０を制御部１９が制御する。そして
ステージ上のウエハー１００に印が付される。２
１は一次試験を行なうウエハー１００のロツト番
号やウエハー番号を記憶部１６に与えるリスト指
定部である。
このような製造方法によれば、ウエハープロセ
スでも特に欠陥の多い絶縁膜や配線膜のパターニ
ング工程の後、常に検査を行なうので信頼性が大
幅に向上する。また一枚のウエハーに形成される
数百個のICのうち欠陥のあるものについては最
初から一次試験を行なわないので、一次試験の効
率化が計れる。さらに従来の表面からの目視検査
では不十分であつた多層配線構造のICについて
も十分に検査を施こすことができる。また各パタ
ーニングの検査の結果に基づくマーキング工程を
従来からの一次試験後のマーキング工程と同時に
行なうため、特に工程を増す必要がない。
スでも特に欠陥の多い絶縁膜や配線膜のパターニ
ング工程の後、常に検査を行なうので信頼性が大
幅に向上する。また一枚のウエハーに形成される
数百個のICのうち欠陥のあるものについては最
初から一次試験を行なわないので、一次試験の効
率化が計れる。さらに従来の表面からの目視検査
では不十分であつた多層配線構造のICについて
も十分に検査を施こすことができる。また各パタ
ーニングの検査の結果に基づくマーキング工程を
従来からの一次試験後のマーキング工程と同時に
行なうため、特に工程を増す必要がない。
以上説明した様に本発明によれば多層配線構造
のICについても十分に信頼性を保障することが
できる。
のICについても十分に信頼性を保障することが
できる。
第１図は従来の製造工程を説明するためのフロ
ーチヤート図、第２図は多層配線構造のICの例
を示す断面図、第３図は本発明の一実施例の製造
方法を説明するためのフローチヤート図、第４図
は同ブロツク図である。 図中、１は半導体基板、３は第１の絶縁膜、５
は第１の配線膜、６は第２の絶縁膜、８は第２の
配線膜である。
ーチヤート図、第２図は多層配線構造のICの例
を示す断面図、第３図は本発明の一実施例の製造
方法を説明するためのフローチヤート図、第４図
は同ブロツク図である。 図中、１は半導体基板、３は第１の絶縁膜、５
は第１の配線膜、６は第２の絶縁膜、８は第２の
配線膜である。
Claims (1)
- 【特許請求の範囲】 １ 半導体ウエハー表面に対して所定の膜の形成
工程、該膜のパターニング工程等の各種工程を施
して複数個の集積回路装置を製造する製造方法に
おいて、 少なくとも前記半導体ウエハー表面上に形成し
た第１の絶縁膜のパターニング工程、該第１の絶
縁膜上に形成した第１の配線膜のパターニング工
程、該第１の配線膜上に形成した第２の絶縁膜の
パターニング工程、該第２の絶縁膜上に形成した
第２の配線膜のパターニング工程、それぞれの後
に、それぞれのパターニング工程で形成されたパ
ターンを光学的に検出し、変換して得た所定のパ
ターン信号と正規のパターン信号とを比較してパ
ターン不良の有無を検出するパターニング検査工
程と該検査結果を記憶するリストアツプ工程を有
し、 前記各種工程後の素子特性を調べる一次試験に
おいて前記リストアツプ工程にて不良と判定され
た集積回路装置については該試験を行なわないよ
うにし、該一次試験のマーキング工程において該
リストアツプ工程又は一次試験において不良と判
定された集積回路装置に印をつけ、該半導体ウエ
ハーのスクライブ後、該印が付されていない集積
回路装置に組立工程を施こすようにしたことを特
徴とする集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108381A JPS583240A (ja) | 1981-06-29 | 1981-06-29 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108381A JPS583240A (ja) | 1981-06-29 | 1981-06-29 | 集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583240A JPS583240A (ja) | 1983-01-10 |
| JPS6329822B2 true JPS6329822B2 (ja) | 1988-06-15 |
Family
ID=14291198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10108381A Granted JPS583240A (ja) | 1981-06-29 | 1981-06-29 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128336A (ja) * | 2004-10-28 | 2006-05-18 | New Japan Radio Co Ltd | 半導体装置の検査方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142547A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
-
1981
- 1981-06-29 JP JP10108381A patent/JPS583240A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128336A (ja) * | 2004-10-28 | 2006-05-18 | New Japan Radio Co Ltd | 半導体装置の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583240A (ja) | 1983-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020006497A1 (en) | Simulated defective wafer and pattern defect inspection recipe preparing method | |
| US6623995B1 (en) | Optimized monitor method for a metal patterning process | |
| JPS6329822B2 (ja) | ||
| US3304594A (en) | Method of making integrated circuit by controlled process | |
| JPH09306910A (ja) | 半導体装置 | |
| JPH09211840A (ja) | レチクルの検査方法及び検査装置並びにパターンの検査方法及び検査装置 | |
| CN1404122A (zh) | 检视测试区内导电层间电性瑕疵的方法 | |
| JPH06216207A (ja) | ウエーハの検査方法 | |
| JPS62271444A (ja) | 半導体ウエハの電子ビ−ムテスト | |
| JPH06216206A (ja) | パターン重ね合わせ精度の測定方法 | |
| JP2000031228A (ja) | 半導体装置の製造方法及び検査方法 | |
| CN111490054B (zh) | 薄膜晶体管结构及其制作方法 | |
| CN1259706C (zh) | 浅沟槽隔离区的制造方法 | |
| CN111668191B (zh) | 半导体结构及其制造方法与检测短路方法 | |
| JPS63278242A (ja) | 半導体装置の製造方法 | |
| JPS5921037A (ja) | 半導体装置のパタ−ンのモニタ方法 | |
| JPH08274178A (ja) | 半導体装置の製造方法 | |
| JP4441915B2 (ja) | 素子の製造方法 | |
| JPH02224358A (ja) | 半導体装置の製造方法 | |
| JPS6077438A (ja) | パタ−ン検査方法 | |
| JP2591800B2 (ja) | 半導体集積回路の欠陥検出方法及び欠陥検出用回路 | |
| JPH0590370A (ja) | Ｉｃチツプ | |
| JPH0217625A (ja) | 半導体集積回路装置の製造方法およびそれに用いる製造装置 | |
| JPH0691145B2 (ja) | 半導体ウエハの選別方法 | |
| JPS6167238A (ja) | 半導体装置 |