JP2006128336A - 半導体装置の検査方法 - Google Patents
半導体装置の検査方法 Download PDFInfo
- Publication number
- JP2006128336A JP2006128336A JP2004313391A JP2004313391A JP2006128336A JP 2006128336 A JP2006128336 A JP 2006128336A JP 2004313391 A JP2004313391 A JP 2004313391A JP 2004313391 A JP2004313391 A JP 2004313391A JP 2006128336 A JP2006128336 A JP 2006128336A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- map
- probe
- defective
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】 電気的特性検査で不良とならない欠陥チップを確実に不良にする。欠陥チップへのレーザ照射を不要にする。
【解決手段】 同一半導体ウエハについて、パターン検査で得られた欠陥情報からなる欠陥マップとプローブ検査で得られた電気的特性の良否情報からなるプローブマップとを取り込み、前記欠陥マップ上の欠陥チップを不良チップとして前記プローブマップに合成し、その合成したプローブマップに基づき「不良」のチップにマークを付ける。
【選択図】 図1
【解決手段】 同一半導体ウエハについて、パターン検査で得られた欠陥情報からなる欠陥マップとプローブ検査で得られた電気的特性の良否情報からなるプローブマップとを取り込み、前記欠陥マップ上の欠陥チップを不良チップとして前記プローブマップに合成し、その合成したプローブマップに基づき「不良」のチップにマークを付ける。
【選択図】 図1
Description
本発明は、上面に半導体チップ(以下、チップと略す)が整列状態に配置された半導体装置(以下、ウエハと略す)の検査方法に関し、特に電気的特性検査では必ずしも不良とならない欠陥チップを確実に不良にできるようにした検査方法に関するものである。
従来、パターン欠陥のあるチップについては、ウエハ処理プロセス中にオペレータの目視検査によって欠陥チップにレーザーを照射し配線の断線などを故意に発生させて、プローブ検査で行う電気的特性が確実に不良となるようにする処理を行っている。また、欠陥検査装置を用いてパターンの欠陥検査を行い、ウエハ処理プロセス中で欠陥チップにレーザを照射し、プローブ工程で確実に不良となるようにする方法もある。
上述したように従来の半導体装置の検査方法では、オペレータの目視による欠陥検査及び欠陥チップへのレーザ照射を行っているが、小さいチップでは1mm角のものがあり、誤って欠陥の無い正常なチップにレーザを照射したり、逆に欠陥チップにレーザを照射しないなどの危険性がある。後者の場合は、欠陥チップが電気的特性検査で確実に不良となる保証がなく良品チップとして残る可能性がある。また、上述の欠陥検査装置を用いレーザを照射する場合は、別途レーザ照射装置が必要であったり、レーザの照射を行うのに余計な工程が増えてしまう問題がある。
本発明の目的は、電気的特性検査で不良とならない欠陥チップを確実に不良として除去でき、パターン検査で得られた欠陥チップへの目視によるレーザ照射を不要にし、また、欠陥検査装置を用いるレーザ照射も不要にして、上記した問題を解決した半導体装置の検査方法を提供することである。
請求項1にかかる発明の半導体装置の検査方法は、同一半導体ウエハについて、パターン検査で得られた欠陥情報からなる欠陥マップとプローブ検査で得られた電気的特性の良否情報からなるプローブマップとを取り込み、前記欠陥マップ上の欠陥チップを不良チップとして前記プローブマップに合成することを特徴とする。
請求項2にかかる発明は、請求項1に記載の半導体装置の検査方法において、前記合成は、前記欠陥マップのチップアドレスを前記プローブマップのチップアドレスに変換して行うことを特徴とする。
請求項3にかかる発明は、請求項2に記載の半導体装置の検査方法において、前記合成は、前記欠陥マップの基準位置を前記プローブマップの基準位置に合わせる第1のステップと、該第1のステップで基準位置が前記プローブマップの基準位置に合わせられた欠陥マップの座標系を前記プローブマップの座標系に合わせる第2のステップと、該第2のステップで座標系が前記プローブマップの座標系に合わせられた欠陥マップのOFの向きを前記プローブマップのOFの向きに合わせる第3のステップとを有することを特徴とする。
請求項4にかかる発明は、請求項1乃至3のいずれか1つに記載の半導体装置の検査方法において、前記欠陥マップを合成した前記プローブマップを用いて、前記合成された不良チップおよび前記プローブマップに元からある不良チップに同時にマークすることを特徴とする。
本発明によれば、欠陥マップ上の欠陥チップを不良チップとしてプローブマップに合成するので、欠陥チップを確実に不良チップにすることができる。また、合成したプローブマップに基づいて不良チップにマーキングするのみで良いので、従来のように欠陥チップに基づくレーザ照射が不要になる。また、この合成したプローブマップに基づきアセンブリ時に良品チップのみを選別することもでき、この場合はレーザ照射およびマーキングも不要となる。さらに、同一チップが欠陥チップで且つ不良チップであれば、欠陥チップの欠陥に基づき不良チップになったことを検証でき、パターン欠陥の解析が容易となる利点もある。
本実施例では、ウエハの欠陥マップ(パターン検査工程で得られたウエハ上の各チップのパターンの欠陥情報からなるウエハ2次元マップデータ)と、プローブマップ(プローブ検査工程で得られた各チップの電気的特性の良否情報からなるウエハ2次元マップデータ)を用い、欠陥マップの欠陥チップをプローブマップに不良チップとして合成し、合成したプローブマップに基づいて、不良チップにインクマーキングを行う。欠陥マップをプローブマップに合成する際には、欠陥マップとプローブマップはその座標系が異なるので、欠陥マップの座標系をプローブマップの座標系に変換する。この座標系の変換は、欠陥マップの基準位置(基準チップアドレス)をプローブマップの基準位置(基準チップアドレス)に合わせて行う。以下、詳しく説明する。
図1にプローブマップファイルに欠陥マップファイルを合成して新たなプローブマップファイルを生成する構成を示す。本実施例では、アドレス変換装置100にプローブマップファイル200と欠陥マップファイル300を入力し、変換手段400にて欠陥マップファイル300のマップアドレスをプローブマップファイル200のマップアドレスに変換し合成して、プローブマップファイル500を生成する。アドレス変換装置100で変換され合成されることにより得られたプローブマップファイル500は、マーク装置(図示せず)で認識できるフォーマットで記述される。アドレス変換装置100はパーソナルコンピュータあるいはワークステーションで構成される。
アドレス変換装置100のメモリ空間に確保されたデータ格納領域には、当該ウエハのプローブマップファイル200のプローブマップのヘッダ情報構造体110、プローブマップのチップ情報構造体120、欠陥マップファイル300の欠陥マップのヘッダ情報構造体130、欠陥マップのチップ情報構造体140が格納される。
図2はプローブマップのヘッダ情報構造体110、プローブマップのチップ情報構造体120、プローバマップのチップ情報構造体配列121を示す。ヘッダ情報構造体110の「ウエハID」はウエハ個々を識別する識別符号であり、「X軸増加方向」はプローブマップ上でX軸の増加方向を左右どちらとするかの情報であり、「Y軸増加方向」はプローブマップ上でY軸の増加方向を上下どちらとするかの情報であり、「基準チップXアドレス」と「基準チップYアドレス」はプローブマップ上の基準チップの本来のアドレス値であり、「OF方向」はプローブマップ上でマップを描画した場合のウエハ切り欠き部(OF部:直線部)の方向を示し、「テスト数」はウエハ上の電気的特性検査を行ったチップの総数であり、「良品数」はウエハ上のチップを電気的特性検査の結果が「良品」と判定された個数であり、「不良数」は「不良」と判定された個数である。基準チップはプローブマップファイル200と欠陥マップファイル300のアドレスを一致させるために基準となるチップである。
チップ情報構造体120の「Xアドレス」および「Yアドレス」はプローブ検査時にウエハ上のチップに1対1で割り当てられたウエハ上の各チップの位置を表す座標値(アドレス)であり、「チップの属性」はそのチップがテストダイ、マークダイ、スキップダイの何れに属するかを表し、「テスト結果」はそのチップが「良品」または「不良品」であったかの結果を示し、「カテゴリ」は電気的特性検査での結果の分類を示す。
「チップの属性」のテストダイとはプローブを当てて電気特性検査を行うべきチップを、マークダイとはウエハ周辺など電気的には良品となるがウエハプロセス中の膜の不均一などで信頼性上問題を含んでいる可能性のあるチップを電気的特性検査を行わずに強制的に不良マークをつけるチップを、スキップダイとはプローブマップ上にはデータとして存在するが実際はウエハの外側でチップが存在しない領域の仮想チップをいう。
「カテゴリ」とは、本実施例では良品であれば「0」が、不良で有れば「0」以外が入る。そして、不良の場合は不良となった検査項目ごとに分類された値が入る。例えば、保護ダイオード検査による不良時には「1」を、消費電流検査による不良時には「2」を割り当てる。この番号によって不良のより詳細な分類が出来る。
このチップ情報構造体120は1つで1チップ分の情報を示しており、プローブマップを扱う上でこのチップ情報構造体120を配列変数として宣言・領域確保を行い、この構造体の配列を用いてウエハ上の全チップの情報を管理する。チップ情報構造体配列121は1行がこの構造体1つ、つまり1チップに当たる。
図3は欠陥マップのヘッダ情報構造体130、欠陥マップのチップ情報構造体140、欠陥マップのチップ情報構造体配列141を示す。ヘッダ情報構造体130の「ウエハID」はウエハ個々を識別する識別符号であり、「X軸増加方向」は欠陥マップ上でX軸の増加方向を左右どちらとするかの情報であり、「Y軸増加方向」は欠陥マップ上でY軸の増加方向を上下どちらとするかの情報であり、「基準チップXアドレス」および「基準チップYアドレス」は欠陥マップ上の基準チップのアドレス値であり、この基準チップはプローブマップの「基準チップ」と同一のチップであり、「OF方向」は欠陥マップ上でマップを描画した場合のOF方向を示したものである。
チップ情報構造体140の「Xアドレス」および「Yアドレス」は欠陥検査時にウエハ上のチップに1対1で割り当てられたウエハ上のチップの位置を表す座標値(アドレス)である。このチップ情報構造体140は1構造体で1欠陥チップを表している。ウエハ上の全欠陥チップをメモリ上に格納するためにはこのチップ情報構造体140を配列変数として宣言・領域確保し、この構造体配列用いる。チップ情報構造体配列141は1行がこの構造体1つである。
前記したプローブマップファイル200および欠陥マップファイル300は記憶媒体に記録される。図4にそのプローブマップファイル200のヘッダ情報210とチップ情報220の具体例をそれぞれ示す。また、図5に欠陥マップファイル300のヘッダ情報310とチップ情報320の具体例をそれぞれ示す。
図6は、プローブマップが記録されたプローブマップファイル200と、欠陥マップが記録された欠陥マップファイル300を入力し、それら両マップ200,300を合成して1つのプローブマップファイル500を生成する説明図である。330は欠陥マップファイル300をマップ上に描画した欠陥マップであり、331は欠陥チップを示している。230はプローブマップファイル200をマップ上に描画したプローブマップであり、231は電気特性検査にて「良品」と判定されたチップ、232は「不良」と判定されたチップを示す。本実施例はこの「良品」と判定されたチップ231をあたかも電気的特性検査で「不良」となったかのようにプローブマップ230を修正加工し、プローブマップファイル500として出力するものである。530は2つのマップ230と330を合成したプローブマップを示す。このプローブマップ530では前記チップ231に相当するチップ531及び前記チップ232に相当する532を共に電気的特性検査で「不良」となったチップとする。このプローブマップ530を用いることにより、マーク装置にて「欠陥チップであって電気的特性検査で良品となるチップ」と「電気的特性で不良と判定されたチップ」を同時にマークする。
ところで、同一のウエハについてのプローブマップ230と欠陥マップ330を突き合わせるためには、同一のチップに同一のアドレス値が割り振られている必要がある。この割り振りを図7を使用して説明する。プローブマップ230と欠陥マップ330は同一のウエハについてパターン欠陥検査及びプローバ検査を行い作成したマップである。欠陥マップ330は座標系が第1象限(X軸は右へ増加し、Y軸は上へ増加する)で表されている。OF方向は右であり、基準チップ335のアドレスは(Xa,Ya)となっている。プローブマップ230は座標系が第4象限(X軸は右へ増加し、Y軸は下へ増加する)で表されている。OF方向は下であり、基準チップ235はアドレス(Xb、Yb)となっている。
例として同一のチップ600について考える。欠陥マップ330ではチップ600のアドレスは(Xa+1,Ya)であるのに対し、プローブマップ230ではチップ600のアドレスは(Xb、Yb+1)となり、全く異なったアドレス値になってしまう。この様に同一のチップを表しても座標系、基準チップのアドレス、OF方向が異なった場合、単純に同じアドレス値のチップを突き合わせることが出来ない。そこで本実施例では、欠陥マップ330のアドレスをプローブマップ230のアドレスに一致するようにアドレス変換を行い、その後にマップの合成を行う。
ここで、欠陥マップ330のアドレス変換の概要を説明する。図8はアドレス変換の様子を模式的に示したもである。欠陥マップ330は基準チップ335のアドレス値が(Xa,Ya)、座標系が第1象限、OF方向が右となっている。これを基準チップ335のアドレスが(Xb,Yb)、座標系が第4象限、OF方向が下の欠陥マップ330Cに変換する方法を示す。次に示すステップS51〜S53の変換を行うことによってプローブマップ230とアドレス値が一致した欠陥マップ330Cに変換される。
ステップS51では、基準チップ335のアドレスをプローブマップ230の基準チップ235のアドレスと一致させるために、基準チップ335のアドレス値が(Xa,Ya)であったものを(Xb、Yb)に移動させる。移動後の欠陥マップ330Aを示す。ステップS52では、座標系をプローブマップ230と一致させる。欠陥マップ330Aの座標系は第1象限、プローブマップ230の座標系は第4象限なので、基準チップ335を中心に座標系を変換する。変換したマップを欠陥マップ330Bに示す。ステップS53では、OFを回転させる。欠陥マップ330BではOF方向は右(90度)なのでプローブマップ230に合わせて下(180度)に変換する。回転後の欠陥マップ330Cを示す。
図9にアドレス変換処理のフローチャートを示す。まず、ステップS1では、プローブマップファイル200をメモリに読み込む。本実施例では図4に示したプローブマップファイル200のヘッダ情報210とチップ情報220を図2に示したプローブのマップヘッダ情報構造体110及びプローブマップのチップ情報構造体配列121に読み込む。ヘッダ情報210の部分がヘッダ情報構造体110に代入され、チップ情報220がチップ情報構造体配列121に代入される。
ステップS2では、プローブマップ230の基準チップ235が「基準チップの標準アドレス」となるようマップの合わせ込み(アドレス補正)を行う。基準チップ235に「基準チップ標準アドレス」が割り振られるているか否かを検出し、「基準チップ標準アドレス」が割り振られていない場合は、基準チップ235に「基準チップ標準アドレス」が割り振られるよう各チップのアドレスを再割り付けする。基準チップ235は周囲3チップとは異なるユニークなカテゴリ(不良種別)で不良となるチップレイアウトである必要があるが、本実施例では電気的特性検査にてカテゴリ「1」の種別にて不良となり、周辺3チップはカテゴリ「1」にて不良とならないように基準チップ235のチップレイアウトがなされている。
アドレスを再割り付けを図10を用いて説明する。図10において、左側のプローブマップ230Aは基準チップ235のアドレスがずれている場合、右側のプローブマップ230Bは基準チップ235が正規のアドレスである場合を示す。チップ236,237,238は通常のパターンが転写されたチップであり、カテゴリ「1」で不良となっていないチップである。基準チップ235はカテゴリ「1」で不良となるチップである。
プローブマップ230Aから基準チップ235を検出するには、チップ235,236,237,238のカテゴリのパターン(基準チップ235がカテゴリ「1」であり、その周辺チップ236,237,238がカテゴリ「1」でないパターン)を検出して行う。そして、検出した基準チップ235のアドレス値が「基準チップ標準アドレス」と一致しているかを確認する。
これは、チップサイズが小さくなると基準チップに「基準チップ標準アドレス」が割り振られない場合が発生するからである。これは、プローバにてチップにアドレスを割り振る際、ウエハの端を測定してアドレスを割り振るためであり、ウエハの端の測定精度が不足している場合で且つチップサイズが小さい場合、基準チップに「基準チップ標準アドレス」からずれたアドレス値が割り振られることがある。
そこで、基準チップ235に「基準チップ標準アドレス」が割り振られていない場合は「基準チップ標準アドレス」が割り当てられるように各チップに割り当てられたアドレス値を再計算する。その例を図10を用いて説明する。プローブマップ230Aでは基準チップ235のアドレス値は(6,5)が割り振られている。しかし、「基準チップ標準アドレス」が(5,4)であるとすると、プローブマップ230Aの基準チップ235は「基準チップ標準アドレス」と一致していない。そこで、基準チップ235のアドレスが「基準チップ標準アドレス」(5,4)となるように各チップのXアドレスに1を減算し、Yアドレスに1を減算してアドレスの再計算を行う。アドレスの再計算を行ったマップがプローブマップ230Bである。
ステップS3では、欠陥マップファイル300をメモリに読み込む。本実施例では図5に示した欠陥マップのヘッダ情報310、欠陥マップのチップ情報320を図3に示した欠陥マップのヘッダ情報構造体130、欠陥マップのチップ情報構造体配列141へ代入する。その際、図5に示したヘッダ情報310はヘッダ情報構造体130へ代入され、チップ情報320はチップ情報構造体配列141へ代入される。
ステップS4では、メモリ中の欠陥マップの任意のチップを取り出す。ここでは、まず、欠陥マップのチップ情報構造体配列141に格納されたチップ情報320を配列の番号順に1チップずつ取り出す。つまり、最初に配列番号1のチップ、次に配列番号2のチップと言う具合に取り出して行く。
ステップS5では、欠陥マップ330のチップ情報320のアドレスがプローブマップ230のチップ情報220のアドレスと一致するようにアドレス変換を行う。概略は図8で前述したが、詳細を図11を参照して説明する。
以下に説明する例は、欠陥マップ330において基準チップ335の「基準チップ標準アドレス」が(12,10)、座標系が第1象限、OF方向が右となっており、プローブマップ230において「基準チップ標準アドレス」が(5,4)、座標系が第4象限、OF方向が下となっている場合である。以下のステップを行うことによって、欠陥マップ330の各欠陥チップのアドレスをプローブマップ230のアドレスと一致させる。
ステップS51では同一座標系内でのアドレス変換を行う。つまり、欠陥マップ330を欠陥マップ330Aに変換する。欠陥マップ330での基準チップ335のアドレスが(12,10)、プローブマップ230での基準チップ235のアドレスが(5,4)であるので、欠陥チップの変換前のアドレスをX1,Y1、変換後のアドレスをX2,Y2、欠陥マップ330での基準チップアドレスをRefX1(=12),RefY1(=10)、ブローブマップ230での基準チップアドレスをRefX2(=5),RefY2(=4)とすると、まず、欠陥マップ330Aでの欠陥チップのアドレスX21,Y21は、
X21=X1+(RefX2−RefX1)
=X1+(5−12)
=X1−7 (1)
Y21=Y1+(RefY2−RefY1)
=Yl+(4−10)
=Y1−6 (2)
となる。このようにして同一座標系内でアドレス変換を行った欠陥マップ330Aを図11右上に示す。
X21=X1+(RefX2−RefX1)
=X1+(5−12)
=X1−7 (1)
Y21=Y1+(RefY2−RefY1)
=Yl+(4−10)
=Y1−6 (2)
となる。このようにして同一座標系内でアドレス変換を行った欠陥マップ330Aを図11右上に示す。
ステップS52では、欠陥マップ330Aの座標系をプローブマップ230の座標系に一致するようにアドレス変換を行う。欠陥マップ330Aは座標系が第1象限であり、欠陥マップ330Bはその座標系を第4象限に変換した後のものである。欠陥マップ330Bでの前記欠陥チップのアドレスをX22,Y22とすると、その変換式は、
X22=X21 (3)
Y22=2×RefY2−Y21
=2×4−Y21 (4)
となる。
X22=X21 (3)
Y22=2×RefY2−Y21
=2×4−Y21 (4)
となる。
ステップS53では、欠陥マップ330BのOF方向をプローブマップ230のOF方向に一致するように欠陥マップ330Bのウエハを回転する。欠陥マップ330Cが回転後のものである。本実施例では欠陥マップ330BのOF方向が右であり、プローブマップ230のOF方向が下なので+90度だけ欠陥マップ330Bを回転する。さらに、ステップS52で座標系を第4象限に変換しているので、最終的に変換後の欠陥マップ330Cでの前記欠陥チップのアドレスX2,Y2は、
X2=RefX2−(Y22−RefY2)
=5−(Y22−4)
=9−Y22 (5)
Y2=RefY2−(X22−RefX2)
=4−(X22−5)
=9−X22 (6)
となる。以上ステップS51〜S53を行うことによって欠陥マップ330が欠陥マップ330Cへ変換され、欠陥マップ330の各欠陥チップに割り振られたアドレス値がプローブマップ230のそれと一致する。
X2=RefX2−(Y22−RefY2)
=5−(Y22−4)
=9−Y22 (5)
Y2=RefY2−(X22−RefX2)
=4−(X22−5)
=9−X22 (6)
となる。以上ステップS51〜S53を行うことによって欠陥マップ330が欠陥マップ330Cへ変換され、欠陥マップ330の各欠陥チップに割り振られたアドレス値がプローブマップ230のそれと一致する。
ステップS6,S7では、欠陥マップ330Cの欠陥チップのアドレスと一致するチップ情報をプローブマップ230のチップ情報構造体配列121から探し出す。もし、この欠陥チップがプローブマップ230上で「良品」(PASS)となっていたら、チップ情報構造体配列121の該当チップを「不良」と書き換える。同時にプローブマップ230のヘッダ情報構造体110の「良品数」を1つ減算し、「不良数」を1つ加算する。そして、このような検証を各欠陥チップについてすべて行う(ステップS8)。
ステップS9では、以上によって修正されたプローブマップ230のヘッダ情報構造体110とチップ情報構造体配列121をプローブマップファイル500へ書き出す。その際、マーク装置にて認識可能なフォーマットで出力する。
以上により、アドレス変換装置100によって生成されたプローブマップファイル500を用いて、「欠陥チップ」に基づき「不良」となったチップと電気的特性検査により「不良」となったチップに、マーク装置にて不良マークを付ける。
なお、上記説明では、欠陥マップ330Aの座標系を第1象限とし、その座標系を第4象限に改変する場合について説明したが、本発明はこれに限定されるものではないことは言うまでもない。
100:アドレス変換装置
200:プローブマップファイル
300:欠陥マップファイル
400:変換手段
500:プログラムマップファイル
200:プローブマップファイル
300:欠陥マップファイル
400:変換手段
500:プログラムマップファイル
Claims (4)
- 同一半導体ウエハについて、パターン検査で得られた欠陥情報からなる欠陥マップとプローブ検査で得られた電気的特性の良否情報からなるプローブマップとを取り込み、前記欠陥マップ上の欠陥チップを不良チップとして前記プローブマップに合成することを特徴とする半導体装置の検査方法。
- 請求項1に記載の半導体装置の検査方法において、
前記合成は、前記欠陥マップのチップアドレスを前記プローブマップのチップアドレスに変換して行うことを特徴とする半導体装置の検査方法。 - 請求項2に記載の半導体装置の検査方法において、
前記合成は、前記欠陥マップの基準位置を前記プローブマップの基準位置に合わせる第1のステップと、該第1のステップで基準位置が前記プローブマップの基準位置に合わせられた欠陥マップの座標系を前記プローブマップの座標系に合わせる第2のステップと、該第2のステップで座標系が前記プローブマップの座標系に合わせられた欠陥マップのOFの向きを前記プローブマップのOFの向きに合わせる第3のステップとを有することを特徴とする半導体装置の検査方法。 - 請求項1乃至3のいずれか1つに記載の半導体装置の検査方法において、
前記欠陥マップを合成した前記プローブマップを用いて、前記合成された不良チップおよび前記プローブマップに元からある不良チップに同時にマークすることを特徴とする半導体装置の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004313391A JP2006128336A (ja) | 2004-10-28 | 2004-10-28 | 半導体装置の検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004313391A JP2006128336A (ja) | 2004-10-28 | 2004-10-28 | 半導体装置の検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006128336A true JP2006128336A (ja) | 2006-05-18 |
Family
ID=36722734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004313391A Pending JP2006128336A (ja) | 2004-10-28 | 2004-10-28 | 半導体装置の検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006128336A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
JPS6329822B2 (ja) * | 1981-06-29 | 1988-06-15 | Fujitsu Ltd | |
JPH06101511B2 (ja) * | 1989-08-03 | 1994-12-12 | 三菱電機株式会社 | ウエハーテストカテゴリー集計装置 |
JP3255292B2 (ja) * | 1996-03-19 | 2002-02-12 | 株式会社日立製作所 | プロセス管理システム |
-
2004
- 2004-10-28 JP JP2004313391A patent/JP2006128336A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53104168A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Semiconductor pellet bonding method |
JPS6329822B2 (ja) * | 1981-06-29 | 1988-06-15 | Fujitsu Ltd | |
JPH06101511B2 (ja) * | 1989-08-03 | 1994-12-12 | 三菱電機株式会社 | ウエハーテストカテゴリー集計装置 |
JP3255292B2 (ja) * | 1996-03-19 | 2002-02-12 | 株式会社日立製作所 | プロセス管理システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8711348B2 (en) | Method of inspecting wafer | |
JP4617970B2 (ja) | 欠陥検査装置及び欠陥検査方法 | |
US11094057B2 (en) | Semiconductor wafer measurement method and system | |
JPH104128A (ja) | エミッション顕微鏡による半導体層の故障解析方法及び半導体装置故障解析システム | |
JP4759597B2 (ja) | 半導体集積回路の故障解析方法及び故障解析装置 | |
JP2006200927A (ja) | Tftアレイ検査装置、及びデータ抽出方法 | |
CN105550114B (zh) | 自动化测试方法、装置和移动终端 | |
JP2006128336A (ja) | 半導体装置の検査方法 | |
JP4982125B2 (ja) | 欠陥検査方法及びパターン抽出方法 | |
JP2007188968A (ja) | ウエーハマップデータの解析方法および解析プログラム | |
TW201013199A (en) | Testing and sorting method for LED backend process | |
JP2008261692A (ja) | 基板検査システム及び基板検査方法 | |
CN115032523A (zh) | 芯片自动测试方法、系统、计算机设备和存储介质 | |
US5994913A (en) | Method for analyzing defects in a semiconductor | |
JP2952882B2 (ja) | Icウェハ及びicの良否識別方法 | |
KR100615574B1 (ko) | 반도체 소자 제조용 잉킹시스템 및 그 방법 | |
JP2003315415A (ja) | 半導体デバイス解析システム | |
US20220066854A1 (en) | Failure analysis system of semiconductor device, failure analysis method of semiconductor device, and non-transitory computer readable medium | |
US9006003B1 (en) | Method of detecting bitmap failure associated with physical coordinate | |
JP2009302403A (ja) | 半導体装置の不良解析方法及び半導体装置の不良解析システム | |
US20100297785A1 (en) | Manufacture of defect cards for semiconductor dies | |
US20060143550A1 (en) | Methods and systems for semiconductor defect detection | |
JP3771074B2 (ja) | 半導体不良解析システムおよび方法 | |
JP7462377B1 (ja) | 方法、プログラム、情報処理装置、及び学習済みモデル | |
JP5581835B2 (ja) | 半導体装置の検査方法及び、半導体装置の検査システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091026 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091028 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100428 |