JPH02224358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02224358A JPH02224358A JP4625189A JP4625189A JPH02224358A JP H02224358 A JPH02224358 A JP H02224358A JP 4625189 A JP4625189 A JP 4625189A JP 4625189 A JP4625189 A JP 4625189A JP H02224358 A JPH02224358 A JP H02224358A
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にウェハス
ケールの半導体集積回路装置の製造技術の改良に関する
ものである。
ケールの半導体集積回路装置の製造技術の改良に関する
ものである。
従来から半導体集積回路装置として、チップ単位のデバ
イスの他にＳウェハ単位のデバイス、つまりウェハスケ
ールインテグレーション（ＷＳｉ）がある。
イスの他にＳウェハ単位のデバイス、つまりウェハスケ
ールインテグレーション（ＷＳｉ）がある。
このようなＷＳＩの製造は、まずウェハ表面領域にレジ
ストマスクを用いて半導体層、絶縁膜等のパターニング
を行い、複数の半導体素子を形成し、その後半導体素子
間に配線を施することにより行っている。
ストマスクを用いて半導体層、絶縁膜等のパターニング
を行い、複数の半導体素子を形成し、その後半導体素子
間に配線を施することにより行っている。
ここで、上記レジストマスクの作成は、ウェハ上にレジ
スト膜を形成した後、全面−括露光方式により該レジス
ト膜をパターニングして行っており、また良品又は不良
品の判定はウェハプロセス完了後、電気測定によりウェ
ハ全体として行っていた。
スト膜を形成した後、全面−括露光方式により該レジス
ト膜をパターニングして行っており、また良品又は不良
品の判定はウェハプロセス完了後、電気測定によりウェ
ハ全体として行っていた。
ところが、従来のＷＳＩ製造方法では、レジスト膜をウ
ェハ全面−括露光方式によりパターニングしているため
、パターニングを何回か行なううちにウェハ上に１つで
もパターン欠陥が生じるとそのウェハは不良品となり、
歩留向上は困難であった。この結果低歩留りにより不良
ウェハのリペアリングに多大な費用と労力を費やさなけ
ればならないという問題点があった。
ェハ全面−括露光方式によりパターニングしているため
、パターニングを何回か行なううちにウェハ上に１つで
もパターン欠陥が生じるとそのウェハは不良品となり、
歩留向上は困難であった。この結果低歩留りにより不良
ウェハのリペアリングに多大な費用と労力を費やさなけ
ればならないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ウェハスケールインテグレーション装置を高
歩留りでかつ安定して製造することができる半導体装置
の製造方法を得ることを目的とする。
たもので、ウェハスケールインテグレーション装置を高
歩留りでかつ安定して製造することができる半導体装置
の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、ウェハ表面を
いくつエリアに区分し、各エリア内にエリア単位の個別
回路を形成するとともに、この回路形成プロセス途中で
異物及びパターン欠陥の検査を行って不良エリアを抽出
する回路形成検査工程と、上記不良エリアを配線領域と
して用いてこれ以外の所定のエリアの正常な個別回路間
に配線を施すウェハプロセス最終配線工程とを含むもの
である。
いくつエリアに区分し、各エリア内にエリア単位の個別
回路を形成するとともに、この回路形成プロセス途中で
異物及びパターン欠陥の検査を行って不良エリアを抽出
する回路形成検査工程と、上記不良エリアを配線領域と
して用いてこれ以外の所定のエリアの正常な個別回路間
に配線を施すウェハプロセス最終配線工程とを含むもの
である。
〔作用〕
この発明においては、ウェハ表面領域を複数に区分した
エリア内に、エリア単位の個別回路を形成するとともに
、各エリアについて異物及びパターン欠陥の検査を行っ
てその良、不良を判定し、さらに最終配線工程にて不良
エリアについては配線領域として用い、良エリアの個別
回路との接続を行わないようにしたから、歩留りを大き
く向上できるとともに、不良エリアを有効に利用するこ
とができる。
エリア内に、エリア単位の個別回路を形成するとともに
、各エリアについて異物及びパターン欠陥の検査を行っ
てその良、不良を判定し、さらに最終配線工程にて不良
エリアについては配線領域として用い、良エリアの個別
回路との接続を行わないようにしたから、歩留りを大き
く向上できるとともに、不良エリアを有効に利用するこ
とができる。
以下、この発明の一実施例を図について説明する。
第１図〜第３図は本発明の一実施例による半導体装置の
製造方法を説明するための図で、第１図はウェハ表面領
域を区分した段階を、第２図は区分された各エリアに個
別回路を形成した段階を、さらに第３図は該エリアの個
別回路の断面構造を示している。図において１はウェハ
、２はウェハの表面領域をいくつかに区分した状態の一
つの区画（エリア）である、３はＪ亥エリア２０１つに
形成した正常回路であり、４は該良エリア２の隣の１つ
のエリア内に形成された不良な回路、６は上記正常回路
３間を接続する配線である。また５は全面に形成された
層間絶縁膜、７は該層間絶縁膜５に形成したコンタクト
ホールである。
製造方法を説明するための図で、第１図はウェハ表面領
域を区分した段階を、第２図は区分された各エリアに個
別回路を形成した段階を、さらに第３図は該エリアの個
別回路の断面構造を示している。図において１はウェハ
、２はウェハの表面領域をいくつかに区分した状態の一
つの区画（エリア）である、３はＪ亥エリア２０１つに
形成した正常回路であり、４は該良エリア２の隣の１つ
のエリア内に形成された不良な回路、６は上記正常回路
３間を接続する配線である。また５は全面に形成された
層間絶縁膜、７は該層間絶縁膜５に形成したコンタクト
ホールである。
次に製造方法について説明する。
まず、第１図に示す様にうエバｌの表面領域をいくつか
のエリア２に区分けする。その後各エリア２内に素子を
形成してエリア単位の個別回路を形成する。同時にこの
回路形成プロセス中、数回異物検査処理及びパターン欠
陥検査処理を行なって、異物の付着状態及びパターン欠
陥の有無をエリア単位に記録しておく。そして各エリア
内の回路素子の形成完了後、全面に眉間絶縁膜５を形成
し、コンタクトホール７を所定のエリアに形成する。つ
まり、上記検査工程で異物が付着しているエリア及びパ
ターン欠陥の発生しているエリアを不良エリアとし、こ
の不良エリア以外のエリアにコンタクトホール７を形成
する。その後、不良エリアを配線領域として配線処理を
施すことにより、不良エリアの不良回路４を除き、良エ
リアの正常回路３相互間を接続してＷＳＩ装置を完成す
る。
のエリア２に区分けする。その後各エリア２内に素子を
形成してエリア単位の個別回路を形成する。同時にこの
回路形成プロセス中、数回異物検査処理及びパターン欠
陥検査処理を行なって、異物の付着状態及びパターン欠
陥の有無をエリア単位に記録しておく。そして各エリア
内の回路素子の形成完了後、全面に眉間絶縁膜５を形成
し、コンタクトホール７を所定のエリアに形成する。つ
まり、上記検査工程で異物が付着しているエリア及びパ
ターン欠陥の発生しているエリアを不良エリアとし、こ
の不良エリア以外のエリアにコンタクトホール７を形成
する。その後、不良エリアを配線領域として配線処理を
施すことにより、不良エリアの不良回路４を除き、良エ
リアの正常回路３相互間を接続してＷＳＩ装置を完成す
る。
このように本実施例では、半導体ウェハ１の表面領域を
複数のエリア２に区分し、各エリア２内に素子を形成し
てエリア単位の個別の回路３．４を形成するとともに、
この際異物及びパターン欠陥の検査を行い、上記不良エ
リア以外の所定エリアにコンタクトホール７を形成する
とともに、最終配線工程にて上記不良エリア４を配線領
域として用いて、該エリア以外の個別回路３間の配線を
行なうようにしたので、歩留りを大きく向上できるとと
もに、不良エリアを有効に利用することができる。
複数のエリア２に区分し、各エリア２内に素子を形成し
てエリア単位の個別の回路３．４を形成するとともに、
この際異物及びパターン欠陥の検査を行い、上記不良エ
リア以外の所定エリアにコンタクトホール７を形成する
とともに、最終配線工程にて上記不良エリア４を配線領
域として用いて、該エリア以外の個別回路３間の配線を
行なうようにしたので、歩留りを大きく向上できるとと
もに、不良エリアを有効に利用することができる。
以上のように、この発明に係る半導体装置の製造方法に
よれば、ウェハ表面領域を複数のエリアに区分し、各エ
リア内に素子を形成してエリア単位で個別回路を構成す
るとともに、この回路形成プロセス中、異物及びパター
ン欠陥の検査を行い、最終配線工程にて不良エリアを配
線領域として用いてこれ以外の所定エリアの個別回路間
に配線を施すようにしたので、ＷＳＩ装置を安定にかつ
高歩留で製造することができる効果がある。
よれば、ウェハ表面領域を複数のエリアに区分し、各エ
リア内に素子を形成してエリア単位で個別回路を構成す
るとともに、この回路形成プロセス中、異物及びパター
ン欠陥の検査を行い、最終配線工程にて不良エリアを配
線領域として用いてこれ以外の所定エリアの個別回路間
に配線を施すようにしたので、ＷＳＩ装置を安定にかつ
高歩留で製造することができる効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
におけるウェハ表面領域を区分した段階を示す平面図、
第２図は該区分されたエリアに個別回路を形成した段階
を示す拡大図、第３図は該エリアの個別回路の断面構造
を示す図である。 １・・・ウェハ、２・・・エリア、３・・・正常回路、
４・・・不良回路、５・・・層間絶縁膜、６・・・配線
、７・・・コンタクトホール。 なお図中同一符号は同−又は相当部分を示す。
におけるウェハ表面領域を区分した段階を示す平面図、
第２図は該区分されたエリアに個別回路を形成した段階
を示す拡大図、第３図は該エリアの個別回路の断面構造
を示す図である。 １・・・ウェハ、２・・・エリア、３・・・正常回路、
４・・・不良回路、５・・・層間絶縁膜、６・・・配線
、７・・・コンタクトホール。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ウェハスケールの半導体集積回路装置を製造する
方法において、 半導体ウェハの表面領域を複数のエリアに区分し、各エ
リア内にエリア単位の個別回路を形成するとともに、こ
の際異物及びパターン欠陥の検査を行って上記各エリア
の良、不良を判定する回路形成検査工程と、 上記不良エリアを配線領域として用いて、所定の良エリ
ア間でその個別回路同士の結線を行なう最終配線工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4625189A JPH02224358A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4625189A JPH02224358A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224358A true JPH02224358A (ja) | 1990-09-06 |
Family
ID=12741950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4625189A Pending JPH02224358A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
-
1989
- 1989-02-27 JP JP4625189A patent/JPH02224358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
| US6891387B2 (en) | 1988-05-16 | 2005-05-10 | Elm Technology Corporation | System for probing, testing, burn-in, repairing and programming of integrated circuits |
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