JPH11214277A - ウェハおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ウェハの歩留まりを高くすること。 【解決手段】ウェハ上に第Ｎ番目のパターンを形成した
後、第Ｎ番目のパターンの検査構造体を検査する。検査
の結果、全ての検査構造体が完全に機能している場合
（検査結果１）には、通常通りに各チップ上に第Ｎ＋１
番目のパターンを形成する。また、検査構造体に欠損が
認められるが、チップの歩留まりがかなり低くなる判断
される場合（検査結果２）には、検査構造体に欠損が見
られない領域に対応したチップ上のみに第Ｎ＋１番目の
パターンを形成する。それ以外の結果の場合（検査結果
３）には、第Ｎ＋１番目のパターンを形成せずにウェハ
を破棄する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップが形成され
たウェハおよびその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置は、半導体ウェハ上
にある材料の膜を形成する工程と、この膜を加工してパ
ターンを形成する工程とを繰り返すことにより製造され
る。半導体集積回路装置の最終的構造は、パターンの形
成されている膜が幾重にも積み重ねられた多層構造をし
ている。

【０００３】各層にはその層の目的に応じて金属層、半
導体層または絶縁層が用いられる。例えば、ゲート電極
の層であればシリコン層が用いられ、金属配線として用
いる層であれば金属層が用いられ、プラグ電極により電
気的に接続される２つの金属配線を物理的に分離するた
めの層であれば絶縁層が用いられる。

【０００４】半導体ウェハは円形であり、集積回路装置
は長方形または正方形である。現状では、直径が２００
ｍｍのウェハが用いられ、超大規模集積回路（ＵＬＳＩ
Ｃ）は２０ｍｍ×２０ｍｍ程度の大きさを有している。

【０００５】集積回路装置はダイまたはチップと呼ばれ
ている。典型的な半導体ウェハ８１は、図８に示すよう
に、ショットマップ８２内に配列された数十から数百の
チップ８３を有している。

【０００６】ウェハの製造が完了すると、ウェハに形成
されたチップを電気的に検査して、良いダイ（完全に機
能するチップ）と悪いダイ（検査に落ちたチップ）とに
選り分ける。

【０００７】その後、ウェハを個々のチップに分割し、
良いダイだけにパッケージングを施して、集積回路装置
が完成する。一方、悪いダイは捨てられる。このよう
に、最後のパッケージング処理を除く全製造工程はウェ
ハ上で行なわれるが、装置の最後の形態は個々のチップ
である。実際の製造コストはウェハ単位で計られるが、
販売価格はチップ単位なので、チップ毎のコストが最終
的に問題になる。

【０００８】したがって、ウェハの製造コストが減少す
ればチップのコストもそれに比例して減少するが、ウェ
ハの製造コストは１枚のウェハからどれだけの数の良い
ダイが得られるかには無関係なので、１枚のウェハから
得られる良いダイの数が増えれば、ウェハの製造コスト
が一定でもチップのコストは減少する。

【０００９】１枚のウェハ上に製造されるチップの中に
占める良いダイの割合を歩留まりという。この歩留まり
と、１枚のウェハの製造コストは、いずれも１固のチッ
プのコストに直接影響するので、製造業者にとっては、
歩留まりとウェハの製造コストが重要である。

【００１０】ウェハの製造コストは個々の処理工程にか
かる費用の総計である。今日の典型的なＵＬＳＩＣに
は、およそ１０種類の異なる層が形成され、約５００も
の処理工程を必要としている。

【００１１】各処理工程の費用は、その処理工程で使用
する装置の費用と、この装置が所定時間内に処理するこ
とのできるウェハの量とにより主に決定される。装置の
処理能力はスループットと呼ばれる。このスループット
によりウェハの所定月産量の達成に必要な装置の数が決
まるので、装置のスループットもコストに直接影響す
る。

【００１２】現在使用されている装置の多くは一度に１
枚のウェハしか処理することができないのであるが、中
にはスループットを増大させるために数枚のウェハを同
時に一括処理することのできる装置もある。

【００１３】唯一の例外はパターンの形成に用いられる
ステッパ装置である。膜はウェハの全面に堆積させるこ
とができるが、パターンの形成工程はチップ毎に繰り返
して行なわなければならない。

【００１４】すなわち、ステッパ装置は一度にチップ１
固分ずつしかウェハ上にパターンを形成することができ
ない。このため、ステッパ装置はチップの製造に用いら
れる装置の中でスループットが最も低く、しかもコスト
が非常に高い。したがって、チップの製造工程の中でパ
ターンの形成工程が最も費用のかかる工程である。

【００１５】これに対して歩留まりは、厳密な設計仕様
に正確に従って実行される各処理工程に依存している。
数百もの工程の中の何処かで埃の水準の増大や汚染の増
大などの問題が生じると、チップの欠陥につながる可能
性がある。

【００１６】多くの場合、このような問題は１０層ほど
ある層のうちの１層にしか起こらないのであるが、仮に
たった１層に問題があり、残りの層には何の問題もない
場合であっても、そのたった１層のためにチップは使い
ものにならなくなってしまう。

【００１７】その結果、例えば第１の層の処理工程に問
題がある場合、欠陥は製品完成後の電気的検査工程で初
めて見つかるので、実施した残りの全ての処理工程は無
駄になってしまう。

【００１８】このようなことをなくすには、総ての装置
を注意深く継続的に監視して、仕様通りに作動している
ことを確認しなければならない。しかしながら、これは
せいぜい間接的な方法なので、装置の監視結果には正確
に反映されない問題が生じた場合には、その問題を特定
して、解決することができないので、やはり歩留まりが
悪くなってしまう。

【００１９】したがって、製造工程の幾つかの段階でチ
ップの電気的特性をウェハ毎に直に調べることができる
ことが望ましいのであるが、チップは総ての処理工程を
経た後でなければ機能しないので、処理中には検査をす
ることができない。

【００２０】したがって、実施できる最上策は、層を形
成する度に独立に検査することのできる検査構造体をチ
ップ毎に形成し、検査構造体の歩留まりを測定し、検査
構造体の歩留まりに基づいてチップの実際の歩留まりを
推測することである。

【００２１】この歩留まりの推定値から、残りの処理工
程を実施すべきか否かを判断することになる。歩留まり
の推定値が余りにも低い場合、これは１チップ当たりの
費用が高いことを意味するので、その時点でそのウェハ
の処理を中止して、損失を抑えるのが最上策である。現
在この方法はある程度までこの産業で使用されている。

【００２２】しかしながら、この方法には以下の２つの
問題がある。まず、第１に、検査構造体の歩留まりに基
づいてチップの歩留まりを推測することには非常な困難
が伴うことが挙げられる。検査構造体の歩留まりからチ
ップの歩留まりを正確に推測するには、検査構造体自体
がチップに匹敵しうるサイズでなければならないからで
ある。

【００２３】例えば、チップがＵＬＳＩＣではごく普通
の通りに３０００万個のコンタクトホールを特定の層に
有していて、検査構造体にはコンタクトホールが１００
個しかない場合、検査構造体の１００個のコンタクトホ
ールが完全に機能していたとしても、３０００万個のコ
ンタクトホールが総て機能しているかどうかは分からな
いが、逆に僅か１００個のコンタクトホールに対して大
きな欠陥率が得られたとすれば、３０００万個のコンタ
クトホールに対する欠陥率はほとんど１００％になるか
ら、この場合にはチップ全体に関する予測は容易であ
る。

【００２４】しかしながら、抽出数が数乗もの範囲で全
体の数と異なる場合、統計的な推定には一般に有効性が
ないので、ここに示した例では、検査構造体は実際のチ
ップが有しているコンタクトホールの数の少なくとも１
０分の１の数だけはコンタクトホールを有していなけれ
ばならない。

【００２５】すなわち、検査構造体は約３００万個のコ
ンタクトホールを有していなければならないことにな
る。このように検査構造体は巨大になってしまうので、
ウェハ上に巨大な空間が必要になる。

【００２６】これは取りも直さずウェハに形成すること
のできるチップの総数が減ってしまうことを意味するか
ら、チップのコストが跳ね上がってしまうことになる。
これでは、本来の目的に反することになる。

【００２７】このような問題を避けるには、検査構造体
として非常に小さいものを使用し、しかも、この小さな
検査構造体で重大な欠陥を見つけることのできる極端な
場合のみに利用しなければならない。

【００２８】また、特に小さい検査構造体の場合、その
歩留まりがほとんど１００％であっても、小さな検査構
造体から得られる推定歩留まりに基づいてウェハの処理
を中止すべきか否かを決定することは非常に難しい。こ
の決定が完全に間違っている可能性もあるからである。

【００２９】第２に、小さな検査構造体の中に重要な欠
陥が見られた場合にも、誤った決定をくだす可能性が高
い。その理由はウェハの欠陥がウェハの特定の領域にし
ばしば生じるからである。

【００３０】例えば、ウェハのエッジに欠陥がある場
合、検査構造体が小さくても、その一部がこのような欠
陥のある領域に形成されていると、その検査構造体には
欠損が認められる可能性が非常に高く、検査構造体の歩
留まりはほとんど０％になってしまうから、この時点で
ウェハの処理の中止を決定することになるが、ウェハの
残りの領域では、歩留まりが非常に高いかも知れないの
で、そのような場合には、中止の決定は誤っていたこと
になる。

【００３１】

【発明が解決しようとする課題】上述の如く、チップの
いくつもある層の処理工程のうち１つでも問題があった
場合には、その問題があった層の処理工程以降の層の処
理工程は無駄になるので、従来、各層の処理工程毎に検
査することができる検査構造体をチップ毎に形成し、そ
の検査構造体の歩留まりに基づいてチップの実際の歩留
まりを推定することが行なわれていた。

【００３２】しかしながら、この方法では、ウェハに歩
留まりの高い領域が残っていても、検査構造体の歩留ま
りが低いと、そのウェハは捨てられてしまう場合があ
り、ウェハの歩留まりが低くなるという問題があった。

【００３３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップを製造する際に
歩留まりを高くできるウェハおよびその製造方法を提供
することにある。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るウェハ（請求項１）は、複数のパター
ンを積層してなるチップが複数形成され、これらの複数
のチップが、パターンの積層数が設計数（≧２）よりも
小さいチップと、パターンの積層数が前記設計数（≧
２）と同じチップとから構成されていることを特徴とす
る。

【００３５】また、本発明に係るウェハの製造方法（請
求項２）は、複数のチップを形成するためのウェハ上に
第１の層を形成する工程と、この第１の層を加工して第
１のパターンを形成する工程であって、前記複数のチッ
プに対応した複数の領域上のそれぞれに前記第１のパタ
ーンを形成する工程と、これらの複数の第１のパターン
のそれぞれを検査する工程と、前記ウェハ上に第２の層
を形成する工程と、この第２の層を加工して第２のパタ
ーンを形成する工程であって、前記複数のチップに対応
した複数の領域のうち、前記検査に合格した前記第１の
パターンが形成された領域上のそれぞれに前記第２のパ
ターンを選択的に形成する工程とを有することを特徴と
する。

【００３６】［作用］本発明によれば、各層のパターン
の検査結果において、そのパターンの一部に問題が発見
されても、残りの合格したパターンを利用することによ
り、ウェハの歩留まりを高くすることができる。

【００３７】ただし、問題のある箇所が多い場合には、
そのウェハから得られるチップ数が少なくなり、チップ
の単価が高くなる可能性があるので、そのようなウェハ
に関してはそれ以降のパターン形成は行なわないことが
好ましい。

【００３８】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。図
１に、本発明の一実施形態に係る半導体集積回路装置の
プロセスフローの代表的な部分を示す。

【００３９】プロセスＰ_N は第Ｎ番目のパターンに係る
プロセスを示している。このプロセスＰ_N は、ウェハ上
に第Ｎ番目のパターン（検査構造体を含む）を形成する
プロセスＰ_N:1 と、第Ｎ番目のパターンを形成した後
に、検査構造体の電気的な検査を行なうプロセスＰ_N:2
とから構成されている。

【００４０】第Ｎ番目のパターンは、第Ｎ番目の層を形
成した後、この第Ｎ番目の層を例えばフォトリソグラフ
ィとエッチングを用いて加工することにより、各チップ
に対応した領域上のそれぞれに形成する。各層にはその
層の目的に応じて金属層、半導体層または絶縁層が用い
られる。

【００４１】図２、図３、図４に、検査構造体の検査
（プロセスＰ_N:2 ）結果の代表的な例を示す。図２は、
全ての第Ｎ番目のパターンの検査構造体が完全に機能し
ているウェハＷ１を示している（検査結果１）。この場
合、高いチップの歩留まりが得られる可能性があるの
で、ウェハＷ１の処理を通常の通りに更に進めるのが正
当である。

【００４２】図３は、第Ｎ番目のパターンの検査構造体
に欠損が認められるウェハＷ２を示している（検査結果
２）。この場合、従来の方法では、チップの歩留まりが
かなり低くなる可能性と判断され、ウェハＷ２の処理は
この時点で中止になる。

【００４３】しかし、図３を子細に見れば、欠損のある
検査構造体はウェハＷ２の僅かの領域、つまりウェハＷ
２の右下端に集中しているだけであることが分かる。し
たがって、問題箇所は右下端だけなので、チップの歩留
まりが高い可能性がまだ残っている。そこで、本実施形
態では、検査結果２の場合には、ウェハＷ２の処理を中
止しもしなければ、ウェハＷ２の処理を通常の通りに進
めることもしないで後述する特別な処理を行なう。

【００４４】図４も、第Ｎ番目のパターンの検査構造体
に欠損が認められるウェハＷ３を示している（検査結果
３）。しかしながら、この場合、欠損のある検査構造体
があちらこちらに散らばっているので、歩留まりの悪い
可能性が非常に高い。したがって、検査結果３の場合に
は、プロセスＰ_N 後のウェハＷ３の処理の全てを中止す
る。

【００４５】次に第Ｎ＋１番目のパターンに係るプロセ
スＰ_N+1 に進むが、その最初のプロセスＰ_N+1:1 〜Ｐ
_N+1:3 は、プロセスＰ_N:2 の結果（検査結果１〜３）に
よって異なる。

【００４６】すなわち、検査結果１の場合には通常通り
にウェハＷ１の全体を処理して各チップ上に第Ｎ＋１番
目のパターンを形成し（プロセスＰ_N+1:11）、検査結果
２の場合にはウェハＷ２を部分的に処理して第Ｎ＋１番
目のパターンを形成し（プロセスＰ_N+1:12）、そして検
査結果３の場合にはウェハＷ３を全く処理しない、つま
り捨てる（プロセスＰ_N+1;13）。

【００４７】ここで、プロセスＰ_N+1:11の場合は、図５
に示すような通常通りのショットマップを用いて、一度
に１チップ分ずつ処理し、全てのチップに第Ｎ＋１番目
のパターンを形成する。

【００４８】また、プロセスＰ_N+1:12の場合は、図６に
示すような形状に変更されたショットマップを用いて、
一度に１チップ分ずつ処理し、検査構造体に欠損が見ら
れない領域に対応した一部分のチップに第Ｎ＋１番目の
パターンを形成する。

【００４９】図５、図６に示したショットマップから分
かるように、プロセスＰ_N+1:12の場合には、検査構造体
に欠損が見られた領域に対応した右下端のチップは処理
されず、第Ｎ＋１番目のパターンは形成されない。

【００５０】その理由は、その領域のチップには欠陥が
あると推測され、チップの製造処理を継続しても無駄に
なる可能性が高いからである。他の理由は、ショットマ
ップからその領域のチップを削除することにより、処理
しなければならないチップの数が減るので、ステッパ装
置のスループットの向上を図れるからである。

【００５１】このことにより、次の２点が達成される。 （１）従来の方法では検査結果２の場合にはウェハＷ２
を捨ててしまうため、ウェハＷ２から全く利益を得られ
ないが、本実施形態の方法では検査結果２の場合でもウ
ェハＷ２から最大限の利益を得ることができる。 （２）検査結果２の場合に、検査結果１の場合と同じよ
うにウェハＷ２を処理する場合に比べて、ステッパ装置
を無駄に使うことをなくすことができるので、ウェハＷ
２の製造コストを低く抑えることができる。

【００５２】このように本実施形態によれば、欠陥があ
っても使用できる領域を有するウェハの処理を誤って中
止されてしまうことによるウェハの無駄を無くせるだけ
でなく、このように部分的に欠陥のあるウェハの製造コ
ストも低く抑えることもできるようになる。

【００５３】なお、本実施形態では、２層のパターンを
形成する場合について説明したが、３層以上のパターン
を形成する場合についても同様に繰り返せばよい。例え
ば、第Ｎ番目のパターンを形成したウェハに検査構造体
の欠損が発見され、さらに第Ｎ＋１番目のパターンの形
成したウェハに別の検査構造体の欠陥が発見された場合
には、これらの欠損のある検査構造体に対応した領域を
除いてウェハ上に第Ｎ＋２番目以降のパターンを形成す
れば良い。また、Ｎ−１番目以前のパターンについては
特に言及しなかったが、これらのパターンに欠陥がある
場合には、その欠陥のある領域を除いた領域（チップ）
にＮ番目以降のパターンを形成する。

【００５４】また、本実施形態の方法をボンディング工
程に適用すれば、図７に示すように、良好なチップ１上
のパッシベーション膜２だけにパッド孔が開口されるの
で、ボンディング用の金ボール３をファネル４によりウ
ェハ上に振り分けることにより、良好なチップ１のパッ
ド５だけに金ボール３を配置することができる。これに
より、金ボール３の無駄がなくなり、製造コストの削減
化を図ることができるようになる。

【００５５】

【発明の効果】以上詳述したように本発明によれば、各
層のパターンの検査結果において、そのパターンの一部
に問題が発見されても、残りの合格したパターンを利用
することにより、ウェハの歩留まりを高くすることがで
きるようになる

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体集積回路装置
のプロセスフローの代表的な部分を示す図

【図２】検査構造体の検査結果を示す図

【図３】検査構造体の他の検査結果を示す図

【図４】検査構造体のさらに別の検査結果を示す図

【図５】図２の検査結果の場合に用いるショットマップ
を示す図

【図６】図３の検査結果の場合に用いるショットマップ
を示す図

【図７】本発明の一実施形態に係る半導体集積回路装置
のボンディング工程を説明するための図

【図８】従来のウェハを示す図

【符号の説明】

Ｗ１〜Ｗ３…ウェハ １…チップ ２…パッシベーション膜 ３…金ボール ４…ファネル ５…パッド

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のパターンを積層してなるチップが複
   数形成され、これらの複数のチップが、パターンの積層
   数が設計数（≧２）よりも小さいチップと、パターンの
   積層数が前記設計数（≧２）と同じチップとから構成さ
   れていることを特徴とするウェハ。
2. 【請求項２】複数のチップを形成するためのウェハ上に
   第１の層を形成する工程と、 この第１の層を加工して第１のパターンを形成する工程
   であって、前記複数のチップに対応した複数の領域上の
   それぞれに前記第１のパターンを形成する工程と、 これらの複数の第１のパターンのそれぞれを検査する工
   程と、 前記ウェハ上に第２の層を形成する工程と、 この第２の層を加工して第２のパターンを形成する工程
   であって、前記複数のチップに対応した複数の領域のう
   ち、前記検査に合格した前記第１のパターンが形成され
   た領域上のそれぞれに前記第２のパターンを選択的に形
   成する工程とを有することを特徴とするウェハの製造方
   法。
3. 【請求項３】前記複数の第２のパターンのそれぞれを検
   査する工程と、 前記ウェハ上に第３の層を形成する工程と、 この第３の層を加工して第３のパターンを形成する工程
   であって、前記複数のチップに対応した複数の領域のう
   ち、前記検査に合格した前記第２のパターンが形成され
   た領域上のそれぞれに前記第３のパターンを選択的に形
   成する工程とをさらに有することを特徴とする請求項２
   に記載のウェハの製造方法。
4. 【請求項４】前記第２の層を形成する工程から前記第３
   のパターンを選択的に形成する工程までの一連の工程を
   さらに１回以上繰り返すことを特徴とする請求項２に記
   載のウェハの製造方法。
5. 【請求項５】前記複数のパターンを形成する際に、これ
   らのパターンを一個ずつ逐次形成することを特徴とする
   請求項２または請求項３に記載のウェハの製造方法。