JP4550457B2

JP4550457B2 - 半導体装置及びその製造方法

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Publication number: JP4550457B2
Application number: JP2004092251A
Authority: JP
Inventors: 一幸西沢
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2010-09-22
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Description

本発明は、半導体装置及びその製造方法に関し、特に、ウェハにおけるスクライブ線の構造及び該ウェハを切断して得られる半導体チップ並びにその製造方法に関する。

半導体チップの低価格化を実現するためには、１枚のウェハから得られる半導体チップの数を増やすことが重要である。一般にウェハは、図１０に示すように、マトリクス状に配列された複数の半導体チップ３と、各々の半導体チップ３の間に設けられる所定の幅のスクライブ線９とからなり、ダイシング装置などを用いてスクライブ線９に沿ってウェハ１を切断することにより、半導体チップ３が個片に分割される。

上記ウェハ１には、チェックトランジスタなどを含むＴＥＧ（Test Element Grope）が形成され、このＴＥＧを用いてウェハ段階で半導体チップ３のできばえを判断するが、ＴＥＧを半導体チップ３内に形成すると半導体チップ３の面積が大きくなってしまうため、通常、ＴＥＧは上記スクライブ線９上に形成される。また。半導体チップ３を製造するためにはマスクの位置合わせに用いるアライメントマークも必要であるが、このアライメントマークも上記スクライブ線９上に形成される。そのため、スクライブ線９はＴＥＧやアライメントマークが配置できる程度の幅にする必要があり、スクライブ線９の幅が広くなるに従って１枚のウェハ１に形成可能な半導体チップ３の数が少なくなってしまうという問題がある。

そこで、１枚のウェハ１からできるだけ多くの半導体チップ３を得るために様々な提案がなされており、例えば、下記特許文献１には、縦方向と横方向とでスクライブ線の幅を変える方法が開示されている。下記特許文献１によれば、ＬＣＤドライバではＬＣＤの水平方向又は垂直方向の一列分の画素に相当する電極を縦方向又は横方向で１列に並べていることから半導体チップは細長い四角形となり、そのため、半導体チップの短辺方向と長辺方向でスクライブ線の幅を同一とすると、短辺方向ではスクライブ線の占める割合が大きくなり、ウェハが無駄になってしまう領域が増えるという課題を解決するために、短辺方向の第１分割領域を長辺方向の第２分割領域よりも幅を広くし、これによって半導体チップの取得数を増やしている。

特開２００３−２５８０４９号公報（第３−５頁、第２図）

上記方法を用いることにより、縦方向及び横方向の双方のスクライブ線を広くする方法に比べて、１枚のウェハから得られる半導体チップの数を増やすことが可能であるが、半導体チップが正方形に近い形状の場合は、一の方向のスクライブ線（特許文献１における第１分割領域）の占有面積が大きくなり、半導体チップの取得数をそれほど増やすことができない。

また、従来の構造では、各々の半導体チップの上下左右の各辺に隣接するスクライブ線の幅が等しいか、または、上下の各辺又は左右の各辺に隣接するスクライブ線の幅が等しいため、各々の半導体チップの外観は同じになり、所定の半導体チップがマスクパターンのどの部分に対応するのか、また、その半導体チップがウェハのどの位置に配置された半導体チップであるかを特定することができず、検査で不良が生じた場合に、半導体チップの配置情報を利用してマスクパターンの欠陥チェックなどの不良の解析迅速に行うことができないという問題もあった。

本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、１枚のウェハから取得することができる半導体チップの数を増やし、また、各々の半導体チップのウェハ上の位置を特定することができる半導体装置及びその製造方法を提供することにある。

上記目的を達成するため、本発明のウェハは、第１の方向及び第２の方向に延在する複数のスクライブ線で区画された各々の領域に半導体チップが形成されてなるウェハにおいて、前記第１の方向及び前記第２の方向に延在する前記複数のスクライブ線が、相対的に幅が狭い第１のスクライブ線と、相対的に幅が広い第２のスクライブ線とにより構成され、１回のショットで露光可能な単位セル内に、前記第１の方向及び前記第２の方向共に、前記第２のスクライブ線が少なくとも１本含まれ、前記第１のスクライブ線は、相隣り合う前記半導体チップを切断可能な最小幅で形成され、前記第２のスクライブ線は、ＴＥＧが配置可能な幅で形成され、前記ＴＥＧを構成するチェックトランジスタが長方形である場合に、前記第２のスクライブ線には、前記チェックトランジスタの長手と前記第２のスクライブ線の延在方向とが略平行になるように前記チェックトランジスタが形成されるものである。

また、本発明のウェハは、第１の方向及び第２の方向に延在する複数のスクライブ線で区画された各々の領域に半導体チップが形成されてなるウェハにおいて、前記第１の方向に延在する前記複数のスクライブ線が、相対的に幅が狭い第１のスクライブ線と、相対的に幅が広い第２のスクライブ線とにより構成され、前記第２の方向に延在する前記複数のスクライブ線が、前記第１のスクライブ線と、前記第２のスクライブ線よりも幅の広い第３のスクライブ線とにより構成され、１回のショットで露光可能な単位セル内に、前記第１の方向及び前記第２の方向共に、前記第２のスクライブ線又は前記第３のスクライブ線が少なくとも１本含まれ、前記第１のスクライブ線は、相隣り合う前記半導体チップを切断可能な最小幅で形成され、前記第２のスクライブ線及び前記第３のスクライブ線は、ＴＥＧが配置可能な幅で形成され、前記ＴＥＧを構成するチェックトランジスタが長方形である場合に、前記第２のスクライブ線には、前記チェックトランジスタの長手と前記第２のスクライブ線の延在方向とが略平行になるように前記チェックトランジスタが形成され、前記第３のスクライブ線には、前記チェックトランジスタの長手と前記第３のスクライブ線の延在方向とが略直交するように前記チェックトランジスタが形成されるものである。

また、本発明の半導体チップは、前記ウェハを切断して得られる半導体チップであって、前記半導体チップは、前記第１のスクライブ線及び前記第２のスクライブ線を略中心線に沿って同一幅で切断して得られたものであり、前記半導体チップの周囲に残存するスクライブ線の形状が、１回のショットで露光可能な単位セル内の位置に応じて異なるものである。

また、本発明の半導体チップは、前記ウェハを切断して得られる半導体チップであって、前記半導体チップは、前記第１のスクライブ線、前記第２のスクライブ線及び前記第３のスクライブ線を略中心線に沿って同一幅で切断して得られたものであり、前記半導体チップの周囲に残存するスクライブ線の形状が、１回のショットで露光可能な単位セル内の位置に応じて異なるものである。

また、本発明の半導体装置の製造方法は、第１の方向及び第２の方向に延在する相対的に幅の狭い第１のスクライブ線及び相対的に幅の広い第２のスクライブ線によりウェハを区分し、前記第１の方向及び前記第２の方向共に少なくとも１本の前記第２のスクライブ線を含む領域を１回のショットで露光可能な単位セルとし、該単位セル毎に露光して、前記区分された領域に半導体チップを形成すると共に、前記第２のスクライブ線上にアライメントマーク又はＴＥＧの少なくとも一方を形成する工程と、前記第１のスクライブ線及び前記第２のスクライブ線を同一幅で切断する工程と、を少なくとも有し、前記切断工程において、前記第１のスクライブ線及び前記第２のスクライブ線を略中心線に沿って切断し、前記単位セル内の各々の前記半導体チップの周囲に残存するスクライブ線の形状を変えて、前記半導体チップの前記単位セルにおける位置を特定可能とするものであり、前記第１のスクライブ線を、相隣り合う前記半導体チップを切断可能な最小幅で形成し、前記第２のスクライブ線を、前記ＴＥＧが配置可能な幅で形成し、前記ＴＥＧを構成するチェックトランジスタが長方形である場合に、前記第２のスクライブ線には、前記チェックトランジスタの長手と前記第２のスクライブ線の延在方向とが略平行になるように前記チェックトランジスタを形成するものである。

また、本発明の半導体装置の製造方法は、第１の方向に延在する相対的に幅の狭い第１のスクライブ線及び相対的に幅の広い第２のスクライブ線と、第２の方向に延在する前記第１のスクライブ線及び前記第２のスクライブ線よりも幅の広い第３のスクライブ線とによりウェハを区分し、前記第１の方向及び前記第２の方向共に少なくとも１本の前記第２のスクライブ線又は前記第３のスクライブ線を含む領域を１回のショットで露光可能な単位セルとし、該単位セル毎に露光して、前記区分された領域に半導体チップを形成すると共に、前記第２のスクライブ線又は前記第３のスクライブ線上にアライメントマーク又はＴＥＧの少なくとも一方を形成する工程と、前記第１のスクライブ線、前記第２のスクライブ線及び前記第３のスクライブ線を同一幅で切断する工程と、を少なくとも有し、前記切断工程において、前記第１のスクライブ線及び前記第２のスクライブ線又は前記第３のスクライブ線を略中心線に沿って切断し、前記単位セル内の各々の前記半導体チップの周囲に残存するスクライブ線の形状を変えて、前記半導体チップの前記単位セルにおける位置を特定可能とするものであり、前記第１のスクライブ線を、相隣り合う前記半導体チップを切断可能な最小幅で形成し、前記第２のスクライブ線及び前記第３のスクライブ線を、前記ＴＥＧが配置可能な幅で形成し、前記ＴＥＧを構成するチェックトランジスタが長方形である場合に、前記第２のスクライブ線には、前記チェックトランジスタの長手と前記第２のスクライブ線の延在方向とが略平行になるように前記チェックトランジスタを形成し、前記第３のスクライブ線には、前記チェックトランジスタの長手と前記第３のスクライブ線の延在方向とが略直交するように前記チェックトランジスタを形成するものである。

このように、本発明は、ウェハにマトリクス状に配列される複数の半導体チップを分割するためのスクライブ線を、第１の方向及び第２の方向共に、切断可能な最小幅の第１のスクライブ線とアクセサリが配設可能な幅の第２のスクライブ線又は第３のスクライブ線とを含む複数種類の幅のスクライブ線で構成し、１ショットで露光可能な領域（単位セル）内に、第１の方向及び第２の方向共に、１本の第２のスクライブ線又は第３のスクライブ線が含まれるようにスクライブ線の配列パターンを設定することにより、１枚のウェハから取得することができる半導体チップの数を増やすことができ、これにより半導体チップの低価格化を実現することができる。また、上記単位セルを構成する半導体チップの配列数を減らし（好ましくは３×３以下の配列数にし）、第２又は第３のスクライブ線を略中心線に沿って切断することにより、各々の半導体チップ周囲のスクライブ線の構成を変えることができ、これにより各々の半導体チップの単位セル内の位置を特定することができ、マスクのパターン欠陥の位置を特定するなど、不良の解析を容易に行うことが可能となる。

本発明の半導体装置及びその製造方法によれば、下記記載の効果を奏する。

本発明の第１の効果は、１枚のウェハから取得することができる半導体チップの数を増やすことができるということである。

その理由は、ウェハにマトリクス状に配列される複数の半導体チップを分割するために設けられるスクライブ線を、各々の配列方向（縦方向及び横方向）共に、ダイシングやレーザ加工、異方性エッチングなどを用いて切断が可能な最小幅の第１のスクライブ線と、チェックトランジスタを含むＴＥＧやアライメントマークなどのアクセサリが配設可能な、第１のスクライブ線よりも太い第２スクライブ線又は第３のスクライブ線とを含む複数種類の幅のスクライブ線を用いて構成し、１ショットで露光可能な領域（単位セル）内に、縦方向及び横方向共に、１本の第２のスクライブ線又は第３のスクライブ線が含まれるようにスクライブ線の配列パターンを設定することにより、太いスクライブ線のみで構成する場合に比べて、スクライブ線の占有面積を小さくすることができるからである。

また、本発明の第２の効果は、各々の半導体チップの単位セル内の位置を特定することができ、検査で半導体チップが不良と判定された場合に、不良の解析を容易に行うことができるということである。

その理由は、上記単位セルを構成する半導体チップの配列数を減らし（好ましくは３×３以下の配列数にし）、第２又は第３のスクライブ線を略中心線に沿って切断することにより、各々の半導体チップ周囲の外観形状を変えることができるからである。

従来技術で示したように、１枚のウェハから取得できる半導体チップの数を増やすためにはスクライブ線の占有面積を小さくする必要がある。そこで、上記特許文献１では、長辺及び短辺からなる長方形の半導体チップが配列される構成において、長辺方向に延在するスクライブ線を細く、短辺方向に延在するスクライブ線を太くする構成が開示されているが、この方法を正方形に近い形状の半導体チップに適用した場合には一方向のスクライブ線の占有面積が大きくなってしまい、１枚のウェハから取得できる半導体チップの数をそれほど増やすことはできない。

また、全てのスクライブ線を同一幅とする構成や上記特許文献１のように一の方向に延在するスクライブ線と他の方向に延在するスクライブ線の幅を変える構成では、各々の半導体チップ周囲のスクライブ線の構成が同じになるため、所定の半導体チップがウェハのどの位置に配置されたものであるかを特定することができず、半導体チップが不良と判定された場合にその原因の解析が困難になる。

ここで、ウェハにレジストパターンを形成する場合、半導体チップ毎に露光を行う方法では時間がかかることから、複数の半導体チップを一つの単位（単位セル）とし、該単位セルを一括して露光する方法（いわゆる一括露光又はブロック露光）が行われているが、半導体チップの不良の内、各々の単位セルの同じ位置の半導体チップに生じる不良はマスクのパターン欠陥に起因することが多い。従って、半導体チップが不良と判定された場合に、該半導体チップが単位セルのどの位置に配置されていたかが分かれば、パターン欠陥の場所を特定することができ、不良の解析を迅速に行うことができる。

そこで、本発明では、半導体チップを分割するスクライブ線を、半導体チップの各々の配列方向（例えば、縦方向及び横方向）共に、ダイシングやレーザ加工、異方性エッチングなどにより切断が可能な最小幅の第１のスクライブ線と、ＴＥＧやアライメントマークなどのアクセサリが配設可能な第２又は第３のスクライブ線とで構成し、１つの単位セル内に１本の第２又は第３のスクライブ線が含まれるようにスクライブ線の配列パターンを設定する。これにより、アライメントや半導体チップの検査に支障を与えることなくスクライブ線の占有面積を小さくすることができる。また、スクライブ線の占有面積は多少大きくなるが、上記単位セルを構成する半導体チップの配列数を減らし（好ましくは３×３以下の配列数にし）、第２又は第３のスクライブ線を略中心線に沿って切断することにより、各々の半導体チップ周囲のスクライブ線の構成を変えることができるため、所定の半導体チップが単位セルのどの位置に配置されたものであるかを外観を見て特定することができ、これにより、半導体チップが不良と判定された場合でもマスクのパターン欠陥の検出が容易になるなど、不良の解析を迅速に行うことが可能となる。

上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係る半導体装置及びその製造方法ついて、図１乃至図６を参照して説明する。図１は、本発明の第１の実施例に係るウェハの構成を模式的に示す平面図であり、図２は、１ショットで露光できる領域（単位セル）を拡大した図である。また、図３は、第２のスクライブ線に配置するアクセサリの構成例を示す図であり、図４は、半導体装置の製造方法の一部を示すフローチャート図である。また、図５及び図６は、スクライブ線における切断領域を示す平面図である。

図１及び図２に示すように、本実施例のウェハ１は、マトリクス状に配置された複数の半導体チップ３と、各々の半導体チップ３を分割するために設けられたスクライブ線とで構成され、このスクライブ線は、第１の方向（例えば、図の縦方向）及び第２の方向（例えば、図の横方向）共に、ダイシングやレーザ加工、異方性エッチングなどによって切断が可能な最小幅で形成された第１のスクライブ線４と、チェックトランジスタを含むＴＥＧやアライメントマークなどのアクセサリ７を配置可能な幅で形成された第２のスクライブ線５とで構成され、１回のショットで露光できる領域（単位セル２）内に、第１の方向及び第２の方向共に１本の第２のスクライブ線５が含まれるようにスクライブ線の配列パターンが設定されている。

なお、単位セル２の構成（すなわち、半導体チップ３の配列数やスクライブ線の本数）は、図の構成に限定されず、半導体チップ３の寸法や１回のショットで露光できる領域の大きさに応じて定めればよいが、第２のスクライブ線５の間に設けられる第１のスクライブ線４の本数が増えるほどスクライブ線の占有面積を小さくすることができ、１枚のウェハ１から得られる半導体チップ３の数を増やすことができる。また、半導体チップ３の取得数は多少少なくなるが、単位セルを構成する半導体チップ３の配列数を少なく（好ましくは３×３以下）にすれば、後述する理由により半導体チップ３の単位セル２内の位置を特定することができるようになる。従って、半導体チップ３の取得数を優先するか、半導体チップ３の単位セル２内の位置の特定を優先するかに応じて、単位セル２の構成を設定すればよい。

また、第１のスクライブ線４の幅は、第１のスクライブ線４の両側の半導体チップ３を損傷することなく切断できる幅であればよい。

また、第２のスクライブ線５の幅は、チェックトランジスタを含むＴＥＧやアライメントマークなどのアクセサリ７を配置可能な幅であればよいが、チェックトランジスタは半導体チップ３内部に形成されているトランジスタとほぼ同等のサイズで形成され、アライメントマークは露光装置の性能に応じて設定されるため、その幅を厳密に規定することはできないが、少なくとも第１のスクライブ線４よりも太い幅であればよい。

なお、図では１つの単位セル２内にアクセサリ７を２つ形成しているが、例えば、アライメントマーク７ａを単位セル２内に１つ形成するなど、アクセサリ７の数量や配置、アクセサリ７内のアライメントマーク７ａやチェックトランジスタ７ｂの数量や構成、配置などは適宜設定することができる。

次に、上記構成のウェハ１を用いた半導体チップ３の製造方法について、図４のフローチャート図を参照して説明する。

まず、ステップＳ１０１で、公知のフォトリソグラフィー技術、エッチング技術、不純物注入技術、成膜技術などを用いて、シリコンウェハ、ＧａＡｓウェハ、ガラスウェハなどのウェハ１の、第１のスクライブ線４及び第２のスクライブ線５で区画されるチップ形成領域に、拡散領域や能動素子、絶縁層、配線層などを形成する。その際、チップ形成領域と同様の条件で第２のスクライブ線５の所定の位置に半導体チップ３のできばえを確認するためのチェックトランジスタ７ｂなどのＴＥＧを形成すると共に、配線層などを用いて第２のスクライブ線５の所定の位置（例えば、単位セル２の上下左右の端部など）にアライメントマーク７ａを形成し、このアライメントマーク７ａを用いてマスクの位置合わせを行い、半導体チップ３を形成する。

次に、ステップＳ１０２で、ウェハ状態での半導体チップ３の検査（機能、電気的特性）を行う。

次に、ステップＳ１０３で、第１のスクライブ線４及び第２のスクライブ線５を切断して半導体チップ３を個片に分割する。例えば、ダイシング装置を用いて切断する場合は、高速で回転する薄い円盤状の切断刃（ブレード）をスクライブ線に沿って移動させて半導体チップ３を個片に分割する。また、レーザ加工装置を用いる場合はスクライブ線に沿ってレーザ光を照射して切断し、異方性エッチング法を用いる場合はスクライブ線にスリット状の開口が形成されたレジストパターンを形成し、該レジストパターンをマスクとして異方性エッチングを行って切断する。その際、第１のスクライブ線４はその幅が切断される幅と同等であるため第１のスクライブ線４の略中心の切断領域８に沿って切断を行えばよいが、第２のスクライブ線５に関しては、図５（ａ）に示すように第２のスクライブ線５の略中心の切断領域８に沿って切断してもよいし、第６（ａ）に示すように、第２のスクライブ線５の両側部の２つの切断領域８に沿って切断してもよい。

ここで、図６（ａ）の方法でチップ分割を行った場合は、図６（ｂ）に示すように、各々の半導体チップ３の周囲にはほぼ同じ幅のスクライブ線が残存する（ここでは理解を容易にするためにスクライブ線を大きく残しているが、第１のスクライブ線４を切断可能な最小幅とし、第２のスクライブ線５の両側部の切断領域８を切り残しが最小になるように設定すれば、半導体チップ３の周囲にはスクライブ線はほとんど残存しない。）ため、各々の半導体チップ３を区別することはできず、従って各々の半導体チップ３の単位セル２内の配置を特定することができないが、図５（ａ）の方法でチップ分割を行った場合は、図５（ｂ）に示すように、各々の半導体チップ３の周囲に残存するスクライブ線の形状が異なる（例えば、１番の半導体チップ３では図の下側に第２のスクライブ線５が多く残存し、２番目の半導体チップ３では、図の右側と下側に第２のスクライブ線５が多く残存する。）ため、半導体チップ３の外観から、該半導体チップ３が単位セル２のどこに配置されていたかを容易に特定することができる。

なお、本実施例ではどちらの方法で切断を行ってもよいが、半導体チップ３の外形寸法が規定されている場合には、図６の方法を用いて略等しい寸法の半導体チップ３を形成すればよいし、単位セル２上の半導体チップ３の配置を特定したい場合には、図５の方法を用いて残存するスクライブ線の形状が異なる半導体チップ３を形成すればよい。

次に、ステップＳ１０４で、分割した各々の半導体チップ３をパッケージなどに実装し、ワイヤーボンディング、ＢＧＡ（ball grid array）などの方法を用いて、半導体チップ３上のパッドとパッケージの端子とを接続する。

次に、ステップＳ１０５で、パッケージに組み立てた後の選別を行う。そして、ステップＳ１０６で不良の有無を判定するが、このとき特定のテスト項目で不良が多発する場合がある。また、製品出荷後においても同一モードで不良が発生する場合がある。これらの原因として組立工程に起因した問題だけでなく、チップ製造工程における問題が考えられる。原因を絞り込んでいく場合、チップ製造工程の調査においてはウェハ上のチップ位置を把握することができれば根本原因の特定が容易になる。しかしながら、従来は全ての半導体チップの形状がほぼ同じであるため、ステップＳ１０６で不良と判定されても、その半導体チップ３の単位セル２上の位置を特定することができなかったが、本実施例では、図５の方法で切断を行えば、ステップＳ１０７で半導体チップ３の形状（すなわち、半導体チップ３周囲に残存するスクライブ線の形状）から該半導体チップ３の単位セル２上の位置を特定することができるため、ステップＳ１０８において、例えば、ウェハでの検査時に所定の特性に関してウェハ面内ばらつきがあり、ショット依存が見られたとすると、その特性との因果関係確認が可能になる。また、マスク欠陥やゴミなどに内在していたチップの異常パターン部が組立後のストレス（熱、バイアス試験など）により加速され、不良になってしまった場合においても不良の解析を迅速に行うことができ、その解析結果をフィードバックして製造工程の条件変更やマスク修正、洗浄などの処理を行う。

また、ステップＳ１０６で良品と判定された場合は、ただちに製品出荷の工程に進んでもよいが、信頼性評価の経時的変化を測定したり、不良チップを確実に排除するために選別工程を繰り返す必要がある場合もある。そこで、ステップＳ１０９で、ステップＳ１０５の選別が製品出荷時の最終選別であるかを判断し、最終選別ではない場合にはステップＳ１０５で、所定の時間経過後に再度信頼性評価を行ったり、選別を繰り返し、最終選別である場合には、ステップＳ１１０で製品出荷の工程を行う。

このように本実施例では、全てのスクライブ線をアクセサリ７が可能な幅にしたり、縦方向又は横方向の一方のスクライブ線のみをアクセサリ７が可能な幅にするのではなく、スクライブ線を、縦方向及び横方向共に、切断可能な最小幅の第１のスクライブ線４とアクセサリ７が設置可能な幅の第２のスクライブ線５とで構成し、１つの単位セル２内に、縦方向及び横方向共に、第２のスクライブ線５が１本含まれるようにスクライブ線の配列パターンを設定することにより、スクライブ線の占有面積を極力小さくして１枚のウェハ１に形成可能な半導体チップ３の数を増加させることができる。特に、単位セル２を構成する半導体チップ３の配列数を減らし（好ましくは３×３以下にし）、第２のスクライブ線５を中心線で切断することにより、半導体チップ３の周囲に残存するスクライブ線の構成を変えることができ、外観から各々の半導体チップ３の単位セル２上の位置を特定することができ、不良が発生した場合にその原因の解析を容易に行うことができる。

次に、本発明の構成によるスクライブ線の占有面積の縮減効果について、実際の半導体装置に即した具体的な数値を用いて確認する。例えば、１ショットで露光可能な領域を２０ｍｍ×２０ｍｍ、半導体チップ３の外形寸法を２ｍｍ×２ｍｍとすると、全てのスクライブ線の幅を１００μｍとする従来構造では、単位セル２の１辺あたりの半導体チップ３の数（ｘ）は、
（２ｘ＋（０．０５×２）＋０．１×（ｘ−１））≦２０ …（１）
の関係を満たす必要があり、１辺あたりの最大チップ数は９となる。

従って、単位セル２の１辺の長さは（１）式のｘに９を代入すると１８．９ｍｍとなり、チップの有効利用率は、
(２×９)^２／(１８．９)^２＝９０．７％
となる。

一方、１つの単位セル２に対して縦横に１本ずつ１００μｍ幅の第２のスクライブ線５を設け、他を１０μｍ幅の第１のスクライブ線４とする本発明の構造では、１辺あたりのチップ数を従来構造と同様に９とすると、１辺の長さは、
（２×９＋（０．００５×２）＋０．０１×（ｘ−２）＋０．１）＝１８．１８ｍｍ
となり、チップの有効利用率は(２×９)^２／(１８．１８)^２＝９８．０％となる。

上記結果より、有効面積差は(１８．９)^２−(１８．１８)^２＝２６．７０ｍｍ^２となり、従来構造のチップサイズを想定した場合、半導体チップ３を６．８個増やすことができることになる。

次に、本発明の第２の実施例に係る半導体装置及びその製造方法ついて、図７及び図８を参照して説明する。図７は、第２の実施例に係るウェハの構成を模式的に示す平面図であり、図８は、単位セルを拡大した図である。

前記した第１の実施例では、縦方向及び横方向共に、切断可能な最小幅の細いスクライブ線と、ＴＥＧやアライメントマークなどのアクセサリ７が設置可能な太いスクライブ線の２種類のスクライブ線とで構成したが、半導体チップ３内に構成されるトランジスタの動作を確認するためのチェックトランジスタ７ｂは、半導体チップ３内と同様のサイズ及び向きで形成する必要があるため、チェックトランジスタ７ｂが細長い形状の場合はその向きによってスクライブ線の幅が大きく変化する。

そこで、本実施例では、チェックトランジスタ７ｂが図の横方向に長い形状の場合に、図７及び図８に示すように、チェックトランジスタ７ｂの長手方向（図の横方向）に延在するスクライブ線を、切断可能な最小幅の第１のスクライブ線４とチェックトランジスタ７ｂの長手をその延在方向に向けて配置することができる幅の第２のスクライブ線５（この名称は便宜的な名称であり、第１の実施例における第２のスクライブ線と幅が異なっていてもよい。）とで構成し、チェックトランジスタ７ｂの長手に直交する方向（図の縦方向）に延在するスクライブ線を、上記第１のスクライブ線４とチェックトランジスタ７ｂの長手をその延在方向に直交して配置することができる幅の第３のスクライブ線５とで構成する。すなわち、本実施例ではスクライブ線を第１のスクライブ線４と、第１のスクライブ線４よりも幅の広い第２のスクライブ線５と、第２のスクライブ線５よりも幅の広い第３のスクライブ線６の３種類のスクライブ線で構成している。

このような構成とすることにより、チェックトランジスタ７ｂが細長い形状の場合でも、少なくともその長手方向に延在するスクライブ線（ここでは第２のスクライブ線５）の幅を極力小さくすることができ、これにより、１枚のウェハ１に形成することができる半導体チップ３の数を極力増加させることができる。また、第１の実施例と同様に、単位セル２を構成する半導体チップ３の配列数を減らし（好ましくは３×３以下にし）、第２のスクライブ線５及び第３のスクライブ線６を略中心線で切断することにより、半導体チップ３の周囲に残存するスクライブ線の形状から各々の半導体チップ３の単位セル２上の位置を特定することができる。

次に、本発明の第３の実施例に係る半導体装置及びその製造方法ついて、図９を参照して説明する。図９は、第３の実施例に係るウェハの構成を模式的に示す平面図である。

前記した第１及び第２の実施例では、各々の半導体チップ３を略正方形としたため、単位セル２を構成する半導体チップ３の数は縦方向と横方向とで同数としたが、半導体チップ３が長方形の場合に単位セル２を構成する半導体チップ３の数を縦方向と横方向とで同数とすると、単位セル２も長方形となり、その結果、１回のショットで単位セル２全体を露光できなくなる場合が生じる。

そこで、本実施例では、縦方向と横方向とで半導体チップ３の数を揃えるのではなく、単位セル２が略正方形となるように単位セル２の構成（縦方向及び横方向の半導体チップ３の数）を設定すると共に、単位セル２の構成に合わせて第１のスクライブ線４及び第２のスクライブ線５の配列パターンを設定する。例えば、図９に示すように、半導体チップが横長の形状の場合は横方向の半導体チップ３の数を減らして単位セル２を構成する。

このように単位セル２が略正方形となるように半導体チップ３の配列数を設定することにより、１回のショットで単位セル２全体を露光できるようにすることができる。この場合においても、縦方向及び横方向共に、１つの単位セル２内に１本の第２のスクライブ線５が含まれるように構成することにより半導体チップ３の取得数を増やすことができ、また、単位セル２を構成する半導体チップ３の配列数を減らし（好ましくは３×３以下にし）、第２のスクライブ線５を略中心線で切断することにより、半導体チップ３の周囲に残存するスクライブ線の形状から各々の半導体チップ３の単位セル２上の位置を特定することができる。また、図９の構成において、第２の実施例と同様に、アクセサリ７を設置するスクライブ線を更に幅の異なる２種類のスクライブ線で構成してもよい。

なお、上記各実施例では、１ショットで露光可能な領域（単位セル２）内に、縦方向及び横方向共に１本の第２のスクライブ線５又は第２のスクライブ線５が含まれるように構成したが、本発明は上記実施例に限定されるものではなく、単位セル２内に複数の第２のスクライブ線５又は第２のスクライブ線５が含まれるように（すなわち、１つの単位セル２内に繰り返しの最小単位が複数配列されるように）してもよい。このような構成にした場合、スクライブ線の占有面積は多少大きくなるが、ＴＥＧを多数配置することができ、より正確な検査を行う場合などに有効である。

本発明の第１の実施例に係るウェハの構成を模式的に示す平面図である。本発明の第１の実施例に係るウェハの単位セルの構成を模式的に示す平面図である。本発明の第１の実施例に係る第２のスクライブ線に配置されるアクセサリの構成例を示す平面図である。本発明の第１の実施例に係るウェハの製造工程の一部を示すフローチャート図である。本発明の第１の実施例に係るウェハのスクライブ線における切断位置（中心線に沿って１本で切断する場合）を示す平面図である。本発明の第１の実施例に係るウェハのスクライブ線における切断位置（両端側の２本で切断する場合）を示す平面図である。本発明の第２の実施例に係るウェハの構成を模式的に示す平面図である。本発明の第２の実施例に係るウェハの単位セルの構成を模式的に示す平面図である。本発明の第３の実施例に係るウェハの構成を模式的に示す平面図である。従来のウェハの構成を模式的に示す平面図である。

符号の説明

１ウェハ
２半導体チップ
３スクライブ線
４第１のスクライブ線
５第２のスクライブ線
６第３のスクライブ線
７アクセサリ
７ａアライメントマーク
７ｂチェックトランジスタ
８切断領域
９スクライブ線

Claims

第１の方向及び第２の方向に延在する複数のスクライブ線で区画された各々の領域に半導体チップが形成されてなるウェハにおいて、
前記第１の方向に延在する前記複数のスクライブ線が、相対的に幅が狭い第１のスクライブ線と、相対的に幅が広い第２のスクライブ線とにより構成され、
前記第２の方向に延在する前記複数のスクライブ線が、前記第１のスクライブ線と、前記第２のスクライブ線よりも幅の広い第３のスクライブ線とにより構成され、
１回のショットで露光可能な単位セル内に、前記第１の方向及び前記第２の方向共に、前記第２のスクライブ線又は前記第３のスクライブ線が少なくとも１本含まれ、
前記第１のスクライブ線は、相隣り合う前記半導体チップを切断可能な最小幅で形成され、
前記第２のスクライブ線及び前記第３のスクライブ線は、ＴＥＧが配置可能な幅で形成され、
前記ＴＥＧを構成するチェックトランジスタが長方形である場合に、前記第２のスクライブ線には、前記チェックトランジスタの長手と前記第２のスクライブ線の延在方向とが略平行になるように前記チェックトランジスタが形成され、前記第３のスクライブ線には、前記チェックトランジスタの長手と前記第３のスクライブ線の延在方向とが略直交するように前記チェックトランジスタが形成されることを特徴とするウェハ。
前記第１の方向において、前記第２のスクライブ線は、一定の周期で配置され、
前記第２の方向において、前記第３のスクライブ線は、一定の周期で配置され、
前記第２のスクライブ線間には、それぞれ同じ本数の第１のスクライブ線が配置され、
前記第３のスクライブ線間には、それぞれ同じ本数の第１のスクライブ線が配置されていることを特徴とする請求項１記載のウェハ。
請求項１又は２に記載の前記ウェハを切断して得られる半導体チップであって、
前記半導体チップは、前記第１のスクライブ線、前記第２のスクライブ線及び前記第３のスクライブ線を略中心線に沿って同一幅で切断して得られたものであり、
前記半導体チップの周囲に残存するスクライブ線の形状が、１回のショットで露光可能な単位セル内の位置に応じて異なることを特徴とする半導体チップ。
第１の方向に延在する相対的に幅の狭い第１のスクライブ線及び相対的に幅の広い第２のスクライブ線と、第２の方向に延在する前記第１のスクライブ線及び前記第２のスクライブ線よりも幅の広い第３のスクライブ線とによりウェハを区分し、前記第１の方向及び前記第２の方向共に少なくとも１本の前記第２のスクライブ線又は前記第３のスクライブ線を含む領域を１回のショットで露光可能な単位セルとし、前記単位セル毎に露光して、前記区分された領域に半導体チップを形成すると共に、前記第２のスクライブ線及び前記第３のスクライブ線上にＴＥＧを形成する工程と、
前記第１のスクライブ線、前記第２のスクライブ線及び前記第３のスクライブ線を同一幅で切断する工程と、を少なくとも有し、
前記切断工程において、前記第１のスクライブ線及び前記第２のスクライブ線又は前記第３のスクライブ線を略中心線に沿って切断し、前記単位セル内の各々の前記半導体チップの周囲に残存するスクライブ線の形状を変えて、前記半導体チップの前記単位セルにおける位置を特定可能とするものであり、
前記第１のスクライブ線を、相隣り合う前記半導体チップを切断可能な最小幅で形成し、
前記第２のスクライブ線及び前記第３のスクライブ線を、前記ＴＥＧが配置可能な幅で形成し、
前記ＴＥＧを構成するチェックトランジスタが長方形である場合に、前記第２のスクライブ線には、前記チェックトランジスタの長手と前記第２のスクライブ線の延在方向とが略平行になるように前記チェックトランジスタを形成し、前記第３のスクライブ線には、前記チェックトランジスタの長手と前記第３のスクライブ線の延在方向とが略直交するように前記チェックトランジスタを形成することを特徴とする半導体装置の製造方法。
前記ウェハ上には、前記第１の方向において、前記第２のスクライブ線が、一定の周期で配置され、前記第２の方向において、前記第３のスクライブ線が、一定の周期で配置され、前記第２のスクライブ線間には、それぞれ同じ本数の第１のスクライブ線が配置され、前記第３のスクライブ線間には、それぞれ同じ本数の第１のスクライブ線が配置されていることを特徴とする請求項４記載の半導体装置の製造方法。