KR20110049067A - 패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

패키지 기판은 절연 기판, 제 1 회로 패턴들, 제 2 회로 패턴들 및 테스트 패턴을 포함한다. 제 1 회로 패턴들은 상기 절연 기판 상에 형성된다. 제 2 회로 패턴들은 상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된다. 테스트 패턴은 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시킨다. 따라서, 반대극의 단자들이 전기적으로 절연되어 있으므로, 패키지 기판과 반도체 칩 간의 전기적 연결 테스트를 패키지 기판 절단 공정 전에도 수행할 수가 있다.

Description

패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법{PACKAGE SUBSTRATE, SEMICONDUCTOR PACKAGE HAVING THE PACKAGE SUBSTRATE, AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 칩을 패키징하는데 사용되는 패키지 기판, 이러한 패키지 기판을 갖는 반도체 패키지, 및 이러한 반도체 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩들에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
패키징 공정은 반도체 칩들을 패키지 기판에 실장하는 단계, 반도체 칩과 패키지 기판을 전기적으로 연결시키는 단계, 패키지 기판과 반도체 칩을 몰딩하는 단계, 및 패키지 기판에 외부접속단자들을 실장하는 단계, 패키지 기판을 절단하여 반도체 패키지들을 개개로 분리하는 단계, 및 반도체 패키지의 전기적 연결 상태 및 동작 상태를 테스트하는 단계를 포함한다.
종래에는, 반도체 칩과 전기적으로 연결되는 패키지 기판의 회로 패턴들의 양극 단자와 음극 단자가 서로 전기적으로 연결되어 있다. 이로 인하여, 양극 단자와 음극 단자를 연결하는 연결 라인을 절단한 이후에야 반도체 패키지의 전기적 연결 상태 및 동작 상태를 확인하기 위한 테스트 공정 수행이 가능하였다.
즉, 종래에는, 최종적으로 반도체 패키지 제조가 완료된 후에 테스트 공정을 수행할 수 있었기 때문에, 전기적 연결 상태가 불량으로 판정된 반도체 패키지는 폐기 처분할 수밖에 없었다. 결론적으로, 종래의 패키징 공정을 통해서 제조되는 반도체 패키지의 제조 수율은 상당히 낮은 문제가 있다.
본 발명은 패키지 기판을 절단하는 공정 전에도 패키지 기판과 반도체 칩 간의 전기적 연결 상태를 테스트할 수 있는 패키지 기판을 제공한다.
또한, 본 발명은 상기된 패키지 기판을 갖는 반도체 패키지를 제공한다.
아울러, 본 발명은 상기된 반도체 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 패키지 기판은 절연 기판, 제 1 회로 패턴들, 제 2 회로 패턴들 및 테스트 패턴을 포함한다. 제 1 회로 패턴들은 상기 절연 기판 상에 형성된다. 제 2 회로 패턴들은 상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된다. 테스트 패턴은 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들은 제 1 열과 제 2 열을 따라 배열될 수 있다. 상기 제 1 회로 패턴들 각각은 제 1 방향을 향해 연장된 제 1 양극 단자, 및 제 1 음극 단자를 포함할 수 있다. 상기 제 2 회로 패턴들 각각은 상기 제 1 방향의 반대측인 제 2 방향을 향해 연장된 제 2 양극 단자, 및 제 2 음극 단자를 포함할 수 있다. 또한, 상기 제 1 음극 단자와 상기 제 2 음극 단자는 상기 제 1 방향과 직교하는 제 3 방향을 향해 연장될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 테스트 패턴은 상기 제 1 양극 단자와 상기 제 2 양극 단자를 전기적으로 연결시키는 양극 테스트 라인, 및 상기 제 1 음극 단자와 상기 제 2 음극 단자를 전기적으로 연결시키는 음극 테스트 라인을 포함할 수 있다.
상기 양극 테스트 라인은 상기 제 1 방향을 따라 연장된 메인 양극 라인, 및 상기 메인 양극 라인으로부터 연장되어 상기 제 1 열을 따라 배열된 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 양극 단자들과 전기적으로 연결된 제 1 보조 양극 라인, 및 상기 메인 양극 라인으로부터 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들 사이를 통해 연장되어, 상기 제 2 열을 따라 배열된 이웃하는 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 양극 단자들과 전기적으로 같이 연결된 제 2 보조 양극 라인을 포함할 수 있다.
상기 음극 테스트 라인은 상기 제 1 방향을 따라 연장된 메인 음극 라인, 상기 메인 양극 라인으로부터 연장되어 상기 제 2 열을 따라 배열된 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 음극 단자들과 전기적으로 연결된 제 1 보조 음극 라인, 및 상기 메인 양극 라인으로부터 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들 사이를 통해 연장되어, 상기 제 1 열을 따라 배열된 이웃하는 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 음극 단자들과 전기적으로 같이 연결된 제 2 보조 음극 라인을 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 패키지 기판, 반도체 칩들 및 몰딩 부재를 포함한다. 패키지 기판은 절연 기판, 상기 절연 기판 상에 형성된 제 1 회로 패턴들, 상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된 제 2 회로 패턴들, 및 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시키는 테스트 패턴을 포함한다. 반도체 칩들은 상기 절연 기판 상에 실장되고, 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들과 전기적으로 연결된다. 몰딩 부재는 상기 반도체 칩들 상에 형성된다.
본 발명의 일 실시예에 따르면, 상기 반도체 패키지는 상기 패키지 기판에 실장된 외부접속단자들을 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지의 제조 방법에 따르면, 절연 기판, 상기 절연 기판 상에 형성된 제 1 회로 패턴들, 상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된 제 2 회로 패턴들, 및 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시키는 테스트 패턴을 포함하는 패키지 기판 상에 반도체 칩들을 실장한다. 상기 반도체 칩들과 상기 제 1 및 제 2 회로 패턴들을 전기적으로 연결시킨다. 상기 테스트 패 턴을 이용해서 상기 반도체 칩들과 상기 제 1 및 제 2 회로 패턴들 간의 전기적 연결을 테스트한다. 상기 반도체 칩들과 상기 패키지 기판을 몰딩한다.
본 발명의 일 실시예에 따르면, 상기 반도체 칩들과 상기 제 1 및 제 2 회로 패턴들 간의 전기적 연결을 테스트하는 단계는 상기 몰딩 단계 이후에 수행할 수 있다.
상기와 같은 본 발명에 따르면, 테스트 패턴은 회로 패턴들의 양극 단자들을 전기적으로 연결시키는 양극 테스트 라인과 회로 패턴들의 음극 단자들을 전기적으로 연결시키는 음극 테스트 라인으로 이루어져 있다. 따라서, 회로 패턴들의 양극 단자와 음극 단자가 전기적으로 절연되어 있으므로, 패키지 기판을 절단하는 공정 전에도 반도체 칩과 회로 패턴들 간의 전기적 연결 상태를 테스트할 수가 있게 된다. 결론적으로, 반도체 패키지가 최종적으로 완성되기 전에 전기적 연결 상태가 불량인 반도체 칩에 대한 보수가 가능하게 되므로, 반도체 패키지의 제조 수율이 크게 향상될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
패키지 기판
도 1은 본 발명의 실시예에 따른 패키지 기판을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 패키지 기판(100)은 절연 기판(110), 제 1 회로 패턴들(120), 제 2 회로 패턴들(130), 및 테스트 패턴(160)을 포함한다.
절연 기판(110)은 대략 직사각형의 얇은 판 형상을 갖는다. 본 실시예에서, 절연 기판(110)은 절연성 수지, 폴리이미드 등과 같은 절연 물질을 포함할 수 있다.
제 1 회로 패턴(120)들과 제 2 회로 패턴(130)들은 절연 기판(110)의 상부면에 형성된다. 또는, 제 1 회로 패턴(120)들과 제 2 회로 패턴(130)들은 절연 기판(110)의 하부면에 형성될 수도 있다. 본 실시예에서, 제 1 회로 패턴(120)들과 제 2 회로 패턴(130)들은 제 1 열과 제 2 열을 따라 두 열로 배열된다.
제 1 회로 패턴(120)들은 제 1 방향을 따라 배열된다. 또한, 제 1 회로 패턴(120)들 각각은 제 1 양극 단자(122) 및 제 1 음극 단자(124)를 갖는다.
제 2 회로 패턴(130)들도 절연 기판(110)의 상부면에 형성된다. 본 실시예에서, 제 2 회로 패턴(130)들은 제 1 방향을 따라 배열된다. 특히, 제 2 회로 패턴(130)들은 제 1 회로 패턴(120)들 사이에 배치된다. 즉, 제 1 회로 패턴(120)들과 제 2 회로 패턴(130)들은 교호적으로 배열된다. 제 2 회로 패턴(130)들 각각은 제 2 양극 단자(132) 및 제 2 음극 단자(134)를 갖는다.
본 실시예에서, 제 1 열을 따라 배열된 제 1 회로 패턴(120)들의 제 1 양극 단자(122)들과 제 2 회로 패턴(130)들의 제 2 양극 단자(132)들은 제 1 방향과 실질적으로 직교하는 제 3 방향을 따라 연장된다. 또한, 제 2 열을 따라 배열된 제 1 회로 패턴(120)들의 제 1 음극 단자(124)들과 제 2 회로 패턴(130)들의 제 2 음극 단자(134)들은 제 3 방향의 반대측인 제 4 방향을 따라 연장된다.
제 1 열을 따라 배열된 제 1 회로 패턴(120)들의 제 1 음극 단자(124)들은 제 1 방향의 반대측인 제 2 방향을 따라 연장된다. 반면에, 제 1 열을 따라 배열된 제 2 회로 패턴(130)들의 제 2 음극 단자(134)들은 제 1 방향을 따라 연장된다. 따라서, 제 1 열 상에 배치된 이웃하는 제 1 음극 단자(124)와 제 2 음극 단자(134)는 서로 연결될 수 있다.
제 2 열을 따라 배치된 제 1 회로 패턴(120)들의 제 1 양극 단자(122)들은 제 1 방향을 따라 연장된다. 반면에, 제 2 열을 따라 배열된 제 2 회로 패턴(130)들의 제 2 양극 단자(132)들은 제 2 방향을 따라 연장된다. 따라서, 제 2 열 상에 배치된 이웃하는 제 1 양극 단자(122)와 제 2 양극 단자(132)는 서로 연결될 수 있다.
테스트 패턴(160)은 절연 기판(110) 상에 형성되어, 제 1 및 제 2 회로 패턴(120, 130)들의 동일한 극의 단자들을 서로 전기적으로 연결시킨다.
본 실시예에서, 테스트 패턴(160)은 제 1 양극 단자(122)들과 제 2 양극 단자(132)들을 전기적으로 연결시키는 양극 테스트 라인(140), 및 제 1 음극 단 자(124)들과 제 2 음극 단자(134)들을 전기적으로 연결시키는 음극 테스트 라인(150)을 포함한다.
양극 테스트 라인(140)은 메인 양극 라인(142), 제 1 보조 양극 라인(144)들 및 제 2 보조 양극 라인(146)들을 포함한다. 메인 양극 라인(142)은 제 1 방향을 따라 연장된다. 제 1 보조 양극 라인(144)들은 제 1 열을 따라 배열된 제 1 회로 패턴(120)들의 제 1 양극 단자(122)들과 제 2 회로 패턴(130)들의 제 2 양극 단자(132)들 각각에 연결된다. 제 2 보조 양극 라인(146)들은 제 1 회로 패턴(120)들과 제 2 회로 패턴(130)들 사이로 연장되어, 제 2 열을 따라 배열된 이웃하는 제 1 및 제 2 회로 패턴(120, 130)들의 제 1 양극 단자(122)와 제 2 양극 단자(132)에 같이 전기적으로 연결된다. 즉, 하나의 제 2 보조 양극 라인(146)에 제 2 열 상에 배치된 2개의 제 1 및 제 2 양극 단자(122, 132)들이 같이 전기적으로 연결된다.
음극 테스트 라인(150)은 메인 음극 라인(152), 제 1 보조 음극 라인(154)들 및 제 2 보조 음극 라인(156)들을 포함한다. 메인 음극 라인(152)은 제 1 방향을 따라 연장된다. 제 1 보조 음극 라인(154)들은 제 2 열을 따라 배열된 제 1 회로 패턴(120)들의 제 1 음극 단자(124)들과 제 2 회로 패턴(130)들의 제 2 음극 단자(134)들 각각에 연결된다. 제 2 보조 음극 라인(156)들은 제 1 회로 패턴(120)들과 제 2 회로 패턴(130)들 사이로 연장되어, 제 1 열을 따라 배열된 이웃하는 제 1 및 제 2 회로 패턴(120, 130)들의 제 1 음극 단자(124)와 제 2 음극 단자(134)에 같이 전기적으로 연결된다. 즉, 하나의 제 2 보조 음극 라인(156)에 제 1 열 상에 배치된 2개의 제 1 및 제 2 음극 단자(124, 134)들이 같이 전기적으로 연결된다.
이러한 배열을 갖는 테스트 패턴(160)에 의해, 제 1 및 제 2 회로 패턴(120, 130)들의 양극 단자(122, 132)들과 음극 단자(124, 134)들은 전기적으로 절연될 수 있다. 전기적으로 절연된 양극 단자(122, 132)들과 음극 단자(124, 134)들은 제 1 및 제 2 회로 패턴(120, 130)들 상에 실장되는 반도체 칩들을 매개로 전기적으로 연결될 수 있다.
본 실시예에 따르면, 동일극의 단자들은 전기적으로 연결된 반면에 반대극의 단자들은 전기적으로 절연된다. 따라서, 반도체 칩을 회로 패턴들 상에 실장한 이후부터, 반도체 칩과 회로 패턴들 간의 쇼트와 같은 전기적 연결 상태를 테스트할 수가 있게 된다.
반도체 패키지
도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 패키지 기판(100), 반도체 칩(210), 도전성 연결부재들(220), 몰딩 부재(230) 및 외부접속단자들(240)을 포함한다.
여기서, 패키지 기판(100)은 도 1에 도시된 패키지 기판과 실질적으로 동일하므로, 패키지 기판(100)에 대한 반복 설명은 생략한다.
반도체 칩(210)은 패키지 기판(100)의 회로 패턴(120) 상에 실장된다. 본딩 패드(미도시)들이 반도체 칩(210)의 상부면에 형성된다.
도전성 연결부재(220)들이 본딩 패드들과 회로 패턴(120)들을 전기적으로 연결시킨다. 본 실시예에서, 도전성 연결부재(220)들은 금과 같은 금속 와이어를 포 함할 수 있다.
몰딩 부재(230)는 도전성 연결부재(220)들이 노출되지 않도록 패키지 기판(100)과 반도체 칩(210) 상부에 형성된다. 본 실시예에서, 몰딩 부재(230)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
외부접속단자(240)들이 패키지 기판(100)의 하부면에 실장된다. 외부접속단자(240)들은 회로 패턴(120)들과 전기적으로 연결된다. 따라서, 반도체 칩(210)은 도전성 연결부재(220) 및 회로 패턴(120)들을 매개로 외부접속단자(240)들과 전기적으로 연결된다. 본 실시예에서, 외부접속단자(240)들은 솔더 볼을 포함할 수 있다.
여기서, 본 실시예에서는, 와이어를 갖는 반도체 패키지를 예시적으로 설명하였으나, 플립 칩 패키지와 같은 다른 유형의 반도체 패키지에도 본 발명의 패키지 기판이 적용될 수 있다.
반도체 패키지의 제조 방법
도 4 내지 도 9는 도 3의 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들 및 평면도이다.
도 4를 참조하면, 반도체 칩(210)들은 패키지 기판(100)의 상부면에 실장한다. 여기서, 패키지 기판(100)은 도 1에 도시된 패키지 기판과 실질적으로 동일하므로, 패키지 기판(100)에 대한 반복 설명은 생략한다.
도 5를 참조하면, 도전성 연결부재(220)들을 이용해서 반도체 칩(210)의 본딩 패드들과 패키지 기판(100)의 회로 패턴(120, 130)들을 전기적으로 연결시킨다.
도 6을 참조하면, 테스트 패턴(160)에 전원(170)을 연결한다. 전술한 바와 같이, 제 1 및 제 2 회로 패턴(120, 130)들의 양극 단자(122, 132)들은 양극 테스트 라인(140)을 매개로 전기적으로 연결되고, 음극 단자(124, 134)들은 음극 테스트 라인(150)을 매개로 전기적으로 연결되어 있다. 즉, 양극 단자(122, 132)들과 음극 단자(124, 134)들은 직접적으로 연결되어 있지 않다. 반면에, 양극 단자(122, 132)와 음극 단자(124, 134)들은 반도체 칩(210)들과 도전성 연결부재(220)들을 매개로 전기적으로 연결되어 있다.
따라서, 전원(170)으로부터 테스트 전류를 테스트 패턴(160)으로 공급하게 되면, 테스트 전류는 양극 테스트 라인(140), 양극 단자들(122, 132), 도전성 연결부재들(220), 반도체 칩들(210) 및 음극 테스트 라인(150)을 따라 흐르게 된다. 테스트 전류를 확인하여, 반도체 칩(210)과 회로 패턴(120, 130)들간의 쇼트와 같은 전기적 연결 상태를 확인할 수 있다. 반도체 칩(210)을 몰딩하기 전이므로, 전기적 연결이 불량으로 판정된 반도체 칩(210)에 대한 보수가 가능하다.
도 7을 참조하면, 도전성 연결부재(220)들이 노출되지 않도록 몰딩 부재(230)를 패키지 기판(100)과 반도체 칩(210)들 상부에 형성한다.
도 8을 참조하면, 솔더 볼과 같은 외부접속단자(240)들은 패키지 기판(100)의 하부면에 실장한다.
도 9를 참조하면, 패키지 기판(100)을 절단하여, 반도체 칩(210)들을 개개로 분리함으로써, 도 3에 도시된 반도체 패키지(200)를 완성한다.
여기서, 본 실시예에서는, 반도체 칩(210)과 회로 패턴(120, 130)들간의 전 기적 연결 테스트를 와이어 본딩 공정 직후에 수행하는 것으로 예시하였다. 그러나, 양극 단자(122, 132)들과 음극 단자(124, 134)들이 전기적으로 절연되어 있으므로, 전기적 연결 테스트 공정은 와이어 본딩 공정과 패키지 기판 절단 공정 사이의 공정들 중에도 수행할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 테스트 패턴은 회로 패턴들의 양극 단자들만을 전기적으로 연결시키는 양극 테스트 라인과 회로 패턴들의 음극 단자들만을 전기적으로 연결시키는 음극 테스트 라인으로 이루어져 있다. 따라서, 회로 패턴들의 양극 단자와 음극 단자가 전기적으로 절연되어 있으므로, 패키지 기판을 절단하는 공정 전에도 반도체 칩과 회로 패턴들 간의 쇼트와 같은 전기적 연결 상태를 테스트할 수가 있게 된다. 결론적으로, 반도체 패키지가 최종적으로 완성되기 전에 전기적 연결 상태가 불량인 반도체 칩에 대한 보수가 가능하게 되므로, 반도체 패키지의 제조 수율이 크게 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4 내지 도 9는 도 3의 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들 및 평면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
110 ; 절연 기판 120 ; 제 1 회로 패턴
130 ; 제 2 회로 패턴 140 : 양극 테스트 라인
150 ; 음극 테스트 라인 160 ; 테스트 패턴

Claims (10)

  1. 절연 기판;
    상기 절연 기판 상에 형성된 제 1 회로 패턴들;
    상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된 제 2 회로 패턴들; 및
    상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시키는 테스트 패턴을 포함하는 패키지 기판.
  2. 제 1 항에 있어서, 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들은 제 1 열과 제 2 열을 따라 배열되고,
    상기 제 1 회로 패턴들 각각은 제 1 방향을 향해 연장된 제 1 양극 단자, 및 제 1 음극 단자를 포함하며,
    상기 제 2 회로 패턴들 각각은 상기 제 1 방향의 반대측인 제 2 방향을 향해 연장된 제 2 양극 단자, 및 제 2 음극 단자를 포함하는 패키지 기판.
  3. 제 2 항에 있어서, 상기 제 1 음극 단자와 상기 제 2 음극 단자는 상기 제 1 방향과 직교하는 제 3 방향을 향해 연장된 패키지 기판.
  4. 제 2 항에 있어서, 상기 테스트 패턴은
    상기 제 1 양극 단자와 상기 제 2 양극 단자를 전기적으로 연결시키는 양극 테스트 라인; 및
    상기 제 1 음극 단자와 상기 제 2 음극 단자를 전기적으로 연결시키는 음극 테스트 라인을 포함하는 패키지 기판.
  5. 제 4 항에 있어서, 상기 양극 테스트 라인은
    상기 제 1 방향을 따라 연장된 메인 양극 라인;
    상기 메인 양극 라인으로부터 연장되어 상기 제 1 열을 따라 배열된 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 양극 단자들과 전기적으로 연결된 제 1 보조 양극 라인; 및
    상기 메인 양극 라인으로부터 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들 사이를 통해 연장되어, 상기 제 2 열을 따라 배열된 이웃하는 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 양극 단자들과 전기적으로 같이 연결된 제 2 보조 양극 라인을 포함하는 패키지 기판.
  6. 제 4 항에 있어서, 상기 음극 테스트 라인은
    상기 제 1 방향을 따라 연장된 메인 음극 라인;
    상기 메인 양극 라인으로부터 연장되어 상기 제 2 열을 따라 배열된 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 음극 단자들과 전기적으로 연결된 제 1 보조 음극 라인; 및
    상기 메인 양극 라인으로부터 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들 사이를 통해 연장되어, 상기 제 1 열을 따라 배열된 이웃하는 상기 제 1 및 제 2 회로 패턴들의 상기 제 1 및 제 2 음극 단자들과 전기적으로 같이 연결된 제 2 보조 음극 라인을 포함하는 패키지 기판.
  7. 절연 기판, 상기 절연 기판 상에 형성된 제 1 회로 패턴들, 상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된 제 2 회로 패턴들, 및 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시키는 테스트 패턴을 포함하는 패키지 기판;
    상기 절연 기판 상에 실장되고, 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들과 전기적으로 연결된 반도체 칩들; 및
    상기 반도체 칩들 상에 형성된 몰딩 부재를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 패키지 기판에 실장된 외부접속단자들을 더 포함하는 반도체 패키지.
  9. 절연 기판, 상기 절연 기판 상에 형성된 제 1 회로 패턴들, 상기 절연 기판 상에 형성되고, 상기 제 1 회로 패턴들 사이에 배치된 제 2 회로 패턴들, 및 상기 제 1 회로 패턴들과 상기 제 2 회로 패턴들의 동일한 극의 단자들을 전기적으로 연결시키는 테스트 패턴을 포함하는 패키지 기판 상에 반도체 칩들을 실장하는 단계;
    상기 반도체 칩들과 상기 제 1 및 제 2 회로 패턴들을 전기적으로 연결시키는 단계;
    상기 테스트 패턴을 이용해서 상기 반도체 칩들과 상기 제 1 및 제 2 회로 패턴들 간의 전기적 연결을 테스트하는 단계; 및
    상기 반도체 칩들과 상기 패키지 기판을 몰딩하는 단계를 포함하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서, 상기 패키지 기판에 외부접속단자들을 실장하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
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