KR100337180B1 - 패키지된 반도체 장치 및 제조방법 - Google Patents

Abstract

패키지된 반도체 장치는 칩영역의 내부회로에 접속을 위한 복수의 본딩패드가 설치되어 있고 유전 패드장착면을 구비한 상기 칩영역을 갖는 반도체 웨이퍼를 포함한다. 기판은 상기 반도체 웨이퍼의 상기 칩영역 상에 놓여지며, 상기 반도체 웨이퍼의 상기 절연 패드장착면에 면하며, 회로 트레이스가 형성된 회로 배치면을 갖는다. 회로 트레이스는 복수의 땜납점을 갖는다. 복수의 도전형 몸체는 상기 절연 패드 장착면과 상기 회로 배치면 사이에 배치되며 상기 땜납점의 대응하는 것들에 상기 본딩패드를 전기적으로 상호접속한다. 스페이서부는 상기 반도체 웨이퍼와 상기 기판간에 배치된 것으로, 상기 유전 패드장착면과 상기 회로배치면을 이격시킨다. 복수의 장치 접촉부는 상기 회로 배치면에 대향되는 사익 기판의 또 다른 면에 형성되고 상기 회로 트레이스에 전기적으로 접속된다.

Description

패키지된 반도체 장치 및 제조방법{Packaged semiconductor device and method for manufacturing the same}

본 발명은 반도체 장치에 관한 것으로, 특히 패키지된 반도체 장치 및 이를 제조하는 방법에 관한 것이다.

반도체 집적회로 장치를 제조하는 종래의 방법에서, 반도체 웨이퍼는 복수의 배어 칩(bare chip)으로 절단되고, 배어 칩 각각이 반도체 집적회로 장치로 되게 하기 위해서 패키지하고 동작 테스트한다. 그러나, 배어 칩은 개별적으로 패키지하고 동작이 테스트되기 때문에, 생산시간이 비교적 길어 생산수율에 악영향을 미치므로 생산비용이 증가하게 된다.

본 발명의 목적은 종래기술에 공통적으로 연관된 전술한 문제를 극복할 수있는 패키지된 반도체 장치 및 이를 제조하는 방법을 제공하는 것이다.

도 1은 본 발명에 따라 패키지된 반도체 장치 제조방법의 제1 실시예에서 사용되는 반도체 장치의 평면도.

도 2 내지 도 5는 제1 실시예의 방법의 일부 단계를 도시한 부분 단면도.

도 6은 제1 실시예의 방법에 따라 준비된 미절단 패키지된 반도체 장치의 부분 단면도.

도 7은 제1 실시예의 방법에 따라 도 6의 미절단 패키지된 반도체 장치가 테스트되는 방법을 도시한 도면.

도 8은 도 6의 미절단 패키지된 반도체 장치의 일부 평면도.

도 9 내지 도 12는 본 발명에 따른 패키지된 반도체 장치를 제조하는 방법의 제2 실시예의 일부 단계를 도시한 부분 단면도.

도 13은 제2 실시예의 방법에 따라 준비된 미절단 패키지된 반도체 장치의 부분 단면도.

도 14 및 도 15는 본 발명에 따른 패키지된 반도체 장치를 제조하는 방법의 제3 실시예의 일부 단계를 도시한 부분 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 웨이퍼 2, 2', 6 : 강철판

4 : 제2 도전형 몸체부 5 : 기판

8 : 테스터 10 : 칩 영역

30 : 제1 도전형 몸체부 31 : 포스트

50 : 회로 배치면 52 : 관통공

60 : 구멍 100 : 본딩패드

101 : 유전 패드 장착면 102 : 유전 접착층

300 : 연장부 301 : 확장부

본 발명의 일면에 따라서, 패키지된 반도체 장치는,

칩영역의 내부회로에 접속을 위한 복수의 본딩패드가 설치되어 있고 유전 패드장착면을 구비한 상기 칩영역을 갖는 반도체 웨이퍼;

상기 반도체 웨이퍼의 상기 칩영역 상에 놓여지며, 상기 반도체 웨이퍼의 상기 절연 패드장착면에 면하는 회로 배치면을 갖고 있고, 복수의 땜납점을 갖는 회로 트레이스가 형성된 기판;

상기 절연 패드 장착면과 상기 회로 배치면 사이에 배치되며 상기 땜납점의 대응하는 것들에 상기 본딩패드를 전기적으로 상호접속하는 복수의 도전형 몸체;

상기 반도체 웨이퍼와 상기 기판간에 배치된 것으로, 상기 유전 패드장착면과 상기 회로배치면을 이격시키는 스페이서 수단; 및

상기 회로 배치면에 대향되는 상기 기판의 또 다른 면에 형성되고 상기 회로 트레이스에 전기적으로 접속되는 복수의 장치 접촉부를 포함한다.

본 발명의 또 다른 면에 따라서, 패키지된 반도체 장치 제조방법은,

칩영역의 내부회로에 접속을 위한 복수의 본딩패드가 설치되어 있고 유전 패드장착면을 구비한 상기 칩영역을 갖는 반도체 웨이퍼를 준비하는 단계;

상기 본딩패드의 대응하는 것들에 접속되는 복수의 제1 도전형 몸체부분을 상기 유전 패드장착면 상에 형성하는 단계;

복수의 땜납점을 갖는 회로 트레이스가 형성된 회로 배치면을 갖는 기판을준비하는 단계;

상기 땜납점의 대응하는 것들에 접속되는 복수의 제2 도전형 몸체부를 상기 회로 배치면 상에 형성하는 단계;

상기 유전 패드장착면 및 상기 회로 배치면 중 한 면 상에 스페이서 수단을 설치하는 단계;

상기 회로 배치면이 상기 유전 패드장착면에 면하게 하고, 상기 제2 도전형 몸체부를 상기 제1 도전형 몸체부의 대응하는 것들에 용접되게 하여 상기 본딩패드와 상기 땜납패드의 대응하는 것들을 전기적으로 상호접속되게 하고, 상기 스페이서 수단이 상기 유전 패드장착면과 상기 회로 배치면을 서로 이격시키도록, 상기 반도체 웨이퍼의 상기 칩영역 상에 상기 기판을 배치하는 단계; 및

상기 회로 배치면에 대향되는 상기 기판의 또 다른 면에, 상기 회로 트레이스에 전기적으로 접속되는 복수의 장치 접촉부를 형성하는 단계를 포함한다.

본 발명의 다른 특징 및 이점은 첨부한 도면에 관련하여 바람직한 실시예에 대한 다음의 상세한 설명에서 명백하게 될 것이다.

본 발명에 대해 보다 상세히 기술하기에 앞서 동일한 구성요소에는 본 명세서에서 동일한 참조부호로 표기하였음을 언급하여 둔다.

도 1에서, 본 발명에 따른 패키지된 반도체 장치를 제조하는 방법의 제1 바람직한 실시예에서, 복수의 칩 영역(10)을 갖는 미절단 반도체 웨이퍼(1)가 도시되어 있다. 또한 도 2에서, 각각의 칩 영역(10)은 이 칩 영역(10)의 내부회로에 접속하기 위해서 공지된 방식으로 복수의 본딩패드(100)가 설치된 유전 패드장착면(101)을 갖는다.

칩 영역(10)의 유전 패드 장착면(101) 상에 강철판(2)이 놓여 있다. 이 실시예에서, 강철판(2)은 인쇄 스크린 판이며, 칩 영역(10) 위의 본딩패드(100)와 일치된 위치들에 복수의 제1 구멍(20)을 형성하여 본딩패드(100)가 노출되게 하고 있고, 또한 복수의 제2 구멍(21)이 형성되어 있다. 각각의 제1 구멍(20)은 제2 구멍(21)들 사이에 배치되어 있고 본딩패드(100)와 정렬된 것과 함께 작용하는 제1 벽으로 국한되어 접촉 수용공간을 형성한다. 제2 구멍(21) 각각은 칩 영역(10)의 정렬된 것의 유전 패드장착면(101)과 함께 작용하는 제2 벽으로 국한되어 스페이서 수용공간을 형성한다.

제1 도전형 몸체부(30)는 접촉 수용공간에 각각 형성되고, 스페이서 수단으로서 작용하는 포스트(31)는 인쇄물질로서 도전형 금속 페이스트를 사용하는 인쇄기술을 통해 스페이서 수용공간 내에 각각 형성된다. 바람직하기로는, 도전형 금속 페이스트는 은, 금, 구리, 철, 또는 기타 도전형 금속물질을 포함하는 것이다. 칩 영역(10)의 유전 패드장착면(101)으로부터 강철판(2)이 제거되었을 때, 제1 도전형 몸체부(30) 및 포스트(31)를 가열 건조처리하여 제1 도전형 몸체부(30)와 포스트(31)를 경화시킨다.

도 3은 반도체 웨이퍼(1)의 칩 영역(10) 중 적어도 한 영역의 유전 패드 장착면(101)을 피복하는 기판(5)을 도시한 것이다. 바람직한 실시예에서, 기판(5)은 반도체 웨이퍼(1)의 모든 칩영역(10)의 유전 패드장착면을 피복할 정도의 충분한 크기이다. 기판(5)은 이 위에 회로 트레이스가 형성된 회로 배치면(50)을 구비하고 있다. 회로 트레이스는 칩 영역(10) 상의 본딩패드(100)에 접속될 땜납점(51)을 갖는다. 기판(5)에는 회로 트레이스에 전기적으로 접속되는 복수의 도금된 관통공(52)이 형성되어 있다.

강철판(6)은 기판(5)의 회로 배치면(50) 상에 놓여진다. 이 실시예에서, 강철판(6)은 인쇄 스크린판이며, 이 강철판에는 기판(5)의 회로 배치면(50) 위의 땜납점(51)에 정렬되는 위치들에 복수의 구멍(60)이 형성된다. 각각의 구멍(60)은 땜납점의 정렬된 것과 함께 작용하는 벽으로 국한되어 접촉 수용공간을 형성한다.

도 4에 도시한 바와 같이, 제2 도전형 몸체부(4)는 인쇄물질로서 도전형 금속 페이스트를 사용하는 인쇄기술을 통해 접촉 수용공간에 각각 형성된다. 바람직하기로는, 도전형 금속 페이스는 은, 금, 구리, 철 혹은 기타 도전형 금속물질을 포함하는 것이다.

칩 영역(10) 위에 형성되는 대신에, 포스트(31)는 전술한 방식으로 기판(5) 상에 형성될 수 있음에 유의한다. 더욱이, 기판(5)으로 피복될 칩 영역(10) 수는 2의 배수가 될 수 있다.

도 5에서, 기판(5)으로부터 강철판(6)을 제거한 후에, 기판(5)의 회로 배치면(50)이 칩 영역(10)의 유전 패드장착면(100)에 대면하게 하고, 기판(5) 상의 제2 도전형 몸체부(4)가 칩 영역(10) 상의 제1 도전형 몸체부(30)의 대응하는 것들에 직접 용접되어 본딩패드(100)와 땜납점(51)의 대응하는 것들이 전기적으로 상호접속되게 하고, 포스트(31)는 유전 패드장착면(100)을 회로 배치면(50)과 이격되게 하여 반도체 웨이퍼(1)와 기판(5)간에 틈을 형성하게 하여 기판(5)이 반도체 웨이퍼(1)의 칩 영역(10) 상에 놓여진다. 그후에, 에폭시 수지와 같은 절연체 물질(7)은 기판(5)과 반도체 웨이퍼(1) 사이를 채워, 기판(5)과 반도체 웨이퍼(1)간에 바람직하지 않은 분리를 방지하고 틈으로부터 물 및 공기를 배출시키도록 한다.

도 6에서, 복수의 장치 접촉부(54)는 회로 배치면(50)에 대향되는 기판(5)의 또 다른 면(53) 상에 형성된다. 이 실시예에서, 장치 접촉부(54)는 땜납 볼과 같은 볼 접촉부로서 형성된다. 장치 접촉부(54)는 회로 트레이스와 전기적으로 접속되게 하기 위해서 도금된 관통공(52)의 대응하는 것들에 정렬되어 이에 전기적으로 접속된다.

도 7에 도시한 바와 같이, 도 6의 미절단 패키지된 반도체 장치에 대해 기존의 웨이퍼 테스트 및 번인 테스트는 테스터(8)를 사용하여 장치 접촉부(54)를 통해 수행될 수 있다. 테스트 후에, 도 6의 미절단 패키지된 반도체 장치는 칩크기로 패키지된 반도체 장치를 얻기 위해서 절단된다. 이에 따라, 이 발명의 방법에 의해, 패키지된 반도체 장치의 생산시간은 극적으로 단축될 수 있고 생산수율이 상당히 증가될 수 있어 생산비용이 현저히 감소된다.

반도체 제조기술의 급속한 향상으로, 반도체 웨이퍼 상의 본딩패드는 크기가 점점더 작아지고 있다. 본딩패드는 반도체 제조기술이 0.1㎛에 이를 때 25㎛ x 25㎛로 작아질 것으로 보인다. 그러나, 기판 상의 땜납점은 현재의 인쇄기술의 한계로 본딩패드만큼 작게 형성할 수 없다. 따라서, 도 8에 도시한 바와 같이, 제1 도전형 몸체부(30) 각각은 대응하는 본딩패드(100)에 접기적으로 접속되고 이로부터 연장되는 가는 연장부(300), 및 이 연장부(300)의 일단부 상에 형성되고 기판(도시없음) 상의 제2 도전형 몸체부를 통해 대응하는 땜납점에 전기적으로 접속되는 확장부(301)를 갖도록 형성됨으로써 본딩패드만큼 작은 크기로 땜납점을 형성할 필요성을 제거할 수 있다.

도 9 내지 12는 본 발명에 따라 패키지된 반도체 장치 제조방법의 바람직한 제2 실시예의 단계의 일부를 도시한 부분 단면도이다. 도 9에 도시한 바와 같이, 미절단 반도체 웨이퍼(1)는 복수의 칩 영역(10)을 갖는다. 각 칩 영역(10)의 유전 패드 장착면에는 복수의 본딩패드(100)가 설치되어 있다. 인쇄 스크린판과 같은 강철판(2')은 칩 영역(10)의 유전 패드장착면 상에 놓여진다. 제1 실시예의 강철판(2)과는 달리, 강철판(2')엔 칩 영역(10)의 본딩패드(100)에 정렬되는 위치들에만 복수의 구멍(20)이 형성되어 있어 이들 본딩패드가 노출되게 하고 있다. 각각의 구멍(20)은 본딩패드(100)의 정렬된 것과 함께 작용하는 벽으로 국한되어 접촉 수용공간을 형성한다. 제1 도전형 몸체부(30)는 앞의 실시예와 유사한 방식, 예를 들면 인쇄물질로서 도전형 금속 페이스트를 사용하는 인쇄기술로 접촉 수용공간에 각각 형성된다. 칩 영역(10)의 패드 장착면으로부터 강철판(2')이 제거되었을 때, 제1 도전형 몸체부(30)를 가열건조 처리하여 제1 도전형 몸체부(30)를 경화시킨다.

도 10은 반도체 웨이퍼(1)의 칩 영역(10) 중 적어도 한 영역의 절연 패드 장착면(101) 상에 제1 측이 부착되는 유전 접착층(102)을 도시한 것이다. 본 실시예에서, 유전 접착층(102)은 반도체 웨이퍼(1)의 모든 칩영역(10)의 유전 패드 장착면(101)을 피복할 정도의 크기를 갖는다. 유전 접착층(102)에는 복수의 개부구(1020)가 형성되고, 이 중 일부는 제1 도전형 몸체부(30)로 연장되게 하기위해 이에 정렬된다.

도 11은 반도체 웨이퍼(1)의 칩영역(10) 중 적어도 한 영역의 유전 패드장착면(101)을 피복하는 기판을 도시한 것이다. 본 실시예에서, 기판(5)은 반도체 웨이퍼(1)의 모든 칩영역(10)의 유전 패드 장착면(101)을 덮을만큼 충분한 크기를 갖는다. 제1 실시예와 같이, 기판(5)은 회로 트레이스가 형성된 회로 배치면(50)을 구비한다. 회로 트레이스는 칩영역(10)의 본딩패드(100)에 접속될 땜납점(51)을 갖는다. 기판(5)에는 또한 회로 트레이스에 전기적으로 접속되는 도금된 복수의 관통공(52)이 형성되어 있다.

인쇄 스크린판과 같은 강철판(6)은 기판(5)의 회로 배치면(50) 상에 놓여지며, 이 강철판에는 기판(5)의 회로 배치면(50) 상에 땜납점(51)에 정렬되는 위치들에 복수의 구멍이 형성된다. 각각의 구멍(60)은 땜납점의 정렬된 것과 함께 작용하는 벽으로 국한되어 접촉 수용공간을 형성한다. 그후에, 제2 도전형 몸체부(4)는 제1 실시예와 유사한 방식, 예를 들면, 인쇄물질로서 도전형 금속 페이스트를 사용하는 인쇄기술을 통해 접촉수용공간에 각각 형성된다.

도 12에서, 강철판(6)을 기판(5)으로부터 제거한 후에, 기판(5)의 회로배치면(50)은 유전 접착층(102)의 제2 측에 접착되고, 기판(5) 상의 제2 도전형 몸체부(4)는 유전 접착층(102) 내의 개구부(1020) 내로 연장하여 칩 영역(10)의 제1 도전형 몸체부(30)의 대응하는 것들에 직접 용접됨으로써 본딩패드(100)와 땜납점(51)의 대응하는 것들을 전기적으로 상호접속시킨다. 유전 접착층(102)은 칩영역(10)의 유전 패드장착면을 회로 배치면(50)와 이격시키는 스페이서 수단으로서작용한다. 그후에, 에폭시 수지와 같은 절연체 물질(7)은 유전 접착층(102) 내의 개구부(1020)를 채워 기판(5)과 반도체 웨이퍼(1)간 바람직하지 않은 분리를 방지하고 개구부(102) 내로부터 물과 공기를 배출시킨다.

도 13에서 땜납 볼과 같은 복수의 장치 접촉부(54)는 회로 배치면(50)에 대향되는 기판(5)의 또 다른 면 상에 형성된다. 장치 접촉부(54)는 도금된 관통공(52)의 대응하는 것들에 정렬되어 이들에 전기적으로 접속됨으로서 회로 트레이스와 전기적으로 접속된다.

제1 실시예와 같이, 도 13의 미절단 패키지된 반도체 장치에 대해 통상의 웨이퍼 테스트 및 번인 테스트를 테스터(도시없음)를 사용해서 장치 접촉부(54)를 통해 수행할 수 있다. 테스트 후에, 도 13의 미절단 패키지된 반도체 장치를 절단하여 칩크기의 패키지된 반도체 장치를 얻도록 한다.

반도체 웨이퍼(1)의 칩영역(10)의 유전 패드장착면에 먼저 접착하는 대신에, 유전 접착층(102)은 전술한 방식으로 기판(5)의 회로 배치면(50)에 먼저 접착될 수 있다.

도 14 및 도 15는 본 발명에 따라 패키지된 반도체 장치 제조방법의 제3 실시예의 일부 단계를 도시한 부분 단면도이다. 제2 실시예와는 달리, 제1 도전형 몸체부(30)는 와이어 본딩기(도시없음)를 사용하여 반도체 웨이퍼(1)의 칩영역(10) 의 본딩패드(100) 상에 설치된다. 이 실시예에서, 각각의 제1 도전형 몸체부(30)는 도전형 금 볼 형태이다. 그후에, 도 15에 도시한 바와 같이, 유전 접착층(102)의 제1 측은 반도체 웨이퍼(1)의 칩영역(10) 중 적어도 한 영역의 유전 패드 장착면(101)에 접착된다. 본 실시예에서, 유전 접착층(102)는 반도체 웨이퍼(1)의 모든 칩영역(10)의 유전 패드장착면(101)을 피복할 만큼의 크기를 갖는다. 유전 접착층(102)에는 복수의 개구부(1020)이 형성되고, 이중 일부는 제1 도전형 몸체부(3)로 연장되게 이에 일치된다.

제3 실시예의 방법의 나머지 단계는 제2 실시예의 방법에 관련하여 도 11 내지 도 13에 도시한 것들과 유사하므로 간략화를 위해서 더 이상 기술하지 않겠다.

본 발명에 대해서 가장 실용적이고 바람직한 실시예로 간주된 것에 관련하여 기술하였으나, 이 발명은 개시된 실시예로 한정되지 않으며 모든 수정 및 등가구성을 포괄하도록 정신 및 최광의의 해석 내에 포함되는 여러 가지 구성을 포함하게 한 것이다.

Claims (30)

1. 패키지된 반도체 장치에 있어서,

   칩영역의 내부회로에 접속을 위한 복수의 본딩패드가 설치되어 있고 유전 패드장착면을 구비한 상기 칩영역을 갖는 반도체 웨이퍼;

   상기 반도체 웨이퍼의 상기 칩영역 상에 놓여지며, 상기 반도체 웨이퍼의 상기 절연 패드장착면에 면하는 회로 배치면을 갖고 있고, 복수의 땜납점을 갖는 회로 트레이스가 형성된 기판;

   상기 절연 패드 장착면과 상기 회로 배치면 사이에 배치되며 상기 땜납점의 대응하는 것들에 상기 본딩패드를 전기적으로 상호접속하는 복수의 도전형 몸체;

   상기 반도체 웨이퍼와 상기 기판간에 배치된 것으로, 상기 유전 패드장착면과 상기 회로배치면을 이격시키는 스페이서 수단; 및

   상기 회로 배치면에 대향되는 상기 기판의 또 다른 면에 형성되고 상기 회로 트레이스에 전기적으로 접속되는 복수의 장치 접촉부를 포함하는 것을 특징으로 하는 패키지된 반도체 장치.
2. 제1항에 있어서, 상기 스페이서 수단은 상기 유전 패드장착면과 상기 회로 배치면간에 연장하여 상기 반도체 웨이퍼와 상기 기판간에 틈을 형성하는 복수의 포스트를 포함하는 것을 특징으로 하는 패키지된 반도체 장치.
3. 제2항에 있어서, 상기 반도체 웨이퍼와 상기 기판간 틈을 채우는 절연체층을 더 포함하는 것을 특징으로 하는 패키지된 반도체 장치.
4. 제3항에 있어서, 상기 절연체층은 엑폭시 수지로부터 만들어진 것을 특징으로 하는 패키지된 반도체 장치.
5. 제1항에 있어서, 상기 도전형 몸체들은 도전형 금속 페이스트로부터 형성된 을 특징으로 하는 패키지된 반도체 장치.
6. 제2항에 있어서, 상기 도전형 몸체들 및 상기 포스트들은 도전형 금속 페이스트로부터 형성된 것을 특징으로 하는 패키지된 반도체 장치.
7. 제1항에 있어서, 상기 장치 접촉부는 볼 접촉부로서 형성된 것을 특징으로 하는 패키지된 반도체 장치.
8. 제1항에 있어서, 상기 도전형 몸체 각각은 상기 본딩패드 중 대응하는 것에 전기적으로 접속되고 이로부터 연장되는 가는 연장부, 및 상기 연장부의 일단부 상에 형성되고 상기 땜납점들 중 대응하는 것에 전기적으로 접속된 확장부를 갖는 것을 특징으로 하는 패키지된 반도체 장치.
9. 제1항에 있어서, 상기 기판에는 상기 회로 트레이스에 전기적으로 접속되는 복수의 도금된 관통공이 더 형성되어 있으며, 상기 장치 접촉부는 상기 회로 트레이스와 전기적으로 접속되게 상기 도금된 관통공의 대응하는 것들에 정렬되어 이들에 전기적으로 접속된 것을 특징으로 하는 패키지된 반도체 장치.
10. 제1항에 있어서, 상기 스페이서 수단은 상기 칩영역의 상기 유전 패드 장착면 상에 접착되는 제1 측과 상기 기판의 상기 회로 배치면 상에 접착되는 제2 측을 갖는 유전 접착층을 포함하며, 상기 유전 접착층에는 상기 도전형 몸체가 상기 유전 패드장착면과 상기 회로 배치면간에 연장될 수 있게 하는 복수의 개구부가 형성된 것을 특징으로 하는 패키지된 반도체 장치.
11. 제10항에 있어서, 상기 유전 접착층 내에 상기 개구부를 채우는 절연체층을 더 포함하는 것을 특징으로 하는 패키지된 반도체 장치.
12. 제11항에 있어서, 상기 절연체층은 에폭시 수지로부터 만들어지는 것을 특징으로 하는 패키지된 반도체 장치.
13. 패키지된 반도체 장치 제조방법에 있어서,

    (a) 칩영역의 내부회로에 접속을 위한 복수의 본딩패드가 설치되어 있고 유전 패드장착면을 구비한 상기 칩영역을 갖는 반도체 웨이퍼를 준비하는 단계;

    (b) 상기 본딩패드의 대응하는 것들에 접속되는 복수의 제1 도전형 몸체부분을 상기 유전 패드장착면 상에 형성하는 단계;

    (c) 복수의 땜납점을 갖는 회로 트레이스가 형성된 회로 배치면을 갖는 기판을 준비하는 단계;

    (d) 상기 땜납점의 대응하는 것들에 접속되는 복수의 제2 도전형 몸체부를 상기 회로 배치면 상에 형성하는 단계;

    (e) 상기 유전 패드장착면 및 상기 회로 배치면 중 한 면 상에 스페이서 수단을 설치하는 단계;

    (f) 상기 회로 배치면이 상기 유전 패드장착면에 면하게 하고, 상기 제2 도전형 몸체부를 상기 제1 도전형 몸체부의 대응하는 것들에 용접되게 하여 상기 본딩패드와 상기 땜납패드의 대응하는 것들을 전기적으로 상호접속되게 하고, 상기 스페이스 수단이 상기 유전 패드장착면과 상기 회로 배치면을 서로 이격시키도록, 상기 반도체 웨이퍼의 상기 칩영역 상에 상기 기판을 배치하는 단계; 및

    (g) 상기 회로 배치면에 대향되는 상기 기판의 또 다른 면에, 상기 회로 트레이스에 전기적으로 접속되는 복수의 장치 접촉부를 형성하는 단계를 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
14. 제13항에 있어서, 상기 단계 (b)는, 부단계들로서,

    (b1) 상기 본딩패드와 함께 작용하는 제1 벽들로 국한되어 접촉 수용공간을 형성하는 복수의 제1 구멍이, 상기 칩영역의 상기 본딩패드에 정렬된 위치들에 상기 본딩패드가 노출되게 형성된 강철판을 상기 칩영역의 상기 유전 패드 장착면에 배치하는 단계;

    (b2) 인쇄물질로서 도전형 금속 페이스트를 사용하여, 상기 접촉 수용공간 내에 상기제1 도전형 몸체부를 형성하도록 상기 강철판 상에 인쇄하는 단계; 및

    (b3) 상기 칩 영역의 상기 유전 패드장착면으로부터 상기 강철판을 제거하는 단계를 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
15. 제14항에 있어서, 상기 단계 (e)는 상기 단계 (b)와 동시에 수행되며;

    상기 단계 (b1)에서 상기 강철판에는 상기 유전 패드장착면과 함께 작용하는 제2 벽들로 국한되어 스페이서 수용공간을 형성하는 복수의 제2 구멍이 더 형성되며;

    상기 단계 (b2)에서, 상기 스페이서 수단으로서 작용하는 복수의 포스트는 상기 접촉 수용공간 내에 상기 제1 도전형 몸체부의 형성과 동시에 상기 스페이서 수용공간에 형성되는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
16. 제15항에 있어서, 상기 단계 (b)는,

    (b4) 상기 제1 도전형 몸체부와 상기 포스트를 경화시키도록 가열건조하는 부단계를 더 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
17. 제13항에 있어서, 상기 단계 (e)는 상기 단계 (b)와 상기 단계 (d) 중 한 단계와 동시에 수행되는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
18. 제13항에 있어서, 상기 단계 (d)는, 부단계들로서,

    (d1) 상기 땜납점들과 함께 작용하는 벽들로 국한되어 접촉 수용공간을 형성하는 복수의 구멍이, 상기 회로배치면의 상기 땜납점들에 정렬되는 위치들에 상기 땜납점이 노출되게 형성된 강철판을 상기 회로배차면 상에 배치하는 단계;

    (d2) 인쇄물질로서 도전형 금속 페이스를 사용하여, 상기 접촉 수용공간 내에 상기 제2 도전형 몸체부를 형성하도록 상기 강철판 상에 인쇄하는 단계; 및

    (d3) 상기 기판의 상기 회로 배치면으로부터 상기 강철판을 제거하는 단계를 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
19. 제15항에 있어서, 상기 단계 (f)에서, 상기 포스트는 상기 반도체 웨이퍼와 상기 기판간에 틈을 형성하도록 상기 유전 패드장착면과 상기 회로 배치면간에 연장되고, 상기 방법은,

    (h) 상기 단계 (f)와 (g) 사이에, 상기 반도체 웨이퍼와 상기 기판간 상기 틈을 절연체 물질로 채우는 단계를 더 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
20. 제19항에 있어서, 상기 단계 (h)에서, 상기 절연체 물질은 에폭시 수지인 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
21. 제13항에 있어서, 상기 단계 (g)에서, 상기 장치 접촉부는 볼 접촉부로서 형성된 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
22. 제13항에 있어서, 상기 단계 (f)에서, 상기 제1 도전형 몸체부 각각은 상기 본딩패드의 대응하는 것에 전기적으로 접속되고 이로부터 연장된 가는 연장부, 및 상기 연장부의 일단부에 형성되어 있고 상기 땜납점의 대응하는 것에 전기적으로 접속된 확장부를 구비한 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
23. 제13항에 있어서, 상기 단계 (c)에서, 상기 기판은 상기 회로 트레이스에 전기적으로 접속되는 복수의 도금된 관통공을 더 구비하고,

    상기 단계 (g)에서, 상기 장치 접촉부는 상기 회로 트레이스와 전기적으로 접속되게 상기 도금된 관통공의 대응하는 것들에 정렬되어 이들에 전기적으로 접속된 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
24. 제13항에 있어서, 상기 반도체 웨이퍼는 복수의 상기 칩영역을 갖는 미절단 반도체 웨이퍼이며, 상기 기판은 상기 반도체 웨이퍼의 상기 칩영역 중 적어도 한 영역의 상기 절연 패드 장착면을 피복할만큼 충분한 크기를 갖는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
25. 제24항에 있어서, 미절단된 패키지된 반도체 장치는 상기 단계 (g)에서 얻어지며, 상기 방법은,

    (i) 상기 미절단된 패키지된 반도체 장치를 테스트하는 단계;

    (j) 칩크기의 패키지된 반도체 장치를 얻기 위해서 상기 미절단된 패키지된 반도체 장치를 절단하는 단계를 더 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
26. 제13항에 있어서, 상기 단계(e)는 상기 스페이서 수단으로서 작용하는 유전 접착층의 제1 측을 상기 유전 패드장착면과 상기 회로배치면 중 상기 한 면에 접착하는 부단계를 포함하며,

    상기 단계 (f)에서, 상기 유전 접착층은 상기 유전 패드장착면과 상기 회로 배치면 중 다른 한 면에 부착되는 제2 측을 가지며, 상기 절연 접착층에는 상기 제1 및 제2 도전형 몸체부의 대응하는 것들이 연장되어 상기 제2 도전형 몸체부를 상기 제1 도전형 몸체부의 대응하는 것들에 용접되게 하는 복수의 개구부가 형성된 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
27. 제26항에 있어서, (k) 상기 (f)와 (g) 사이에, 상기 절연 접착층 내의 상기 개구부에 절연체 물질을 채우는 단계를 더 포함하는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
28. 제27항에 있어서, 상기 절연체 물질은 에폭시 수지인 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
29. 제13항에 있어서, 상기 단계 (b)에서, 상기 제1 도전형 몸체부는 와이어-본딩기를 사용하여 상기 본딩패드에 설치되는 것을 특징으로 하는 패키지된 반도체 장치 제조방법.
30. 제29항에 있어서, 상기 단계(b)에서, 상기 제1 도전형 몸체부 각각은 도전형 볼로서 형성된 것을 특징으로 하는 패키지된 반도체 장치 제조방법.