JP7209513B2

JP7209513B2 - 半導体チップの製造方法および半導体ウェハ

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Publication number: JP7209513B2
Application number: JP2018218257A
Authority: JP
Inventors: 吉徳松野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-11-21
Filing date: 2018-11-21
Publication date: 2023-01-20
Anticipated expiration: 2038-11-21
Also published as: JP2020088093A

Description

本発明は半導体チップの製造方法に関し、特に、半導体ウェハ上に半導体装置のチップ（半導体チップ）となる領域を配置する技術に関するものである。

シリコンの半導体ウェハが「１１－９（eleven nine，99.999999999％）」の表現に代表されるようにほぼ無欠陥の成熟した品質であるのに比べ、炭化珪素半導体（ＳｉＣ）のエピタキシャルウェハにはまだまだ多くの欠陥が存在する。

下記の特許文献１には、半導体ウェハ上の欠陥の場所を示した検査マップを配線パターンの設計データと重ね合わせ、配線パターンの形成領域を欠陥の位置からずらすことで、不良率を下げて歩留まりを向上させる技術が開示されている。

なお、本明細書では「半導体ウェハ」、「半導体チップ」、「エピタキシャル成長」の各語をそれぞれ「ウェハ」、「チップ」、「エピ」と略称することもある。

特開２０１１－００７６４８号公報

半導体ウェハの欠陥のうち、ウェハプロセスを経たデバイスチップの電気特性を評価したときに特性不良の致命的要因となるものは「キラー欠陥（致命欠陥）」と呼ばれる。従来より半導体基板およびエピ層の欠陥密度を低減させるための技術開発が進められているが、キラー欠陥を含むチップはプロセス投入の時点で不良チップになることが決定付けられており、キラー欠陥を不活性化する技術がない限り、その救済は不可能である。

ＳｉＣウェハに関しては、ウェハプロセスの改良が進み、ウェハプロセスに起因する不良チップの発生は低減されつつある。それに伴って、ウェハプロセスに投入されたＳｉＣエピウェハに元々存在していたキラー欠陥に起因する不良チップの、全不良チップに占める割合は増加している。よって、さらなる歩留まりの向上を目指すには、キラー欠陥対策が大きな課題となる。特許文献１では、欠陥がキラー欠陥かどうかは考慮されていない。

本発明は以上のような課題を解決するためになされたものであり、キラー欠陥を含む半導体チップの発生を抑制することを目的とする。

本発明に係る半導体チップの製造方法は、半導体ウェハの欠陥を検出し、検出された欠陥がキラー欠陥か否かを判定するキラー欠陥判定工程と、前記キラー欠陥と判定された欠陥の位置を示す欠陥マップを作成する欠陥マップ作成工程と、前記半導体ウェハ上に、半導体チップとなる複数のチップ領域および前記複数のチップ領域を区画する複数の切断ラインをレイアウトし、前記欠陥マップに基づいて、前記キラー欠陥と判定された欠陥を含むチップ領域の数を減らす、あるいは、前記キラー欠陥と判定された欠陥を含まないチップ領域の数を増やすように、前記複数のチップ領域および前記複数の切断ラインのレイアウトを調整するチップレイアウト工程と、前記チップレイアウト工程でレイアウトが調整された前記複数の切断ラインに沿って前記半導体ウェハを切断することで、前記半導体チップを切り出すウェハ切断工程と、を備え、前記チップレイアウト工程は、前記キラー欠陥判定工程においてキラー欠陥として複数の線欠陥が検出された場合に、前記複数の線欠陥の延伸方向の平均と前記複数の切断ラインの延伸方向とが一致するように、前記複数のチップ領域および前記複数の切断ラインを平面視で回転させて位置調整する工程を含む。

本発明によれば、キラー欠陥を含む半導体チップの発生が抑制されるため、半導体ウェハの実効的な欠陥密度が低減し、半導体装置の歩留まり向上に寄与できる。

本発明の実施の形態に係る半導体チップの製造方法の処理手順を示すフローチャートである。半導体ウェハの欠陥マップの例を示す図である。半導体ウェハの切断技術の種類を説明するための図である。実施の形態２におけるチップ領域および切断ラインのレイアウトの例を示す図である。実施の形態３におけるチップ領域および切断ラインのレイアウトの例を示す図である。実施の形態４におけるチップ領域および切断ラインのレイアウトの例を示す図である。実施の形態４におけるチップ領域および切断ラインのレイアウトの例を示す図である。実施の形態５におけるチップ領域および切断ラインのレイアウトの例を示す図である。実施の形態６におけるチップ領域および切断ラインのレイアウトの例を示す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。キラー欠陥の例を示す顕微鏡写真を表す図である。

＜実施の形態１＞
図１は、本発明の実施の形態に係る半導体チップの製造方法の処理手順を示すフローチャートである。図１に示すように、本実施の形態に係る半導体チップの製造方法は、以下のステップＳＴ１～ＳＴ３の処理を含む。

ステップＳＴ１は、例えば光学式表面検査装置などの表面検査手段を用いて、半導体ウェハの欠陥を検出し、検出された欠陥のそれぞれについてキラー欠陥か否かの判定を行う「キラー欠陥判定工程」である。なお、ウェハの欠陥には、結晶欠陥だけでなく、例えばスクラッチ（基板表面やエピ層表面をＣＭＰ（Chemical Mechanical Polishing）研磨したときに砥粒痕跡として残留する線状欠陥）やバンチングステップなども含まれていてもよい。

現在の技術では、ウェハプロセスへ投入する前の時点でキラー欠陥を過不足なく検出することは容易ではないが、例えば、過去に特定されたキラー欠陥のサイズや形状、検出画像（Ｘ線トポグラフィ画像など）におけるコントラストなどに基づいて、検出された欠陥の特徴を分析することによって、その欠陥がキラー欠陥か否かをある程度の精度で判定できる。例えば、サイズが大きい欠陥や、検出画像においてコントラストが高い欠陥は、キラー欠陥になりやすい傾向にあるため、サイズまたはコントラストが予め定められた閾値を超える欠陥をキラー欠陥と判定するといった方法が考えられる。

図１０～図２１に、過去のデバイスチップの電気特性評価において特定されたキラー欠陥の顕微鏡写真を示す。なお、図１０～図２１には含まれていないが、「ダウンフォール」と呼ばれるエピタキシャル成長の直前またはエピタキシャル成長中のパーティクル起因の欠陥や、巨大マイクロパイプ（ＳｉＣ基板特有の貫通穴）のように、電気特性評価を行うまでもなくキラー欠陥となることが明らかな欠陥も存在する。

以上のような観点から、本実施の形態では、
（ａ）サイズが２００μｍ以上の大きな欠陥（線欠陥も含む）
（ｂ）明確なダウンフォール欠陥
（ｃ）サイズが５０μｍ以上のマイクロパイプ
（ｄ）その他、図１０～図２１に例示したキラー欠陥と比較して、サイズ、形状もしくはコントラストが同レベル以上の欠陥
のいずれかの条件に該当する欠陥を、キラー欠陥と判定するという方法をとる。この判定の処理は、コンピュータによる画像解析やパターンマッチングなどにより、客観的かつ自動的に行われることが好ましい。

なお、上記の条件（ａ）～（ｄ）に該当する欠陥であっても、例えば、極めて浅いスクラッチなど、キラー欠陥でないと容易に分かるものは、キラー欠陥と判定する必要はない。キラー欠陥の判定技術については、キラー欠陥を見極める知見および技術の今後の進展が望まれる。

図１に戻り、ステップＳＴ２は、ステップＳＴ１でキラー欠陥と判定された欠陥（以下、単に「キラー欠陥」という）の、半導体ウェハ上の位置を示す欠陥マップを作成する「欠陥マップ作成工程」である。欠陥マップには、キラー欠陥だけでなく、非キラー欠陥（キラー欠陥でないと判定された欠陥）の位置も示されていてもよい。

図２に、欠陥マップの一例を示す。図２の欠陥マップには、ウェハ１０の画像上に１１個の欠陥ａ～ｋの位置がドットで示されており、そのうち欠陥ａ，ｂ，ｄ～ｉ，ｋはキラー欠陥、欠陥ｃ，ｊは非キラー欠陥である。なお、図２に示すウェハ１０は、オリエンテーションフラット（以下「オリフラ」と略称する）として、第１オリフラ１１および第２オリフラ１２を有しているが、オリフラの数は２つでなくてもよい。

ステップＳＴ３は、半導体ウェハ上に、例えばＳＢＤ（Schottky Barrier Diode）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）チップなどの半導体チップとなる複数のチップ領域と、それら複数のチップ領域を区画する複数の切断ラインとを、写真製版でレイアウトする「チップレイアウト工程」である。

チップレイアウト工程では、ステップＳＴ２で作成された欠陥マップに基づいて、キラー欠陥を含むチップ領域の数を減らすように、あるいは、キラー欠陥を含まないチップ領域の数を増やすように、チップ領域および切断ラインのレイアウトを調整する処理（以下「レイアウト調整処理」と称す）が行われる。切断ラインは、５０μｍ程度の幅を有しているため、キラー欠陥が切断ラインに収まるようにレイアウトを調整することで、チップ領域をキラー欠陥からずらすことができる。なお、切断ラインの幅は「カーフ幅」と呼ばれる。

レイアウト調整処理は、チップ領域のレイアウトパターンと欠陥マップとの位置合わせを行う制御プログラムを実行するコンピュータを用いて行われ、例えば、キラー欠陥を含むチップ領域の数が最小となるように、あるいは、キラー欠陥を含まないチップ領域の数が最大となるように、もしくは、キラー欠陥を含まないチップ領域の数に対するキラー欠陥を含むチップ領域の数の比が最小となるように、自動的にレイアウトが最適化されることが好ましい。

ステップＳＴ４は、ステップＳＴ３でレイアウトされた切断ラインに沿って半導体ウェハを切断することで、半導体チップを切り出す「ウェハ切断工程」である。

チップ領域および切断ラインのレイアウトは、ステップＳＴ３のレイアウト調整処理で、キラー欠陥を含むチップ領域の数がなるべく少なくなるように、あるいは、キラー欠陥を含まないチップ領域の数がなるべく多くなるように調整されているため、ウェハ切断工程においてキラー欠陥を含む半導体チップが発生することは抑制され、その結果、半導体装置の歩留まりが向上する。また、ウェハ切断工程では、切断ライン上に位置するキラー欠陥は消失するため、事実上、ウェハにレイアウトされた切断ライン上のキラー欠陥は無視できる。よって、ウェハの実効的なキラー欠陥の密度は、実際の密度よりも低くなると言える。

なお、ウェハの切断技術としては、「スクライビング」や「ダイシング」があり、いずれもステップＳＴ４のウェハ切断工程に適用可能であるが、以下の実施の形態ではダイシングが行われるものとする。

広義のダイシングはスクライビングも含むとも言えるが、図３を用いて、スクライビングとダイシングの違いについて説明する。図３（ａ）～（ｄ）は、スクライビングまたはダイシングにより切断されたウェハ１０の切断ラインを横切る断面図であり、斜線部は切断によるウェハ１０の消失部３０である。

図３（ａ）に示すスクライビングは、ウェハ１０の表面に浅い溝を形成した後、曲げ応力を加えて溝の部分に応力を集中させ、ウェハ１０を折ることで、ウェハ１０からチップを切り出す技術である。スクライビングには低コストというメリットがあるが、ウェハ１０を折る際に生じるバリ３１またはチッピング（欠け）３２によって、チップの寸法精度の悪化を招くリスクがある。

一方、図３（ｂ）～（ｄ）に示すダイシングは、ダイシングソーを用いて、ウェハ１０から半導体チップを切り出す技術であり、スクライビングよりも加工精度が高いというメリットがある。ダイシングを行う際には、切り出されたチップが飛散しないよう、ウェハ１０を予めダイシングシート２０に貼り付けておくのが一般的である。

また、ダイシングは、ウェハ１０の厚みに対してどの程度の深さまでダイシングソーで切断するかにより、フルカット（図３（ｂ））、セミフルカット（図３（ｃ））、ハーフカット（図３（ｄ））に分類されることもある。ウェハ１０の厚みの半分程度しか切断しないハーフカットのダイシングは、スクライビングに近い技術であり、スクライビングと同様にバリ３１またはチッピング３２が発生するおそれがある。ただし、ハーフカットの変形として、ウェハ１０を厚みの半分程度まで切断した後に、ウェハ１０の裏面を研磨して薄板化することで、個々のチップに分割する方法もあり、この方法ではバリやチッピングが発生するリスクは少ない。

＜実施の形態２＞
以下の実施の形態では、チップレイアウト工程（ステップＳＴ３）で行われるチップ領域および切断ラインのレイアウトの調整（レイアウト調整処理）の具体例を示す。ここでは、欠陥マップ作成工程（ステップＳＴ２）において、図２に示す欠陥マップが作成されたものと仮定する。

レイアウト調整処理は、例えば、図４のように、チップ領域１および切断ライン２の２次元座標（Ｘ座標、Ｙ座標）のオフセットを調整することで行うことができる。なお、図４においては、オフセットが０のときの２次元座標の原点をウェハ１０の中心とし、第１オリフラ１１に垂直な方向にＹ座標軸、第２オリフラ１２に垂直な方向にＸ座標軸をとっている。また、図４では、縦横１本ずつの切断ライン２を代表的に示しているが、隣り合うチップ領域１の間の領域はいずれも切断ライン２に相当する。

図４の例では、キラー欠陥ｄ，ｅ，ｆ，ｇ，ｈ，ｋが切断ライン２上に位置するように、チップ領域１および切断ライン２のＸ座標およびＹ座標のオフセットを調整することでレイアウト調整処理が行われ、キラー欠陥を含むチップ領域１は、それぞれキラー欠陥ａ，ｂ，ｉを含む３つに抑えられている。

レイアウト調整処理が、チップ領域１および切断ライン２の２次元座標のオフセット調整によって行われる場合、チップ領域１および切断ライン２のレイアウトは、ウェハ１０の第１オリフラ１１および第２オリフラ１２に対して左右もしくは上下非対象になる。しかし、チップ領域１の縦方向および横方向ならびに結晶軸は、ウェハ１０の第１オリフラ１１および第２オリフラ１２に対して平行または垂直に維持される。そのため、オフセット調整によるレイアウト調整処理は、半導体チップの放電特性などの電気特性や信頼性に関して、半導体チップの縦方向および横方向と結晶軸との関係が重要となる場合に有効である。

なお、レイアウト調整処理が、チップ領域１および切断ライン２の２次元座標のオフセット調整を含む場合、ウェハ切断工程のダイシングによってウェハ１０から切り出された直後にダイシングシートに貼り付いた半導体チップは、第１オリフラ１１および第２オリフラ１２に対して左右もしくは上下非対象に並ぶこととなる。

＜実施の形態３＞
レイアウト調整処理は、例えば、図５のように、チップ領域１および切断ライン２を平面視で回転させて位置調整する工程を含んでいてもよい。図５の例では、キラー欠陥ａ，ｄ，ｅ，ｆ，ｇ，ｈ，ｋが切断ライン２上に位置するように、チップ領域１および切断ライン２の２次元座標のオフセットと回転角θとを設定することでレイアウト調整処理が行われ、キラー欠陥を含むチップ領域１は、それぞれキラー欠陥ｂ，ｉを含む２つに抑えられている。

レイアウト調整処理がチップ領域１および切断ライン２の回転を含む場合、レイアウトの自由度が高くなり、より多くのキラー欠陥を切断ライン２上に配置することが可能になる。ただし、切断ライン２は、ウェハ１０の第１オリフラ１１および第２オリフラ１２に対してウェハ１０に対し傾いてレイアウトされるため、半導体チップの電気特性や信頼性に関して、半導体チップの縦方向および横方向と結晶軸との関係が重要でない場合に有効である。

レイアウト調整処理のパラメータに回転角θを加える目的の最大の目的は、第１オリフラ１１および第２オリフラ１２に対して平行または垂直な方向の調整だけでは切断ライン２内に収めることが困難な形状のキラー欠陥を、切断ライン２内に収めることである。例えば、キラー欠陥が、第１オリフラ１１および第２オリフラ１２に対して傾いた方向に延びる線欠陥であった場合、その線欠陥の延伸方向と切断ライン２の延伸方向とが一致するように回転角θを設定することで、当該線欠陥を切断ライン２内に収めることができる。なお、線欠陥は、平面視したときの縦横比ａが、例えば「ａ≦１／３またはａ≧３」となる欠陥として定義できる。

ウェハ１０に発生する欠陥の大きさおよび形状はランダムであるため、線欠陥が複数存在する場合、ある線欠陥を切断ライン２内に収めるように回転角θを設定した結果、他の線欠陥が切断ライン２からはみ出すことも起こり得るが、レイアウト調整処理のパラメータに回転角θを加えることにより、ターゲットとするキラー欠陥をより高い確率で切断ライン２に収めることが可能になる。

また、ウェハ１０上にキラー欠陥としてＮ個の線欠陥が存在し、それぞれの線欠陥の延伸方向と第１オリフラ１１の垂線とがなす角をθ_ｎ［ｎ＝１，２，３，・・・，Ｎ］とするとき、最適な回転角θは、θ_１，θ_２，θ_３，・・・，θ_Ｎの平均値θ_ａｖｅに近い値になるであろう。また、デバイスチップの電気特性や信頼性への悪影響が比較的小さいと考えられる線欠陥のθ_ｎを、平均値θ_ａｖｅを求めるためのデータ群（θ_１，θ_２，θ_３，・・・，θ_Ｎ）から除外するのが、より実用的で効果的かもしれない。

なお、レイアウト調整処理が、チップ領域１および切断ライン２の回転を含んでいる場合、ウェハ切断工程のダイシングによってウェハ１０から切り出された直後の半導体チップは、ダイシングシートに貼り付けられた状態で、第１オリフラ１１および第２オリフラ１２に対して傾いた方向に並ぶこととなる。

＜実施の形態４＞
レイアウト調整処理は、例えば、図６のように、切断ライン２の幅（カーフ幅）を調整する工程を含んでいてもよい。図６の例では、キラー欠陥ａ，ｂ，ｄ，ｅ，ｆ，ｇ，ｈ，ｋが切断ライン２上に位置するように、２次元座標のオフセット、回転角θおよび切断ライン２の幅を設定することによってレイアウト調整処理が行われ、キラー欠陥を含むチップ領域１は、キラー欠陥ｉを含む１つに抑えられている。

切断ライン２の幅を調整した場合、ウェハ切断工程で使用するダイシングブレードおよびその回転数（回転速度）を、調整後の切断ライン２の幅に合わせて選定することが好ましい。特に、切断ライン２の幅を拡げた場合には、切断ライン２上のキラー欠陥が確実に除去されるように、切断ライン２の幅に対応する幅広のダイシングブレードを選定することが好ましい。

ダイシングのカーフ幅（ウェハの消失部の幅）には、ダイシングブレードの厚さや回転数などの仕様や、ダイシングの手法（ブレードダイシング、レーザダイシングなど）に応じて、５０μｍ、４０μｍ、３０μｍなどの選択肢がある。一般的には、カーフ幅が狭いほど、ウェハの消失部の面積を少なくできるため好ましいが、本実施の形態のように、ダイシングがキラー欠陥のトリミングの目的を兼ねる場合には、キラー欠陥を含まないチップ領域の数がなるべく多くなるようにカーフ幅を決定するとよい。また、切断ライン上に幅広な形状のキラー欠陥が存在する場合、それを確実に除去するために、敢えてカーフ幅が広めに仕上がるようダイシングブレードの仕様を選定することも有効である。

図６では、全ての切断ライン２の幅を同じように調整した例を示したが、図７のように一部の切断ライン２の幅のみを調整してもよい。この場合、ウェハ１０において、隣り合うチップ領域１間の間隔が、ウェハ１０上の場所によって異なるものとなる。幅の異なる切断ライン２のそれぞれに位置するキラー欠陥を確実に除去するために、ウェハ切断工程では、幅の広い切断ライン２を切断するときには、その幅に対応する幅広のダイシングブレードを使用することが好ましい。ただし、複数のダイシングブレードを使い分けることになるため、ウェハ切断工程が煩雑になる点に留意すべきである。

なお、レイアウト調整処理が、切断ライン２の幅を調整する工程を含んでいる場合、ウェハ切断工程のダイシングによってウェハ１０から切り出された直後のダイシングシートに貼り付いた半導体チップの間隔は、ダイシングシート上の場所によって異なるものとなる。

＜実施の形態５＞
レイアウト調整処理は、例えば、図８のように、隣り合うチップ領域１の間に配置する切断ライン２の本数を調整する工程を含んでいてもよい。図８においては、図７において幅を拡げた切断ライン２に対応する部分に、２本の切断ライン２を並べて配置することで、図７と同様のレイアウトを実現している。この場合、２本の切断ライン２を並べた部分は、ウェハ切断工程で２回に分けて切断する必要があるが、ダイシングブレードの種類は１つで済むため、ウェハ切断工程の煩雑化は抑えられる。なお、隣り合うチップ領域１の間に配置する切断ライン２の本数は３本以上でもよく、その場合、両端に位置する２本の切断ライン２のみを切断すればよい。つまり、切断ライン２を３本以上並べて配置した部分も、２回に分けて切断すればよく、３回以上に分ける必要はない。

なお、レイアウト調整処理が、一部の隣り合うチップ領域１間に配置する切断ライン２の本数を調整する工程を含んでいる場合、ウェハ１０において、隣り合うチップ領域１間の間隔が、ウェハ１０上の場所によって異なるものとなる。よって、ウェハ切断工程のダイシングによってウェハ１０から切り出された直後のダイシングシートに貼り付いた半導体チップの間隔は、ダイシングシート上の場所によって異なるものとなる。

＜実施の形態６＞
図４～図８では、より多くのキラー欠陥を切断ライン２内に収めるようにチップ領域１および切断ライン２のレイアウトを調整した例を示した。しかし、例えば図９のように、ウェハ１０のキラー欠陥が局所的に集中している場合には、キラー欠陥を積極的にチップ領域１内に収めることで、結果として、キラー領域を含むチップ領域１の数を少なくすることができる。特に、キラー欠陥が集中する領域の面積が、１つのチップ領域１の面積よりも小さい場合には、それらのキラー欠陥群を１つのチップ領域１内に収めることで、キラー欠陥を含むチップ領域１は１つだけで済む。

なお、レイアウト調整処理がもたらす効果は、ウェハの口径が大きいほど、チップのサイズが小さいほど、すなわち、１枚のウェハから採取されるチップ数の理論値（「理論チップ数」、「有効チップ数」などと呼ばれる）が大きいほど、絶大となる。例えば、４インチのウェハに８ｍｍ角のチップを配置する場合の理論チップ数は約８０～９０個であり、６インチのウェハに３ｍｍ角の半導体チップを配置する場合の理論半導体チップ数は約１７６０～１７７０個である。後者の場合、ウェハの直径近くの切断ライン沿いには、１列に５０個程度のチップが配置されるため、わずか数十μｍのオフセット調整や、切断ライン２の幅調整により、キラー欠陥を含まないチップの数が５０個程度増減し得る。

図４～図９においては、チップ領域１の形状を矩形（長方形または正方形）としたが、要求される半導体チップの仕様が矩形に限定されない場合は、平行四辺形でもよい。また、半導体ウェハの材料はＳｉＣに限られず、他のワイドバンドギャップ半導体であるＧａＮやダイヤモンド、あるいは従来のシリコンでもよい。さらに、半導体チップは、先に例示したＳＢＤおよびＭＯＳＦＥＴに限られず、例えば、ＪＢＳ（Junction Barrier Schottky）、ＭＰＳ（Merged Pin Schottky），ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のチップでもよい。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１チップ領域、２切断ライン、１０ウェハ、１１第１オリフラ、１２第２オリフラ、２０ダイシングシート、３０切断時の消失部、３１バリ、３２チッピング。

Claims

半導体ウェハの欠陥を検出し、検出された欠陥がキラー欠陥か否かを判定するキラー欠陥判定工程と、
前記キラー欠陥と判定された欠陥の位置を示す欠陥マップを作成する欠陥マップ作成工程と、
前記半導体ウェハ上に、半導体チップとなる複数のチップ領域および前記複数のチップ領域を区画する複数の切断ラインをレイアウトし、前記欠陥マップに基づいて、前記キラー欠陥と判定された欠陥を含むチップ領域の数を減らす、あるいは、前記キラー欠陥と判定された欠陥を含まないチップ領域の数を増やすように、前記複数のチップ領域および前記複数の切断ラインのレイアウトを調整するチップレイアウト工程と、
前記チップレイアウト工程でレイアウトが調整された前記複数の切断ラインに沿って前記半導体ウェハを切断することで、前記半導体チップを切り出すウェハ切断工程と、
を備え、
前記チップレイアウト工程は、前記キラー欠陥判定工程においてキラー欠陥として複数の線欠陥が検出された場合に、前記複数の線欠陥の延伸方向の平均と前記複数の切断ラインの延伸方向とが一致するように、前記複数のチップ領域および前記複数の切断ラインを平面視で回転させて位置調整する工程を含む、
半導体チップの製造方法。
前記チップレイアウト工程は、前記複数のチップ領域および前記複数の切断ラインの２次元座標のオフセットを調整する工程を含む、
請求項１に記載の半導体チップの製造方法。
前記チップレイアウト工程は、前記複数の切断ラインの幅を調整する工程を含む、
請求項１または請求項２に記載の半導体チップの製造方法。
前記チップレイアウト工程は、隣り合うチップ領域間に配置する切断ラインの本数を調整する工程を含む、
請求項１から請求項３のいずれか一項に記載の半導体チップの製造方法。
前記ウェハ切断工程は、前記複数の切断ラインの幅に応じてダイシングブレードおよびその回転数を選定する工程を含む、
請求項３に記載の半導体チップの製造方法。
半導体チップとなる領域である複数のチップ領域と、
前記複数のチップ領域を区画する複数の切断ラインと、がレイアウトされた半導体ウェハであって、
前記半導体ウェハは、キラー欠陥として複数の線欠陥を含み、
前記複数の切断ラインは、前記複数の線欠陥の延伸方向の平均と前記複数の切断ラインの延伸方向とが一致するように、前記半導体ウェハに設けられたオリフラに対し傾いてレイアウトされている、
半導体ウェハ。