JP2015177071A - 半導体装置の製造方法 - Google Patents

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敦子 山下
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Abstract

【課題】製造歩留まりを向上させる。
【解決手段】実施形態の半導体装置の製造方法は、複数の半導体チップ領域のそれぞれは、第１導電形領域および第２導電形領域を有する第１ダイオードが配置される第１配置領域と、金属膜および前記金属膜に接触する半導体領域を有する第２ダイオードが配置される第２配置領域と、を有し、前記複数の半導体チップ領域を面内に配置できるウェーハ基板を準備するステップと、前記ウェーハ基板に欠陥が存在するか否か検知し、前記欠陥の座標情報を取得するステップと、前記座標情報を基に、前記欠陥が前記第１配置領域に収まるように、前記半導体チップ領域内の前記第１配置領域および前記第２配置領域の位置を決定するステップと、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
ショットキーダイオードでは、基板表面に設ける電極膜と基板との間に形成されるエネルギー障壁を利用する。そのため、炭化ケイ素ウェーハに欠陥が存在し、特に、ウェーハ基板表面に欠陥がある場合、この領域には、ショットキーダイオードを形成することができない。従って、ショットキーダイオードを炭化ケイ素ウェーハに形成する際には、欠陥を避けるように、ショットキーダイオードを形成する必要がある。
しかし、欠陥を避けるようにショットキーダイオードを配置すると、ウェーハ基板から取り出すことができるチップ面積が低下してしまい、半導体装置の製造歩留まりが低下する。
特開２００７−１８４３７１号公報
本発明が解決しようとする課題は、製造歩留まりを向上させた半導体装置の製造方法を提供することである。
実施形態の半導体装置の製造方法は、複数の半導体チップ領域のそれぞれは、第１導電形領域および第２導電形領域を有する第１ダイオードが配置される第１配置領域と、金属膜および前記金属膜に接触する半導体領域を有する第２ダイオードが配置される第２配置領域と、を有し、前記複数の半導体チップ領域を面内に配置できるウェーハ基板を準備するステップと、前記ウェーハ基板に欠陥が存在するか否か検知し、前記欠陥の座標情報を取得するステップと、前記座標情報を基に、前記欠陥が前記第１配置領域に収まるように、前記半導体チップ領域内の前記第１配置領域および前記第２配置領域の位置を決定するステップと、を備える。
図１は、第１実施形態に係る半導体装置の製造方法を表すフローである。 図２（ａ）は、第１実施形態に係る炭化ケイ素基板を表す模式的平面図であり、図２（ｂ）は、炭化ケイ素基板に存在する欠陥の分布を表す模式図である。 図３は、第１実施形態に係る炭化ケイ素基板内に並べた半導体チップ領域を表す模式的平面図である。 図４は、第１実施形態に係る炭化ケイ素基板に対して行う露光の様子を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の製造方法を表すフローである。
まず、ウェーハ状態にある炭化ケイ素基板を準備する（ステップＳ１０）。
この炭化ケイ素基板には、半導体チップを形成する複数の半導体チップ領域を配置することができる。半導体チップは、例えば、ダイオードを備えた半導体チップである。複数の半導体チップ領域のそれぞれは、第１配置領域と第２配置領域とを有する。
第１配置領域には、ｐ形領域（第１導電形領域）およびｎ形領域（第２導電形領域）を有するｐｉｎダイオード（第１ダイオード）が配置される。第２配置領域には、金属膜および金属膜に接触する半導体領域を有するショットキーダイオード（第２ダイオード）が配置される。ショットキーダイオードは、ＪＢＳ(Junction Barrier Schottky）型のダイオードであってもよい。
次に、炭化ケイ素基板に存在する欠陥を検知し、その座標情報を取得する（ステップＳ２０）。例えば、炭化ケイ素基板の表面にレーザ線を照射して、レーザ散乱法によって欠陥を探索する。
次に、炭化ケイ素基板に欠陥が存在した場合、欠陥の座標情報を基に、欠陥が第１配置領域に収まるように、半導体チップ領域内の第１配置領域と第２配置領域の位置を決定する（ステップＳ３０）。
次に、半導体チップ領域内の第１配置領域と第２配置領域の位置を露光データに反映する（ステップＳ４０）。
以上説明したフローをより具体的に説明する。
図２（ａ）は、第１実施形態に係る炭化ケイ素基板を表す模式的平面図であり、図２（ｂ）は、炭化ケイ素基板に存在する欠陥の面内分布を表す模式図である。
図２（ａ）に表す炭化ケイ素基板１を準備する。炭化ケイ素基板１には、通常、ダウンフォールに基づく欠陥、エピタキシャル成長時に発生した欠陥、三角欠陥等の欠陥２（表面欠陥）がランダムに存在している。
欠陥２の位置を求める際には、予め、炭化ケイ素基板１の表面を、炭化ケイ素基板１の面内においてＸ方向（第１方向）またはＸ方向に交差するＹ方向（第２方向）に並ぶ複数の領域３に区分けする。ここで、炭化ケイ素基板１内の任意の基準点Ｐを定める。
続いて、レーザ散乱法によって、基準点Ｐからの複数の領域３のそれぞれにおける欠陥２の位置（例えば、座標）を求める。これにより、炭化ケイ素基板１に存在する欠陥２の面内分布が求まる。この面内分布のデータは、欠陥を検知する測定器、露光装置に格納される。そして、この面内分布に基づいて、半導体チップ領域内では、どの位置にｐｉｎダイオード（第１配置領域）を配置するか、あるいは、どの位置にショットキーダイオード（第２配置領域）を配置するか、を決定する。配置の割り当てでは、最も効率が良い配置が判断され、個々の半導体チップ領域の位置が決定される。配置の割り当ては、露光データとして反映される。
図３は、第１実施形態に係る炭化ケイ素基板内に並べた半導体チップ領域を表す模式的平面図である。
図３には、炭化ケイ素基板１内に設ける複数の半導体チップ領域１０がＸ方向およびＹ方向に並んだ様子が表されている（図中破線）。半導体チップ領域１０は、ｐｉｎダイオードが配置される第１配置領域１１と、ショットキーダイオードが配置される第２配置領域１２と、を有している。
図３には、一例として、半導体チップ領域１０中に、３個の第２配置領域１２と、この３個の第２配置領域１２を囲む第１配置領域１１を例示したが、この数に限られない。つまり、複数の半導体チップ領域１０のそれぞれにおいて、第１配置領域１１と第２配置領域１２とがそれぞれ少なくとも１つ配置される。また、半導体チップにサージ耐量を持たせるために、第１配置領域１１の数よりも第２配置領域１２の数が多くなるように、第１配置領域１１および第２配置領域１２が配置される。
ここで、サージとは、例えば、突発的な電流または電圧が入った際にダイオードが破壊されないよう信頼性を確保するための電気特性である。従って、第１配置領域１１の数よりも第２配置領域１２の数が多くなるように配置することで、通常動作での機能は維持しつつサージ耐量を増すことができる。
仮に、欠陥２が検知された場合、半導体チップ領域１０内の配置については、上述したように、欠陥２の位置がｐｉｎダイオードの第１配置領域１１に収まるように、複数の半導体チップ領域１０中のいずれかの半導体チップ領域１０の位置が決定される。図３には、そのいずれかの半導体チップ領域１０の符号を「１０ａ」として表している。
例えば、半導体チップ領域１０ａにおいては、他の半導体チップ領域１０に比べて、第２配置領域１２ａの面積を大きくし、第２半導体領域１２ｂの面積を小さくしている。そして、第２配置領域１２ａと第２半導体領域１２ｂに挟まれた第１配置領域１１中の領域１１ａを、欠陥２が存在する位置にずらしている。次に、これらの第１配置領域と第２配置領域の位置を露光データに反映する。
図４は、第１実施形態に係る炭化ケイ素基板に対して行う露光の様子を表す模式的平面図である。
続いて、炭化ケイ素基板１に対して露光を施す際には、半導体チップ領域１０に対応したレチクルマスクを用い、炭化ケイ素基板１に対して複数の半導体チップ領域１０のそれぞれのパターンを転写する（図中実線）。パターン転写では、例えば、Ｙ方向にそって、１ラインの光ショットを行い、このラインの光ショットが済んだ後、このラインの隣りの１ラインの光ショットを行う。この動作が順次繰り返される。
露光では、上述した露光データを基に、各半導体チップ領域１０について行う。
この露光が終了した後、引き続き、炭化ケイ素基板１に対して、エッチング、成膜等のウェーハプロセスが施される。さらに、終端領域等、電極等が形成される。
従前では、ショットキーダイオードを配置した場所に偶発的に欠陥２が存在したした場合には、ダイシング加工により個片化された半導体チップが事後的に欠陥を含む不良品として取り扱われていた。
これに対し、第１実施形態では、炭化ケイ素基板１に欠陥２が存在しても、欠陥２の存在するところにはｐｉｎダイオードを配置している。また、欠陥２を避けるようにショットキーダイオードを配置している。
つまり、ウェーハ基板表面に欠陥が存在としても、ウェーハ基板表面から深い位置にｐｎ接合が位置するｐｎ型ダイオードであれば、欠陥がある位置に問題なくｐｎ型ダイオードを配置することができる。これにより、不良品として取り扱われる半導体チップが低減し、半導体装置の製造歩留まりが向上する。
また、ｐｎ型ダイオードのサージ耐量は比較的弱くても、ショットキーダイオードの数とｐｉｎ型ダイオードの数とは、前者の方を後者より多く配置すれば、高いサージ耐量を備えた半導体装置が形成される。なお、半導体チップ領域１０ａには、ダイオードの他に、ＭＯＳＦＥＴ、ＩＧＢＴ等を併設してもよい。
前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 炭化ケイ素基板 ２ 欠陥 ３ 領域 １０ 半導体チップ領域 １０ａ 半導体チップ領域 １１、１１ａ 第１配置領域 １２、１２ａ、１２ｂ 第２配置領域

Claims (5)

  1. 複数の半導体チップ領域のそれぞれは、第１導電形領域および第２導電形領域を有する第１ダイオードが配置される第１配置領域と、金属膜および前記金属膜に接触する半導体領域を有する第２ダイオードが配置される第２配置領域と、を有し、前記複数の半導体チップ領域を面内に配置できるウェーハ基板を準備するステップと、
    前記ウェーハ基板に欠陥が存在するか否か検知し、前記欠陥の座標情報を取得するステップと、
    前記座標情報を基に、前記欠陥が前記第１配置領域に収まるように、前記半導体チップ領域内の前記第１配置領域および前記第２配置領域の位置を決定するステップと、
    を備えた半導体装置の製造方法。
  2. 前記欠陥の位置を求める際には、前記ウェーハ基板内の基準点からの前記欠陥の位置を求め、前記欠陥の前記ウェーハ基板の面内における面内分布を求める請求項１に記載の半導体装置の製造方法。
  3. 前記面内分布に基づいて、前記第１配置領域の位置を決定する請求項２に記載の半導体装置の製造方法。
  4. 前記半導体チップ領域内の第１配置領域と第２配置領域の位置を露光データに反映し、 前記複数の半導体チップ領域のそれぞれの露光を行うステップをさらに備えた請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記複数の半導体チップ領域のそれぞれにおいて、前記第１配置領域と前記第２配置領域とがそれぞれ少なくとも１つ配置され、前記第１配置領域の数よりも前記第２配置領域の数が多くなるように配置される請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
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