JP7307285B2 - Gis基盤スペイシャルウェハマップ生成方法、これを利用したウェハテスト結果提供方法 - Google Patents
Gis基盤スペイシャルウェハマップ生成方法、これを利用したウェハテスト結果提供方法 Download PDFInfo
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Description
Claims (8)
- (a)実半導体ウェハの横および縦の大きさに対応する環状レイヤを生成する段階;
(b)前記環状レイヤ上にエッジ(edge)領域を生成する段階;
(c)前記環状レイヤの中心点上に一つのチップの大きさを参照して一つの中心チップ(chip)を生成する段階;
(d)前記チップの大きさおよびチップ間の間隔を利用して、前記中心チップを基準として前記エッジ領域まで順次前記中心チップと同一大きさのチップを繰り返し生成する段階;
(e)生成されるチップがエッジ領域に到達すると、前記環状レイヤ上のすべてのチップを含むチップレイヤを生成する段階;および、
(f)一つのチップに含まれる複数の構成要素に対するそれぞれのレイヤを生成して動的ウェハマップを生成する段階を含み、
前記複数の構成要素は、
一つのチップに含まれる複数のバンク(BANK)、一つのバンクを複数個に分割するマット(Mat)および一つのマットに含まれる複数のセル(CELL)であり、
前記(f)段階は、
(f1)前記チップに含まれるカラム(Column)およびロウ(Row)方向のバンクの個数を基準としてバンクリストを生成する段階;
(f2)バンクの大きさおよび各バンク間の距離(Gap)を基準としてバンクレイヤを生成する段階;
(f3)バンク別に指定されたバンクタイプ(type)によるマットリストを生成する段階;および、
(f4)マットの大きさおよび各マット間の距離を基準としてマットレイヤを生成する段階を含む
ことを特徴とするGIS基盤スペイシャルウェハマップ生成方法。 - 前記(b)段階および(c)段階の間に、
(b1)前記エッジ領域が設定された環状レイヤ上にフラットゾーン(flat zone)を生成する段階をさらに含む
請求項1に記載のGIS基盤スペイシャルウェハマップ生成方法。 - 前記(f4)段階以後、
(f5)一つのセルに含まれるダミーセル(Dummy Cell)領域、メインセル(Main Cell)領域およびリダンダントセル(Redundant Cell)領域を定義する段階;
(f6)前記ダミーセル領域内、各セル間の間隔を基準として複数のダミーセルを生成する段階;
(f7)前記メインセル領域内、メインセルの個数および各メインセル間の間隔を基準として複数のメインセルを生成する段階;
(f8)前記リダンダントセル領域内、リダンダントセルの個数および各リダンダントセル間の間隔を基準として複数のリダンダントセルを生成する段階;および、
(f9)前記ダミーセル領域、メインセル領域およびリダンダントセル領域をそれぞれ区分してセルレイヤを生成する段階を含む
請求項1に記載のGIS基盤スペイシャルウェハマップ生成方法。 - 請求項1ないし3のいずれかに記載されたGIS基盤スペイシャルウェハマップ生成方法を遂行するプログラムが記録された
ことを特徴とするコンピュータ読み取り可能な記録媒体。 - 請求項1に記載されたGIS基盤スペイシャルウェハマップを利用したウェハテスト結果提供方法であって、
(g)ウェハ単位、セル単位およびチップ単位のうちいずれか一つで進行されたウェハテストによる結果データが入力される段階;
(h)前記結果データに含まれた欠陥(Defect)またはフェイル(fail)の位置座標を抽出する段階;
(i)前記位置座標を前記GIS基盤スペイシャルウェハマップの座標体系に変換する段階;および、
(j)前記GIS基盤スペイシャルウェハマップに含まれる複数のレイヤのうち対応するいずれか一つに変換された座標体系による欠陥またはフェイルの位置座標を各レイヤ上のポイントにマッピングする段階を含む
ことを特徴とするGIS基盤スペイシャルウェハマップ生成方法を利用したウェハテスト結果提供方法。 - 前記座標体系は、前記GIS基盤スペイシャルウェハマップのチップレイヤおよびセルレイヤそれぞれに個別的に定義されるX、Yインデックスで表現される
請求項5に記載のGIS基盤スペイシャルウェハマップ生成方法を利用したウェハテスト結果提供方法。 - 前記(j)段階以後、
(k)前記GIS基盤スペイシャルウェハマップに含まれる複数のレイヤのうち二つ以上を重ねてグラフィックで表示することによって、複数のポイント間のパターン情報を分析して生産工程の問題点を導き出す段階を含む
請求項6に記載のGIS基盤スペイシャルウェハマップ生成方法を利用したウェハテスト結果提供方法。 - 請求項5ないし7のいずれかに記載されたGIS基盤スペイシャルウェハマップ生成方法を利用したウェハテスト結果提供方法を遂行するプログラムが記録された
ことを特徴とするコンピュータ読み取り可能な記録媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200132835A KR102427207B1 (ko) | 2020-10-14 | 2020-10-14 | Gis 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법 |
KR10-2020-0132835 | 2020-10-14 | ||
PCT/KR2021/013696 WO2022080740A1 (ko) | 2020-10-14 | 2021-10-06 | Gis 기반 스파샬 웨이퍼 맵 생성 방법, 이를 이용한 웨이퍼 테스트 결과 제공 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023512335A JP2023512335A (ja) | 2023-03-24 |
JP7307285B2 true JP7307285B2 (ja) | 2023-07-11 |
Family
ID=81208404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022560335A Active JP7307285B2 (ja) | 2020-10-14 | 2021-10-06 | Gis基盤スペイシャルウェハマップ生成方法、これを利用したウェハテスト結果提供方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11894278B2 (ja) |
JP (1) | JP7307285B2 (ja) |
KR (1) | KR102427207B1 (ja) |
CN (1) | CN115428134B (ja) |
WO (1) | WO2022080740A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116598219B (zh) * | 2023-07-18 | 2023-10-27 | 上海孤波科技有限公司 | 一种可视化晶圆图的生成方法、装置及电子设备 |
CN117974839A (zh) * | 2024-03-13 | 2024-05-03 | 深圳市森美协尔科技有限公司 | 晶圆图的绘制方法及相关装置 |
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JP2011113622A (ja) | 2009-11-27 | 2011-06-09 | Toshiba Corp | 不良解析方法および不良解析装置 |
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JP2020088093A (ja) | 2018-11-21 | 2020-06-04 | 三菱電機株式会社 | 半導体チップの製造方法および半導体ウェハ |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08124977A (ja) * | 1994-10-19 | 1996-05-17 | Hitachi Ltd | 半導体装置不良解析システム |
JPH1167853A (ja) | 1997-08-26 | 1999-03-09 | Mitsubishi Electric Corp | ウェーハマップ解析補助システムおよびウェーハマップ解析方法 |
US7243325B2 (en) * | 2004-07-21 | 2007-07-10 | Bae Systems Information And Electronic Systems Integration Inc. | Method and apparatus for generating a wafer map |
KR100909474B1 (ko) | 2005-08-10 | 2009-07-28 | 삼성전자주식회사 | 웨이퍼 결함지수를 사용하여 국부성 불량 모드를 갖는결함성 반도체 웨이퍼의 검출 방법들 및 이에 사용되는장비들 |
KR101195226B1 (ko) * | 2005-12-29 | 2012-10-29 | 삼성전자주식회사 | 반도체 웨이퍼 분석 시스템 |
US20070238201A1 (en) | 2006-03-28 | 2007-10-11 | Merritt Funk | Dynamic metrology sampling with wafer uniformity control |
JP4737764B2 (ja) | 2006-06-19 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | 半導体ウェハの検査装置、検査方法、及び検査プログラム |
JP4866263B2 (ja) * | 2007-02-19 | 2012-02-01 | 株式会社日立製作所 | 電子デバイスの品質管理方法および電子デバイスの品質管理システム |
JP6917911B2 (ja) | 2018-01-15 | 2021-08-11 | 三菱電機株式会社 | テスト条件決定装置及びテスト条件決定方法 |
KR20210026955A (ko) * | 2019-09-02 | 2021-03-10 | 삼성전자주식회사 | 반도체 소자 제조 장치, 반도체 소자 검사 장치 및 반도체 소자 제조 방법 |
-
2020
- 2020-10-14 KR KR1020200132835A patent/KR102427207B1/ko active IP Right Grant
-
2021
- 2021-10-06 JP JP2022560335A patent/JP7307285B2/ja active Active
- 2021-10-06 CN CN202180029435.7A patent/CN115428134B/zh active Active
- 2021-10-06 WO PCT/KR2021/013696 patent/WO2022080740A1/ko active Application Filing
- 2021-10-06 US US17/926,185 patent/US11894278B2/en active Active
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JP2020088093A (ja) | 2018-11-21 | 2020-06-04 | 三菱電機株式会社 | 半導体チップの製造方法および半導体ウェハ |
Also Published As
Publication number | Publication date |
---|---|
CN115428134A (zh) | 2022-12-02 |
JP2023512335A (ja) | 2023-03-24 |
KR20220049326A (ko) | 2022-04-21 |
US20230238288A1 (en) | 2023-07-27 |
CN115428134B (zh) | 2023-10-03 |
WO2022080740A1 (ko) | 2022-04-21 |
US11894278B2 (en) | 2024-02-06 |
KR102427207B1 (ko) | 2022-08-01 |
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