JP4737764B2

JP4737764B2 - 半導体ウェハの検査装置、検査方法、及び検査プログラム

Info

Publication number: JP4737764B2
Application number: JP2006168439A
Authority: JP
Inventors: 悦男濱田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-06-19
Filing date: 2006-06-19
Publication date: 2011-08-03
Anticipated expiration: 2026-06-19
Also published as: JP2007335785A

Description

本発明は、半導体ウェハを検査してチップ単位で選別を行う半導体ウェハの検査装置、検査方法、及び検査プログラムに関する。

複数のチップを有する半導体ウェハが知られている。一の半導体ウェハ上に形成された複数のチップは、個別に製品化される。従って、ウェハ単位ではなくてチップ単位で良品か不良品かのテストが行われる。このテストは、例えばテスタにより各チップの電気的特性を測定することで行われる。テストの結果、不良品と判断されたチップは、例えばマーキングなどの処理が施され、チップ単位に切り分けられた後に不良品として排除される。このように、チップをテストして良・不良の判定を行う方法として、例えば特許文献１には、測定した各ウェハのデータと規格とを比較・集計して、ウェハ間の同一座標における規格はずれの割合を一つのマップ形式にて出力することが記載されている。

ところで、テストの精度によっては、良品と判断されたチップの中にも、不良の要因を内在している可能性のあるものがある。

各チップの良・不良結果は、半導体ウェハ上での位置に依存するところが大きい。万が一にも不良品を良品として扱わないようにするために、この位置依存性を利用した検査技術が知られている。例えば特許文献２には、連続的な不良分布が発生した時に、不良チップ周辺に自動的に不良マークができるようにすることが記載されている。即ち、半導体ウェハの実測結果で不良チップが固まっていた場合、その周辺部では例えテスト結果が良品であったとしても強制的に排除する、というものである。

しかしながら、特許文献２に記載されるように、不良チップ周辺のチップを自動的に不良として扱った場合には、不良品ではないのに排除されてしまうチップの割合が大きくなり、収率が低下してしまう、という問題点があった。従って、万が一にも不良品を良品として扱わず、且つ、収率を高めることのできる検査技術の提供が望まれていた。
特開平０１−３０４７３９号公報特開２００１−２１０６８２号公報

本発明の目的は、万が一にも不良品が良品として扱われず、且つ、収率を高めることのできる半導体ウェハの検査装置、検査方法、及び検査プログラムを提供することにある。

その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数の形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。

本発明にかかる半導体ウェハの検査装置（１０）は、潜在不良領域マップを作成する潜在不良領域マップ作成部（１）と、強制排除チップ用ファイルを作成する強制排除チップ用ファイル作成部（２）と、排除チップ用ファイルを作成する排除チップ用ファイル作成部（３）と、を具備する。潜在不良領域マップ作成部（１）は、既にテストされた半導体ウェハのチップの位置毎の収率に基いて、不良となる確率が高い領域を示す情報をその潜在不良領域マップとして作成する。強制排除チップ用ファイル作成部（２）は、被検査対象の半導体ウェハ（４）の実測テストで不良となったチップの位置を示す不良チップマップと、その潜在不良領域マップとに基いて、その潜在不良領域マップに示される領域とその不良チップマップに示される領域とが重なる領域であるＡＮＤ領域を算出する。そのＡＮＤ領域に基いて強制排除チップ領域を求め、その強制排除チップ領域を示す情報としてその強制排除チップ用ファイルを作成する。排除チップ用ファイル作成部（３）は、その強制排除チップ用ファイルと前記不良チップマップとに基いて、その強制排除チップ用領域と、その不良チップマップデータに示される領域と、を合わせた領域を示す情報をその排除チップ用ファイルとして作成する。その排除チップ用ファイルを、半導体ウェハ（４）上で排除すべきチップの領域を表す情報として出力する。ここで、強制排除チップ用ファイル作成部（２）は、その強制排除チップ用ファイルを作成するに際し、その不良チップマップに示される領域のうちでそのＡＮＤ領域と位置的に連続する領域を求め、求めた領域とそのＡＮＤ領域との周囲の領域を示す情報としてその強制排除チップ用ファイルを作成することが好ましい。

上述の構成に依れば、半導体ウェハの各チップを実測した結果が不良であったチップに加えて、強制排除チップ用ファイルに示される領域中のチップも排除される。従って、実測結果は良品であるにもかかわらず不良を内在している可能性のあるチップを確実に排除することができる。

一方、強制排除チップ用ファイルが、潜在不良領域マップと不良チップマップとの重なり領域（ＡＮＤ領域）に基いて作成されるので、除去されるチップは、被検査対象の半導体ウェハ毎に決定される。これにより、不良を内在していないにもかかわらず除去されるチップ数が減るので、歩留まりを向上させることができる。

本発明に依れば、万が一にも不良品を良品として扱わず、且つ、収率を高めることのできる半導体ウェハの検査装置、検査方法、及び検査プログラムが提供される。

図面を参照して、本発明の実施の形態に係る半導体ウェハの検査装置の構成について説明する。図１は、半導体ウェハの検査装置１０の構成を機能ブロック的に示す図である。半導体ウェハの検査装置１０は、テスター５、処理装置６、システムＰＣ７、及びマーキングプロ−バー８を有している。これらは、処理装置６を介して互いにデータ交換が可能に接続されている。各構成の詳細について以下に述べる。

テスター５は、被検査対象の半導体ウェハ４の良・不良を、チップ単位で測定するものである。テスター５は、半導体ウェハ４上のチップ全てについての測定行うと、データとして不良チップマップを生成する。その不良チップマップは、不良チップの位置を示す情報である。以下の説明にあたり、不良チップマップに示される不良チップの領域を、不良領域と記載する。テスター５は、処理装置６に接続されており、その不良チップマップを処理装置６に送ることが可能である。

処理装置６は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を有するコンピュータである。処理装置６は、インストールされたプログラムによってその機能を実現する。処理装置６は、テスター５から取得した不良チップマップをデータとして記憶するとともに、システムＰＣ７へ送信する機能を実現する。また、処理装置６には、半導体ウェハの検査プログラムとして、排除チップ用ファイル作成部３がインストールされている。この排除チップ用ファイル作成部３の機能については後述する。

システムＰＣ７も処理装置６と同様に、ＣＰＵ、ＲＯＭ、ＲＡＭ、ハードディスク等のハードウェア構成を有するコンピュータである。システムＰＣ７には、半導体ウェハの検査プログラムとして、強制排除チップ用ファイル作成部２、及び潜在不良領域マップ作成部１がインストールされている。システムＰＣ７は、処理装置６から不良チップマップを取得すると、強制排除チップ用ファイルを生成して、この強制排除チップ用ファイルを処理装置６に送信する機能を実現する。

また、システムＰＣ７は、記憶装置も有している。その記憶装置中には、既に検査された半導体ウェハの検査結果をチップの位置毎に示す情報（検査済みウェハのデータ９）が格納されている。

マーキングプロ−バー８は、半導体ウェハ４上のチップのうちで排除すべきチップにマーキングするものである。マーキングは、処理装置６から取得した排除チップ用ファイルに基いて行われる。マーキングされたチップは、排除されるべきチップであるとされ、チップ単位に分割された後に排除される。

続いて、処理装置６やシステムＰＣ７にインストールされた半導体装置の検査プログラムの機能について説明する。既述のように、半導体装置の検査プログラムとして、処理装置６には排除チップ用ファイル作成部３が、システムＰＣ７には強制排除チップ用ファイル作成部２と潜在不良領域マップ作成部とが、夫々インストールされている。

潜在不良領域マップ作成部１は、検査済みデータ９を参照して、潜在不良領域マップを生成する。その潜在不良領域マップは、半導体ウェハ上において不良となる確率の高い位置を示す情報である。図４は、その潜在不良領域マップを概念的に示す図である。図４に示される例において、半導体ウェハの左上の網掛けされた領域が、潜在的に不良となる確率が高い領域（以下、潜在不良領域と記載する）であることを示している。

潜在不良領域マップの生成は、例えば、半導体ウェハ上での位置毎に不良チップの収率を求め、予め定められた所定の割合よりもその収率が高い領域を潜在不良領域とすることで求めることができる。また、その他にも、標準偏差σを利用するなどの既知の統計的手法を用いてもよい。

強制排除チップ用ファイル作成部２は、処理装置６から不良チップマップがデータとして送られてくると、潜在不良領域マップ作成部１によって作成された潜在不良領域マップをに基いて、強制排除チップ用ファイルを作成する。強制排除チップ用ファイルの作成にあたり、強制排除チップ用ファイル作成部２は、まずＡＮＤ領域を求める。そのＡＮＤ領域は、不良領域と潜在不良領域とが重なる領域である。

図３及び図５を参照して、ＡＮＤ領域の求め方を説明する。図３は、不良チップマップに示される領域（不良領域）の概念図を示している。図３（ａ）〜（ｃ）において、「Ｆ」のマークが描かれたチップが、テスター５による検査で不良であったチップである。図５（ａ）〜（ｃ）は、図３（ａ）〜（ｃ）に示される不良領域に、潜在不良領域を重ねた状態を示す図である。強制排除チップ用ファイル作成部２は、図５に示されるようなマップの重ね合わせを行って、ＡＮＤ領域を求める。図５（ａ）に示される例では不良領域と潜在不良領域とが完全に一致している。従って、ＡＮＤ領域は、不良チップマップ及び潜在不良領域と同じである。一方、図５（ｂ）に示される例では、不良領域が潜在不良領域を完全に含み、且つ、不良領域の方が広い。この場合には、ＡＮＤ領域は潜在不良領域に一致する。図５（ｃ）に示される例では、不良領域と潜在不良領域とは重なり合わない。この場合は、ＡＮＤ領域は存在しないことになる。

強制排除チップ用ファイル作成部２は、更に、求めたＡＮＤ領域に基いて強制排除チップ用ファイルを作成する。具体的には、ＡＮＤ領域が存在している場合には、不良領域の中で連続する領域のうち、ＡＮＤ領域を含む領域を求める。即ち、潜在不良領域に少なくとも一部で重なる領域を求める。以下、この領域を連続不良領域と記載する。図５（ａ），（ｂ）に示される例では、不良領域は一の連続した領域である。そして、その不良領域がＡＮＤ領域を含んでいるので、不良領域そのものが連続不良領域である。尚、潜在不良領域の中でＡＮＤ領域に連続する領域があったとしても、この部分は特に処理を行わない。一方、図５（ｃ）に示される例では、ＡＮＤ領域そのものが存在しないので、不良領域は連続不良領域ではない。

続いて、強制排除チップ用ファイル作成部２は、連続不良領域に隣接する領域を、強制排除チップ用領域として求める。図６は、強制排除チップ用領域を示す図である。図６（ａ）、（ｂ）、（ｃ）は、ＡＮＤ領域が図５（ａ）、（ｂ）、（ｃ）であった場合の例に夫々対応している。図６（ａ）、（ｂ）に示される例では、連続不良領域に隣接する領域が強制排除チップ用領域となる。ここで、隣接するとは、辺同士が隣接する場合に加え、角同士が隣接する場合も含まれている。一方、図６（ｃ）のような場合には、連続不良領域が存在しないので、強制排除チップ用領域は存在しない。

強制排除チップ用ファイル作成部２は、このようにして求めた強制排除チップ用領域を示す情報を、強制排除チップ用ファイルとして生成する。

続いて、排除チップ用ファイル作成部３の機能について説明する。排除チップ用ファイル作成部３は、強制排除チップ用ファイル作成部２によって生成された強制排除チップ用ファイルと、処理装置６に格納された不良チップマップとに基いて、強制排除チップ用領域と不良領域とを合わせた領域（以下、排除チップ領域）を求める。ここで、図６(ｃ)に示されるように、強制排除チップ用領域が存在しない場合には、不良領域のみが排除チップ領域となる。排除チップ用ファイル作成部３は、このようにして求めた排除チップ領域を示す情報を、排除チップ用ファイルとして生成する。そして、生成した排除チップ用ファイルをマーキングプロ−バー８に出力する。

尚、本実施の形態においては、潜在不良領域マップ作成部１及び強制排除チップ用ファイル作成部２がシステムＰＣ７に、排除チップ用ファイル作成部３が処理装置６にインストールされている場合について説明したが、必ずしも検査プログラムが２つの装置に分かれてインストールされている必要は無い。即ち、潜在不良領域マップ作成部１、強制排除チップ用ファイル作成部２、排除チップ用ファイル作成部３、及び検査済みウェハのデータ９が同一のコンピュータに格納されていても問題ない。

また、不良チップマップの生成は、テスター５によって行われる場合について説明を行ったが、処理装置６側で不良チップマップの生成が行われてもよい。

続いて、本実施の形態にかかる半導体装置の検査方法について説明する。図２は、半導体装置の検査方法のフローチャートである。

まず、テスター５によって、半導体ウェハ４の良・不良が実測される（ステップＳ２０）。測定は、半導体ウェハ４上の全てのチップについて行われる。続いて、テスター５が不良チップマップを作成する（ステップＳ３０）。テスター５は、生成した不良チップマップを処理装置６に送信する（ステップＳ３１）。更に、処理装置６は、取得した不良チップマップを処理装置６内に記憶させるとともに、システムＰＣ７へ転送する（ステップＳ３２）。

システムＰＣ７では、潜在不良領域マップ作成部１が検査済みウェハのデータ９を参照して、潜在不良領域マップを生成する（ステップＳ１０）。そして、強制排除チップ用ファイル作成部２が、不良チップマップと潜在不良領域マップとに基いて、ＡＮＤ領域を求める（ステップＳ４０）。既述のように、ＡＮＤ領域とは、不良領域と潜在不良領域とが重なった領域である。尚、潜在不良領域マップの生成（Ｓ１０）は、ＡＮＤ領域の生成（Ｓ４０）が行われる前であればどの段階で実行されてもよい。

ＡＮＤ領域を生成した強制排除チップ用ファイル作成部２は、更に、強制排除用ファイルを生成する（ステップＳ５０）。ここで、強制排除チップ用ファイル２は、まず、不良領域の中で連続する領域であり、ＡＮＤ領域を含む領域を連続不良領域として求める（ステップＳ５０１）。そして、連続不良領域に隣接する領域を強制排除チップ用領域として求め、強制排除チップ用ファイルとしてデータ化する（ステップＳ５０２）。強制排除チップ用ファイル作成部２は、生成した強制排除チップ用ファイルを処理装置６へ送信する（ステップＳ５３）。

強制排除チップ用ファイルを取得した処理装置６では、排除チップ用ファイル作成部３が排除チップ用ファイルを作成する（ステップＳ６０）。ここで、既述のように、排除チップ用ファイル作成部３は、不良領域と強制排除チップ領域とを合わせた領域を排除チップ用領域として求め、データ化して排除チップ用ファイルとする。排除チップ用ファイル作成部３は、排除チップ用ファイルをマーキングプロ−バー８へ転送する（ステップＳ６１）。

続いて、マーキングプロ−バー８は、排除チップ用ファイルに基いて、半導体ウェハ４上のチップのうち、排除チップ領域に含まれるチップにマーキングを行う（ステップＳ６２）。その後、半導体ウェハ４は、チップ単位に物理的に分割される（ステップＳ６３）。分割されたチップのうち、マーキングされたチップは排除され、製品化されることはない（ステップＳ７０）。

以上説明したように、本実施の形態に依れば、実測結果が良品であったにもかかわらず排除するチップを、被検査対象の半導体ウェハ毎に求めているので、本来排除する必要がないにもかかわらず排除されるチップ数を減らすことができる。また、実測結果が良品であったにも関わらず排除するチップを求めるにあたり、潜在不良領域と不良領域とが重なる領域（ＡＮＤ領域）に基いている。このＡＮＤ領域周辺では、チップが不良を内在している可能性が高い。一方、潜在不良領域であるが、不良領域と重なりあわない領域では、チップが不良を内在している可能性は非常に低い。このように、ＡＮＤ領域を基準にすることで、実測結果が良品であったにもかかわらず不良を内在している可能性のあるチップを、個々の半導体ウェハ毎に精度よく求めることができる。従って、検査工程における歩留まりを、信頼性を落とさずに向上させることができる。

本発明に係る半導体ウェハの検査装置の構成を示すブロック図である。本発明に係る半導体ウェハの検査方法のフローチャートである。不良チップマップの内容を示す図である。潜在不良領域マップの内容を示す図である。不良チップマップと潜在不良領域マップとの重ね合わせを示す図である。強制排除チップ領域を説明するための図である。

符号の説明

１潜在不良領域マップ作成部
２強制排除チップ用ファイル作成部
３排除チップ用ファイル作成部
４被検査対象の半導体ウェハ
５テスター
６処理装置
７システムＰＣ
８マーキングプロ−バー
９検査済みウェハのデータ
１０半導体ウェハの検査装置

Claims

既にテストされた半導体ウェハのチップの位置毎の収率に基いて、不良となる確率が高い領域を潜在不良領域として示す前記潜在不良領域マップを作成する、潜在不良領域マップ作成部と、
被検査対象の半導体ウェハの実測テストで不良となったチップの位置を不良領域として示す不良チップマップと、前記潜在不良領域マップとに基づいて、前記不良領域と前記潜在不良領域とが重なる領域をＡＮＤ領域として算出し、前記不良領域に含まれる位置的に連続した領域部分のうち、少なくとも一部で前記ＡＮＤ領域に重なる領域部分を、連続不良領域部分として算出し、前記連続不良領域部分の周囲の領域を前記強制排除チップ領域として決定し、前記強制排除チップ領域を示す強制排除チップ用ファイルを生成する、強制排除チップ用ファイル作成部と、
前記不良チップマップ及び前記強制排除チップ用ファイルに基づいて、前記不良領域と前記強制排除チップ領域とを合わせた領域を排除チップ領域として算出し、前記排除チップ領域を示す排除チップ用ファイルを、前記被検査対象の半導体ウェハにおいて排除するべきチップの領域を示す情報として出力する、排除チップ用ファイル作成部と、
を具備し、
前記排除チップ用ファイル作成部は、前記強制排除チップ領域が存在しない場合、前記不良領域だけを前記排除チップ領域として決定する
半導体ウェハの検査装置。
請求項１に記載された半導体ウェハの検査装置であって、
前記周囲の領域は、前記連続不良領域に隣接するチップを含む
半導体ウェハの検査装置。
既にテストされた半導体ウェハのチップの位置毎の収率に基いて、不良となる確率が高い領域を潜在不良領域として示す前記潜在不良領域マップを作成するステップと、
被検査対象の半導体ウェハの実測テストで不良となったチップの位置を不良領域として示す不良チップマップと、前記潜在不良領域マップとに基づいて、前記不良領域と前記潜在不良領域とが重なる領域をＡＮＤ領域として算出し、前記不良領域に含まれる位置的に連続した領域部分のうち、少なくとも一部で前記ＡＮＤ領域に重なる領域部分を、連続不良領域部分として算出し、前記連続不良領域部分の周囲の領域を前記強制排除チップ領域として決定し、前記強制排除チップ領域を示す強制排除チップ用ファイルを生成するステップと、
前記不良チップマップ及び前記強制排除チップ用ファイルに基づいて、前記不良領域と前記強制排除チップ領域とを合わせた領域を排除チップ領域として算出し、前記排除チップ領域を示す排除チップ用ファイルを、前記被検査対象の半導体ウェハにおいて排除するべきチップの領域を示す情報として出力するステップと、
を具備し、
前記排除するべきチップの領域を示す情報として出力するステップは、前記強制排除チップ領域が存在しない場合、前記不良領域だけを前記排除チップ領域として決定するステップを含んでいる
半導体ウェハの検査方法。
請求項３に記載された半導体ウェハの検査方法であって、
前記周囲の領域は、前記ＡＮＤ領域に隣接するチップを含む領域である
半導体ウェハの検査方法。
既にテストされた半導体ウェハのチップの位置毎の収率に基いて、不良となる確率が高い領域を潜在不良領域として示す前記潜在不良領域マップを作成するステップと、
被検査対象の半導体ウェハの実測テストで不良となったチップの位置を不良領域として示す不良チップマップと、前記潜在不良領域マップとに基づいて、前記不良領域と前記潜在不良領域とが重なる領域をＡＮＤ領域として算出し、前記不良領域に含まれる位置的に連続した領域部分のうち、少なくとも一部で前記ＡＮＤ領域に重なる領域部分を、連続不良領域部分として算出し、前記連続不良領域部分の周囲の領域を前記強制排除チップ領域として決定し、前記強制排除チップ領域を示す強制排除チップ用ファイルを生成するステップと、
前記不良チップマップ及び前記強制排除チップ用ファイルに基づいて、前記不良領域と前記強制排除チップ領域とを合わせた領域を排除チップ領域として算出し、前記排除チップ領域を示す排除チップ用ファイルを、前記被検査対象の半導体ウェハにおいて排除するべきチップの領域を示す情報として出力するステップと、
を具備し、
前記排除するべきチップの領域を示す情報として出力するステップは、前記強制排除チップ領域が存在しない場合、前記不良領域だけを前記排除チップ領域として決定するステップを含んでいる
半導体ウェハの検査方法を、をコンピュータに実行させるための半導体ウェハの検査プログラム。
請求項５に記載された半導体ウェハの検査プログラムであって、
前記周囲の領域は、前記ＡＮＤ領域に隣接するチップを含む領域である
半導体ウェハの検査プログラム。