JP2008198121A - 解析方法 - Google Patents
解析方法 Download PDFInfo
- Publication number
- JP2008198121A JP2008198121A JP2007035296A JP2007035296A JP2008198121A JP 2008198121 A JP2008198121 A JP 2008198121A JP 2007035296 A JP2007035296 A JP 2007035296A JP 2007035296 A JP2007035296 A JP 2007035296A JP 2008198121 A JP2008198121 A JP 2008198121A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- coordinates
- memory cell
- analysis method
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】複数のメモリセル1が反転及び左右に回転して配されてなるメモリセル領域2を備えたRAMにおいて、各メモリセル1では、「F」の正位置を基準として、反転・回転の様子が示されている。ここで、メモリセル1が複数配設されてなるRAMにおいて、各メモリセル1について、解析専用に設けられたレイヤーコードにより、4隅の各頂点(丸印で示す。)の座標を抽出する。
【選択図】図1
Description
複数のセルが配設されてなる半導体装置、例えば同一のメモリセルが多数設けられてなるRAM等では、図8に示すように、各メモリセル101が反転・回転して配置されていることが多い。ここで、各メモリセル101では、「F」の正位置を基準として、反転・回転の様子を示す。この場合、解析時に原点(図中、丸印で示す。)の座標のみを読み取っても、セルのサイズを見積もることはできない。セル101のサイズを求めるには、セル101の反転・回転の情報を加味して隣接するセル101の原点情報から差分値を取得する必要があり、膨大な工数が必要となる。更にセル101が隣接していない場合には、その情報も加味する必要があるため、極めて煩雑な作業を要する。
例えば、製品試験により不良発生箇所の論理的位置の座標が提供された場合に、当該座標から物理的位置の座標へ変換するためのフローを図9に示す。物理的位置の座標を得るには、論理的位置の座標と物理的位置の座標とが対応した物理変換情報が必要となる。この物理変換情報をGDS−IIフォーマットデータ等から抽出する場合、どの物理変換情報がどのレイヤーコードに対応するかを事前に理解しておく必要がある。ところが、通常では当該半導体装置の設計者がこの物理変換情報を有しており、設計者から情報を得られない状況にある使用者はこれを確認する術がない。仮に設計者から情報を得られたとしても、GDS−IIフォーマットデータ等から必要な座標を抽出するためには、隣接するセルとの関係を含めて座標を算出する必要がある。この場合、セル1つ毎に逐一対応した算出を要し、極めて煩雑で膨大な工数を要する。
本発明では、例えばGDS−IIフォーマット等の作製用フォーマットに、構成要素の位置情報に関する解析専用のレイヤーコードを付加し、このレイヤーコードにより構成要素の外形における各頂点の座標を全て抽出する。
電子デバイス、ここでは、半導体装置として、複数のメモリセル1が反転及び左右に回転して配されてなるメモリセル領域2を備えたRAMを例示する。ここで、各メモリセル1では、「F」の正位置を基準として、反転・回転の様子を示す。
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
図2は、第1の実施形態による解析方法の解析対象となるRAMのメモリセル領域を示す模式図である。
本実施形態では、位置情報の解析専用のレイヤーコードに、メモリセル領域を構成する各メモリセルに関する例えば3種の相異なる属性(通常用途、冗長用途、ダミー用途)のうちの1つが付加されている場合を例示する。
図4は、第2の実施形態による解析方法の解析対象となる各領域を備えたRAMの概略構成を示す模式図である。
本実施形態では、RAMを構成する各領域に対応した異なるレイヤーコードを割り当てる場合を例示する。
図5は、第3の実施形態による解析方法の解析対象となるメモリセル領域及び複数の入出力ポート領域とを備えたRAMの概略構成を示す模式図である。
本実施形態では、RAMを構成する各領域に対応した異なるレイヤーコードを割り当てる場合を例示する。
図6は、第4の実施形態による解析方法の解析対象となる複数の機能ブロックを備えた半導体チップの概略構成を示す模式図である。
本実施形態では、各機能ブロックに対応するレイヤーコードを割り当てる場合を例示する。
図7は、第5の実施形態による解析方法の解析対象となる複数の回路ブロックを備えた半導体チップの概略構成を示す模式図である。
本実施形態では、試験パターンに対応した各回路ブロックに対応するレイヤーコードを割り当てる場合を例示する。
前記電子デバイスの作製用フォーマットに前記構成要素の位置情報に関する解析専用のレイヤーコードを付加し、前記レイヤーコードにより前記構成要素の外形における各頂点の座標を全て抽出することを特徴とする解析方法。
複数配設された前記各セルについて、前記各頂点の座標を全て抽出することを特徴とする付記1に記載の解析方法。
前記各セル領域毎に前記属性に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セルの前記属性と共に前記セルの前記各頂点の座標を全て抽出することを特徴とする付記1〜3のいずれか1項に記載の解析方法。
前記セル領域及び前記素子領域に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セル領域及び前記素子領域の前記各頂点の座標を全て抽出することを特徴とする付記1〜3のいずれか1項に記載の解析方法。
前記各機能ブロックに対応して異なるレイヤーコードを割り当て、前記各レイヤーコードに基づいて前記各機能ブロックの前記各頂点の座標を全て抽出することを特徴とする付記1に記載の解析方法。
前記各回路ブロックに対応して異なるレイヤーコードを有し、前記各レイヤーコードに基づいて前記各回路ブロックの前記各頂点の座標を全て抽出することを特徴とする付記1に記載の解析方法。
2,3,21,31 メモリセル領域
10 セル
11 実メモリセル領域
11a 実メモリセル
12 冗長メモリセル領域
12a 冗長メモリセル
13 ダミーセル領域
13a ダミーセル
22 周辺回路領域
32,33,34 入出力ポート領域
41,42,43,44,45 機能ブロック
51,52,53,54,55 回路ブロック
Claims (5)
- 電子デバイスを構成する構成要素の位置情報を抽出する解析方法であって、
前記電子デバイスの作製用フォーマットに前記構成要素の位置情報に関する解析専用のレイヤーコードを付加し、前記レイヤーコードにより前記構成要素の外形における各頂点の座標を全て抽出することを特徴とする解析方法。 - 前記電子デバイスは、最小単位回路となるセルを前記構成要素として備えており、
複数配設された前記各セルについて、前記各頂点の座標を全て抽出することを特徴とする請求項1に記載の解析方法。 - 前記電子デバイスは、複数の同一の前記セルを集積してなるセル領域を複数備え、前記各セル領域毎に前記セルの属性が異なるものであり、
前記各セル領域毎に前記属性に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セルの前記属性と共に前記セルの前記各頂点の座標を全て抽出することを特徴とする請求項1又は2に記載の解析方法。 - 前記電子デバイスは、複数の同一の前記セルが集積してなるセル領域である前記構成要素と、前記セル領域と異なる機能を有する素子領域である少なくとも1種の前記構成要素とを備えており、
前記セル領域及び前記素子領域に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セル領域及び前記素子領域の前記各頂点の座標を全て抽出することを特徴とする請求項1又は2に記載の解析方法。 - 前記電子デバイスは、機能の異なる複数の機能ブロックである前記構成要素を備えており、
前記各機能ブロックに対応して異なるレイヤーコードを割り当て、前記各レイヤーコードに基づいて前記各機能ブロックの前記各頂点の座標を全て抽出することを特徴とする請求項1に記載の解析方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007035296A JP2008198121A (ja) | 2007-02-15 | 2007-02-15 | 解析方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007035296A JP2008198121A (ja) | 2007-02-15 | 2007-02-15 | 解析方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008198121A true JP2008198121A (ja) | 2008-08-28 |
Family
ID=39756976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007035296A Pending JP2008198121A (ja) | 2007-02-15 | 2007-02-15 | 解析方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008198121A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010198651A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体記憶装置 |
JP2023512335A (ja) * | 2020-10-14 | 2023-03-24 | アプロシス カンパニー リミテッド | Gis基盤スペイシャルウェハマップ生成方法、これを利用したウェハテスト結果提供方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06132401A (ja) * | 1992-10-19 | 1994-05-13 | Mitsubishi Electric Corp | レイアウト検証装置 |
JP2004070835A (ja) * | 2002-08-08 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 配線構造データ作成装置及び配線構造データ作成方法 |
-
2007
- 2007-02-15 JP JP2007035296A patent/JP2008198121A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06132401A (ja) * | 1992-10-19 | 1994-05-13 | Mitsubishi Electric Corp | レイアウト検証装置 |
JP2004070835A (ja) * | 2002-08-08 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 配線構造データ作成装置及び配線構造データ作成方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010198651A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体記憶装置 |
JP2023512335A (ja) * | 2020-10-14 | 2023-03-24 | アプロシス カンパニー リミテッド | Gis基盤スペイシャルウェハマップ生成方法、これを利用したウェハテスト結果提供方法 |
JP7307285B2 (ja) | 2020-10-14 | 2023-07-11 | アプロシス カンパニー リミテッド | Gis基盤スペイシャルウェハマップ生成方法、これを利用したウェハテスト結果提供方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8516399B2 (en) | Collaborative environment for physical verification of microdevice designs | |
US9679097B2 (en) | Selective power state table composition | |
CN102768696B (zh) | 增量式布局分析 | |
CN101542488A (zh) | 电子设计自动化中的属性 | |
TWI683228B (zh) | 開發電子裝置的電子架構設計的系統、開發多個標準電路元件庫的方法及將電子裝置製作至半導體基底上的系統 | |
JP4580006B2 (ja) | 半導体集積回路のマスクレイアウト設計データの検証方法 | |
EP1465088A2 (en) | Hierarchical evaluation of cells | |
US10311197B2 (en) | Preserving hierarchy and coloring uniformity in multi-patterning layout design | |
US8677300B2 (en) | Canonical signature generation for layout design data | |
US9262574B2 (en) | Voltage-related analysis of layout design data | |
US9378327B2 (en) | Canonical forms of layout patterns | |
JP2008198121A (ja) | 解析方法 | |
JP2007264993A (ja) | 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体 | |
US11170149B2 (en) | Placement constraint method for multiple patterning of cell-based chip design | |
US20150302137A1 (en) | Expanded Canonical Forms Of Layout Patterns | |
TW201924013A (zh) | 孔柱結構及其製造的方法 | |
US9940428B2 (en) | Hierarchical fill in a design layout | |
JP5033135B2 (ja) | レイアウト後edaアプリケーションを開発するための方法およびシステム | |
US9053255B2 (en) | Semiconductor structure and method of generating masks for making integrated circuit | |
KR101051687B1 (ko) | 리버스 마스크 툴링 스펙을 이용한 마스크 데이터 검증 시스템 | |
JP4411443B2 (ja) | Sramメモリセルの評価方法及びsramメモリセルの評価プログラム | |
JP5805452B2 (ja) | Lsiの回路図復元装置 | |
US10789408B2 (en) | Systems and methods for photolithographic design | |
JP5609593B2 (ja) | 半導体レイアウトデータの設計検証方法及びシステム | |
US10423753B1 (en) | Method and apparatus for efficient and accurate signal electromigration analysis of digital-on-top designs with complex interface pin shapes |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120110 |