JP2011113622A - 不良解析方法および不良解析装置 - Google Patents

Abstract

【課題】実際のメモリマクロが備えるメモリセルとの対応付けが簡単なＦＢＭを作成する。
【解決手段】回路設計情報からメモリマクロのＩ／Ｏ部の数およびＩ／Ｏ部のサイズ情報を含むマクロ構成情報４０７を抽出し（Ｓ１）、抽出したマクロ構成情報４０７に基づいて使用セルアレイ領域のサイズを算出し、該サイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいてダミーセルマップ４１１を作成し（Ｓ２）、電気テスト結果４１２に基づいて該メモリマクロのＦＢＭ４１３を作成し（Ｓ３）、作成したダミーセルマップ４１１とＦＢＭ４１３とを合成して合成マップ（合成フェイルビットマップ）４１４を作成し（Ｓ４）、作成した合成マップ４１４を使用セルアレイ領域とダミーセル領域とが識別可能に出力する（Ｓ５）。
【選択図】図９

Description

本発明は、ダミーセルを有するＳＲＡＭマクロの不良セルを解析するための不良解析方法および不良解析装置に関する。

従来、システムＬＳＩに搭載されるメモリマクロにおいては、そのフェイル・ビット・マップ（ＦＢＭ）を用いて不良ビットの箇所（不良メモリセル）を特定する方法がある。ＦＢＭを表示するには、まず、テスタを用いてメモリセル毎の電気テスト結果を検出する。そして、テスタによる電気テスト結果の収集順に対応する１次元の配列情報（論理アドレス）をウェハ上のメモリマクロにおけるメモリセルの物理的レイアウトに対応付けられた２次元の座標値（物理アドレス）に変換することによって、電気テスト結果により判明した不良メモリセルの位置情報を表示装置などの表示部に表示するのが一般的である（例えば、特許文献１参照）。

ところで、近年、フォトリソグラフィプロセスにおける光近接効果に起因して、メモリセルの並びの最も外側のメモリセルと内側のメモリセルとの形状が変化しうる。この変化によりメモリセルが不均一になることを防止するために、実際に記憶素子として使用されるメモリセル（使用セル）の並び（使用セルアレイ領域）の外周に、使用セルアレイ領域に含まれるメモリセルと同じ形状を有するダミーのメモリセル（ダミーセル）が配置される。ダミーセルは実際には使用されないセルであるため、フォトリソグラフィプロセスなどによる仕上がり形状が使用セルと異なってしまっても構わない。

しかしながら、ダミーセルは、見かけ上、使用セルと同じであり、また、上記した従来技術によるＦＢＭにはダミーセルが表示されない。したがって、ＦＢＭで表示される領域は、実際のメモリマクロからダミーセル分をオフセットした領域に対応する。解析者は、従来技術によるＦＢＭに基づいて物理解析（ＰＦＡ；Physical Failure Analysis）を行う際、ダミーセル分のオフセットを考慮してＦＢＭが示している不良ビットの位置から実際のメモリマクロにおける解析位置を求める作業が必要となる。この作業は煩雑であり、ダミーセルを通常のメモリセルと混同してメモリセルを数え間違え、解析位置の誤りを誘発させうることが問題であった。

特許３２５６５５５号公報

本発明は、実際のメモリマクロが備えるメモリセルとの対応付けが簡単なＦＢＭを作成することができる不良解析方法および不良解析装置を提供することを目的とする。

本願発明の一態様によれば、記憶素子として使用されるメモリセルからなるＩ／Ｏ毎のサブメモリアレイを一つ以上含むメモリアレイである使用セルアレイ領域と前記使用セルアレイ領域の外周に配置されるダミーセルからなるダミーセル領域とを備えるメモリマクロの不良解析を行う不良解析方法であって、回路設計情報から不良解析対象のメモリマクロが備える前記サブメモリアレイの数および前記サブメモリアレイのサイズ情報を含むマクロ構成情報を抽出する構成情報抽出工程と、前記構成情報抽出工程により抽出されたマクロ構成情報に基づいて前記メモリマクロが備える使用セルアレイ領域のサイズを算出し、前記算出した使用セルアレイ領域のサイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいて前記不良解析対象のメモリマクロが備えるダミーセル領域が含むダミーセルの物理的配置に対応したマップであるダミーセルマップを作成するダミーセルマップ作成工程と、前記不良解析対象のメモリマクロの電気テスト結果に基づいて前記メモリマクロのフェイルビットマップを作成するフェイルビットマップ作成工程と、前記ダミーセルマップ作成工程により作成されたダミーセルマップと前記フェイルビットマップ作成工程により作成されたフェイルビットマップとを合成して合成フェイルビットマップを作成する合成工程と、前記合成工程により作成された合成フェイルビットマップを前記不良解析対象のメモリマクロの使用セルアレイ領域とダミーセル領域とが識別可能に出力する出力工程と、を備えることを特徴とする不良解析方法が提供される。

また、本願発明の一態様によれば、記憶素子として使用されるメモリセルからなるＩ／Ｏ毎のサブメモリアレイを一つ以上含むメモリアレイである使用セルアレイ領域と前記使用セルアレイ領域の外周に配置されるダミーセルからなるダミーセル領域とを備えるメモリマクロの不良解析を行う不良解析装置であって、回路設計情報から不良解析対象のメモリマクロが備える前記サブメモリアレイの数および前記サブメモリアレイのサイズ情報を含むマクロ構成情報を抽出する構成情報抽出部と、前記構成情報抽出部により抽出されたマクロ構成情報に基づいて前記メモリマクロが備える使用セルアレイ領域のサイズを算出し、前記算出した使用セルアレイ領域のサイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいて前記不良解析対象のメモリマクロが備えるダミーセル領域が含むダミーセルの物理的配置に対応したマップであるダミーセルマップを作成するダミーセルマップ作成部と、前記不良解析対象のメモリマクロの電気テスト結果に基づいて前記メモリマクロのフェイルビットマップを作成するフェイルビットマップ作成部と、前記ダミーセルマップ作成部により作成されたダミーセルマップと前記フェイルビットマップ作成部により作成されたフェイルビットマップとを合成して合成フェイルビットマップを作成する合成部と、前記合成部により作成された合成フェイルビットマップを前記不良解析対象のメモリマクロの使用セルアレイ領域とダミーセル領域とが識別可能に出力する出力部と、を備える不良解析装置が提供される。

本発明によれば、実際のメモリマクロが備えるメモリセルとの対応付けが簡単なＦＢＭを作成することができるという効果を奏する。

図１は、システムＬＳＩのフロアプランの一例を説明する図。 図２は、スペアセルを有するＳＲＡＭマクロのメモリアレイ構成の一例を示す図。 図３は、スペアセルを有するＳＲＡＭマクロのメモリアレイ構成の一例を示す図。 図４は、ＲＡＭマクロのシステムＬＳＩチップ上の配置（向き）を説明する図。 図５は、ＦＢＭの一例を示す図。 図６は、本発明の実施の形態の不良解析装置の構成を示す図。 図７は、ダミーセル情報のデータ構造を示す図。 図８は、本発明の実施の形態の不良解析装置のハードウェア構成を示す図。 図９は、本発明の実施の形態の不良解析方法を説明するフローチャート。 図１０は、ダミーセルマップを作成する動作を説明するフローチャート。 図１１は、作成されたダミーセルマップの例を示す図。 図１２は、スペア領域を備えるＳＲＡＭマクロ、周辺回路、およびＢＩＳＴ回路の構成を示す図。 図１３は、ＦＢ・ダミーセル合成マップの表示例を説明する図。 図１４は、ＦＢ・ダミーセル合成マップの表示例を説明する図。

以下に添付図面を参照して、本発明の実施の形態にかかる不良解析方法および不良解析装置を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

（実施の形態）
まず、システムＬＳＩチップ（半導体チップ）上のＳＲＡＭマクロの配置、ＳＲＡＭマクロの構成および向きを図１〜図４を参照して具体的に説明する。

通常、システムＬＳＩにおいてはマイクロプロセッシングユニット、ロジック回路等がチップレイアウトの大部分を占めているが、チップ内には多数のＳＲＡＭマクロが搭載されている。図１はシステムＬＳＩのチップ１０００のフロアプランの一例である。チップ１０００内には、複数の小容量のＳＲＡＭマクロ１００〜１１３が分散して配置されている。ＳＲＡＭマクロ１００〜１１３には、夫々００１〜０１４の識別コード（マクロＩＤ）が与えられている。

図２はスペアセルを有するＳＲＡＭマクロのメモリアレイ構成の一例を示す図である。ここでは、冗長なメモリセル（スペアセル）を備えるＳＲＡＭマクロを例に挙げる。図２に示すＳＲＡＭマクロ２００は、複数（ここでは５つ）のサブメモリアレイ２１０と、一つのロウデコーダ２２０と、二つのカラムデコーダ２３０とを備えている。各サブメモリアレイ２１０は、マトリクス状に配置されたメモリセルを有している。複数のサブメモリアレイ２１０は紙面横方向に一列に配置されて５つのグループに分けられている。そして、分けられたグループに共通となるロウデコーダ２２０が設けられている。二つのカラムデコーダ２３０が夫々複数のサブメモリアレイ２１０に対応して設けられている。一つのサブメモリアレイ２１０と対応するカラムデコーダ２３０とが一つのＩ／Ｏ部を構成する。

図２に示すＳＲＡＭマクロ２００は、カラム数４、ロウ数４のサブメモリアレイ２１０を有するＩ／Ｏ部を５つ有しており、夫々のサブメモリアレイ２１０が備えるメモリセルのアドレス進行方向は、ロウデコーダ２２０寄りから外側に向けて、かつカラムデコーダ２３０寄りから順に、カウントアップされるようになっている（図中矢印の方向）。このＳＲＡＭの左端のサブメモリアレイ２１０の左下に図示された黒い三角形はこのＳＲＡＭの原点マークである。夫々のＩ／Ｏ部には、原点マーク側から昇順にＩ／Ｏアドレスが割り振られる。すなわちこの場合は紙面左側のＩ／Ｏ部から、夫々０、１、２、３、および４のＩ／Ｏアドレスが順番に割り振られている。スペアセルつきのＳＲＡＭマクロの場合、通常、Ｉ／Ｏアドレスが最大のＩ／Ｏ部がスペアセル領域として使用される。ここでは、Ｉ／Ｏアドレス「４」のＩ／Ｏ部のサブメモリアレイ２１０は、スペアセル領域として使用される。カラム数、ロウ数、Ｉ／Ｏ数（Ｉ／Ｏ部の数）、スペアセル数は、ＧＤＳデータなどの回路設計情報から取得することができる。以降、Ｉ／Ｏアドレス「ｎ」（ｎ＝０〜４）のＩ／Ｏ部を単にＩ／Ｏ部ｎということとする。

このようなスペアセルを有するＳＲＡＭマクロが搭載されるシステムＬＳＩチップには、通常セル領域であるＩ／Ｏ部０〜３のうちの何れかひとつをスペアセル領域であるＩ／Ｏ部４で救済処理可能なリダンダンシ回路（図示せず）が搭載される。リダンダンシ回路は、ヒューズにより不良Ｉ／Ｏ部を特定する情報（例えばＩ／Ｏアドレス）を記憶し、外部からこの不良Ｉ／Ｏ部にアクセスがあったとき、不良Ｉ／Ｏ部の代わりにスペアセルであるＩ／Ｏ部４にアクセスさせる。これにより、システムＬＳＩチップ製造後であっても、リダンダンシ回路が備えるヒューズを操作することにより、救済処理を実行することが可能となっている。

前述のように、使用セル（スペアセルおよび通常セル）が規則正しく配列されている領域である使用セルアレイ領域の周囲には、この使用セルアレイ領域内のメモリセルと同一の形状を備えるダミーセルが配置される。ダミーセルが配置されている領域をダミーセル領域ということとする。図２の場合、使用セルアレイ領域は、Ｉ／Ｏ部０およびＩ／Ｏ部１のサブメモリアレイ２１０からなる領域（使用セルアレイ領域２４０）、ならびにＩ／Ｏ部２、Ｉ／Ｏ部３およびＩ／Ｏ部４のサブメモリアレイ２１０からなる領域（使用セルアレイ領域２４１）が該当する。ＳＲＡＭマクロ２００では、使用セルアレイ領域２４０および使用セルアレイ領域２４１の夫々の周囲にダミーセル領域２５０が形成されている。なお、ここでは、夫々の使用セルアレイ領域２４０、２４１の上側（紙面上側）に２ビット分（ロウ数にして２行分）、下側（紙面下側）に１ビット分（ロウ数にして１行分）、右側（紙面右側）および左側（紙面左側）に夫々１ビット分（カラム数にして１列分）のダミーセルが配置されている。

図３は、図２とは異なる種類の配置でダミーセルが配置されているＳＲＡＭマクロを説明する図である。図３に示したＳＲＡＭマクロ２０１は、使用セルアレイ領域を二つ有し（使用セルアレイ領域２４２、２４３）、夫々の使用セルアレイ領域２４２、２４３の上側に４行分、下側に１行分、右側および左側に夫々１列分のダミーセルが配置されている（ダミーセル領域２５１）。すなわち、ＳＲＡＭマクロ２０１は、ＳＲＡＭマクロ２００のダミーセルの配置（ダミーセル配置）と異なる種類のダミーセル配置を有している。このように、ダミーセルの配置（ダミーセル配置）には複数の種類が存在する。なお、本実施の形態では、ダミーセル配置の種類は、ＳＲＡＭマクロが原点マークが紙面の左下側に位置する向きで配置された状態（後述する配置Ｎ）で、周囲に配置されているダミーセルのライン数、すなわち、使用セルアレイ領域からみて紙面上側および下側に夫々何行のダミーセルが配置され、紙面右側および左側に夫々何列のダミーセルが配置されているかによって定義されるものとする。

図４はＳＲＡＭマクロのシステムＬＳＩチップ上の配置（向き）を説明する図である。配置は８種類（Ｎ、Ｓ、Ｅ、Ｗ、ＦＮ、ＦＳ、ＦＥ、ＦＷ）の配置が可能であり、設計者によりシステムＬＳＩチップに所望の配置でレイアウトされる。図４に示しているｘ軸方向、ｙ軸方向は、図１に示したシステムＬＳＩチップ１０００に関するｘ軸方向、ｙ軸方向に夫々対応している。また、図４においては、わかりやすくするために、Ｉ／Ｏ数が２の各配置のＳＲＡＭマクロを示している。また、ダミーセル領域２５０の図示を省略するとともに、原点マークをカラムデコーダに示すようにしている。配置ＦＮのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。また、配置ＳのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロを時計方向または反時計方向に１８０度回転させたものとなっている。配置ＦＳのＳＲＡＭマクロは、配置ＳのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。配置ＥのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロを時計方向に９０度回転させたものとなっている。配置ＦＥのＳＲＡＭマクロは、配置ＥのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。配置ＷのＳＲＡＭマクロは、配置ＮのＳＲＡＭマクロを反時計方向に９０度回転させたものとなっている。配置ＦＷのＳＲＡＭマクロは、配置ＷのＳＲＡＭマクロとはｙ軸に関して鏡映対称となっている。ＳＲＡＭマクロがシステムＬＳＩチップ上にて、Ｎ、Ｓ、Ｅ、Ｗ、ＦＮ、ＦＳ、ＦＥ、ＦＷのうちのどの配置でレイアウトされているか（以下、向き情報、またはレイアウト情報という）は回路設計情報から取得することができる。なお、以降、配置Ｎを基準配置とよぶこととする。また、図２に示すＳＲＡＭマクロ２００および図３に示すＳＲＡＭマクロ２０１は、基準配置（配置Ｎ）で配置されていることとする。

本発明の発明者は、スペアセル領域を備えたＳＲＡＭマクロから、該ＳＲＡＭマクロのスペアセル領域を含む使用セルアレイ領域のＦＢＭを作成する技術を出願した（特願２００９−０３４３３０）。この発明を先願発明ということとする。図５は、先願発明の技術により得られる図２に示した配置ＮのＳＲＡＭマクロ２００のＦＢＭの例を説明する図である。ＳＲＡＭマクロ２００のＦＢＭ３００においては、Ｉ／Ｏ部毎のサブメモリアレイ２１０のＦＢＭがＩ／Ｏ部の並びの順番と等しい順番で配列されている。また、Ｉ／Ｏ部０〜Ｉ／Ｏ部４のＦＢＭは、配置Ｎに対応してＩ／Ｏ部０から順番にｘ軸の正方向に配列されており、不良セルの解析を行う解析者がこのＦＢＭ３００を反転あるいは回転させることなくチップ１０００上に配置されているＳＲＡＭマクロ２００における解析位置を探し出せるようになっている。さらに、ＦＢＭ３００は、救済処理により使用されなくなったＩ／Ｏ部（救済Ｉ／Ｏ）やスペアセル領域の位置を解析者が夫々把握しやすいように、救済Ｉ／Ｏが太い枠で囲まれて表示され、スペアセル領域が網掛け表示されている。すなわち、救済Ｉ／Ｏ、スペアセル領域、および通常セル領域（救済Ｉ／Ｏ、スペアセル領域以外の使用セルアレイ領域）が夫々識別可能な表示形式で表示されている。

本発明の実施の形態は、解析者がＦＢＭに示されている良／不良セルとチップに配置されているＳＲＡＭマクロにおけるダミーセルを含むメモリセルの物理的な配列との対応付けをさらに簡単に行うことができるように、使用セルアレイ領域２４０、２４１、２４２、２４３のみならず、従来技術では表示されなかったダミーセル領域２５０、２５１をも表示するようにしたことが特徴となっている。

図６は、本発明の実施の形態にかかる不良解析装置の構成を示すブロック図である。不良解析装置４００は、マクロ内セル配置情報抽出部４０１、ダミーセルマップ作成部４０２、ＦＢＭ作成部４０３、ＦＢＭ・ダミーセルマップ合成部４０４、およびＦＢＭ出力部４０５を含んでいる。

マクロ内セル配置情報抽出部４０１は、回路設計情報４０６からマクロ構成情報４０７を抽出する。マクロ構成情報４０７は、Ｉ／Ｏ数（通常セル領域のＩ／Ｏ数、スペアセル領域のＩ／Ｏ数）、サイズ情報（Ｉ／Ｏ部のロウ数およびカラム数）、使用セルアレイ領域間の境界（どのＩ／Ｏ部とどのＩ／Ｏ部との境界にロウデコーダが存在するか）、向き情報を、チップ１０００上に配置されたＳＲＡＭマクロ毎に記述したデータである。ここでは、マクロ構成情報４０７は、マクロＩＤ毎にＩ／Ｏ数、サイズ情報、使用セルアレイ領域間の境界が記述されたテーブル形式のデータであるとする。

ダミーセルマップ作成部４０２は、マクロ構成情報４０７と、ダミーセル配置の種類を定義した情報であるダミーセル情報４０８と、マクロＩＤ毎のダミーセル配置の種類を記述したダミーセル配置種類対応情報４０９と、解析者により入力される、ＦＢＭ作成対象のＳＲＡＭマクロを指定するマクロ指定入力４１０と、に基づいて、ダミーセル領域を示すダミーセルマップ４１１を作成する。マクロ指定入力４１０では、ＦＢＭ作成対象のＳＲＡＭマクロがマクロＩＤで指定されることとする。

図２に示したＳＲＡＭマクロ２００のダミーセル配置の種類をＲＡＭ＿Ｔｙｐｅ１、図３に示したＳＲＡＭマクロ２０１のダミーセル配置の種類をＲＡＭ＿Ｔｙｐｅ２とすると、ダミーセル情報４０８のデータ構造は、例えば図７に示したものとなる。通常、ダミーセルは設計者がＳＲＡＭマクロ毎に意図して追加している筈なので、ダミーセル情報４０８およびダミーセル配置種類対応情報４０９を用意するのは簡単である。

なお、近年のレイアウトツールやレイアウト検証ツールには、回路設計情報４０６から機能的に冗長な回路のリストを作成することができるものがある。このような冗長な回路のリストを作成するツールを利用してマクロＩＤ毎のダミーセル配置の詳細を求め、求めたマクロＩＤ毎のダミーセル配置の詳細をもってダミーセル情報４０８およびダミーセル配置種類対応情報４０９の代わりとするようにしてもよい。

ＦＢＭ作成部４０３は、回路設計情報４０６とテスタから取得されて入力されるＳＲＡＭマクロ毎の電気テスト結果４１２とに基づいて、マクロ指定入力４１０により指定されたＳＲＡＭマクロのＦＢＭ４１３を作成する。ＦＢＭ作成部４０３により作成されるＦＢＭ４１３は、例えば図５に示したようなＦＭＢ３００であってよい。

ＦＢＭ・ダミーセルマップ合成部４０４は、ダミーセルマップ作成部４０２により作成されたダミーセルマップ４１１とＦＢＭ作成部４０３により作成されたＦＢＭ４１３とを合成し、ＦＢ（Ｆａｉｌ Ｂｉｔ）・ダミーセル合成マップ（以下、単に合成マップ）４１４を作成する。

ＦＢＭ出力部４０５は、ＦＢＭ・ダミーセルマップ合成部４０４により作成された合成マップ４１４を表示装置などに出力する。

図８は、不良解析装置４００のハードウェア構成を説明する図である。図示するように、不良解析装置４００は、ＣＰＵ（Central Processing Unit）１、ＲＯＭ（Read Only Memory）２、ＲＡＭ（Random Access Memory）３、表示部４、入力部５を備えるコンピュータ構成となっている。ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、表示部４、入力部５は、バスラインを介して夫々接続されている。

ＣＰＵ１は、本実施の形態の不良解析装置４００を実現するコンピュータプログラムである不良解析プログラム６を実行する。表示部４は、液晶モニタなどの表示装置であり、ＣＰＵ１からの指示に基づいて、操作画面、合成マップ４１４などのユーザに対する出力情報を表示する。入力部５は、マウスやキーボードを備えて構成され、ユーザからの不良解析装置４００の操作やマクロ指定入力４１０が入力される。入力部５へ入力された操作情報、マクロ指定入力４１０は、ＣＰＵ１へ送られる。

不良解析プログラム６は、ＲＯＭ２内に格納されており、バスラインを介してＲＡＭ３へロードされる。図８は、不良解析プログラム６がＲＡＭ３にロードされた状態を示している。ＣＰＵ１はＲＡＭ３内にロードされた不良解析プログラム６を実行する。具体的には、不良解析装置４００では、ユーザによる入力部５からの指示入力に従って、ＣＰＵ１がＲＯＭ２内から不良解析プログラム６を読み出してＲＡＭ３内のプログラム格納領域に展開して各種処理を実行する。回路設計情報４０６、ダミーセル情報４０８、ダミーセル配置種類対応情報４０９、電気テスト結果４１２は、外部記憶装置などから入力される。ＣＰＵ１は、外部記憶装置などから入力されたこれらの情報に基づいて各種処理を実行し、この各種処理に際して生じるデータ、すなわちマクロ構成情報４０７、ダミーセルマップ４１１、ＦＢＭ４１３、合成マップ４１４およびその他のワークデータを、ＲＡＭ３内に形成されるデータ格納領域に一時的に記憶させる。ＣＰＵ１は、データ格納領域に一時的に記憶させた合成マップ４１４を表示部４に送って、表示部４に該合成マップ４１４を表示出力させる。なお、ＣＰＵ１は、各種処理に際して生じるデータのうちの一部または全てを、例えば外部記憶装置など、ＲＡＭ３以外の記憶領域に一時記憶させるようにしてもよい。また、ＣＰＵ１は、合成マップ４１４を表示部４に出力させるのではなく、表示出力可能なデータフォーマットで外部記憶装置に出力するようにしてもよい。また、ＣＰＵ１は、プリンタなどの印刷装置に合成マップ４１４を印刷出力させるようにしてもよい。なお、不良解析プログラム６は、外部記憶装置などの記憶装置に格納しておいてもよい。また、不良解析プログラム６は、外部記憶装置などの記憶装置にロードしてもよい。

本実施の形態の不良解析装置４００で実行される不良解析プログラム６は、前述の各部（マクロ内セル配置情報抽出部４０１、ダミーセルマップ作成部４０２、ＦＢＭ作成部４０３、ＦＢＭ・ダミーセルマップ合成部４０４、およびＦＢＭ出力部４０５）を含むモジュール構成となっており、上記各部がＲＡＭ３上にロードされ、マクロ内セル配置情報抽出部４０１、ダミーセルマップ作成部４０２、ＦＢＭ作成部４０３、ＦＢＭ・ダミーセルマップ合成部４０４、およびＦＢＭ出力部４０５がＲＡＭ３上に生成される。

なお、本実施の形態の不良解析装置４００で実行される不良解析プログラム６を、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施の形態の不良解析装置４００で実行される不良解析プログラム６をインターネット等のネットワーク経由で提供または配布するように構成してもよい。また、本実施の形態の不良解析プログラム６を、ＲＯＭ２等に予め組み込んで本実施の形態の不良解析装置４００に提供するように構成してもよい。

次に、不良解析装置４００を用いて実行される本発明の実施の形態の不良解析方法について説明する。図９は、該不良解析方法を説明するフローチャートである。

図９に示すように、まず、マクロ内セル配置情報抽出部４０１は、回路設計情報４０６からマクロ構成情報４０７を抽出する（ステップＳ１）。

そして、ダミーセルマップ作成部４０２は、マクロ構成情報４０７、ダミーセル情報４０８、およびダミーセル配置種類対応情報４０９に基づいて、マクロ指定入力４１０により指定されたマクロＩＤのダミーセルマップ４１１を作成する（ステップＳ２）。

図１０は、ステップＳ２の動作をさらに詳しく説明するフローチャートである。図示するように、まず、ダミーセルマップ作成部４０２は、マクロ構成情報４０７から、指定されたマクロＩＤのＳＲＡＭマクロのＩ／Ｏ数、サイズ情報、向き情報、および使用セルアレイ領域間の境界を取得する（ステップＳ２１）。また、ダミーセルマップ作成部４０２は、指定されたマクロＩＤのＳＲＡＭマクロのダミーセル配置の種類をダミーセル配置種類対応情報４０９から取得し（ステップＳ２２）、前記取得した種類の定義の詳細をダミーセル情報４０８から取得する（ステップＳ２３）。そして、ダミーセルマップ作成部４０２は、取得したダミーセル配置の定義の詳細、Ｉ／Ｏ数、サイズ情報、および使用セルアレイ領域間の境界に基づいて基準配置のダミーセルマップを作成し（ステップＳ２４）、ＦＢＭ・ダミーセルマップ合成部４０４が合成マップ４１４を作成する際の位置あわせに用いるためのマークである原点あわせマークを前記作成した基準配置のダミーセルマップに書き加える（ステップＳ２５）。そして、ダミーセルマップ作成部４０２は、原点あわせマークが書き加えられた基準配置のダミーセルマップを向き情報に基づいて回転、反転することによってダミーセルマップ４１１を完成させ（ステップＳ２６）、リターンとなる。

図１１（ａ）、（ｂ）は、作成されたダミーセルマップ４１１の例を示す図である。図１１（ａ）は、マクロ指定入力４１０により図２に示したＳＲＡＭマクロ２００が指定されたときのダミーセルマップ、図１１（ｂ）は図３に示したＳＲＡＭマクロ２０１が指定されたときのダミーセルマップである。ＳＲＡＭマクロ２００、２０１は、ともに、ロウ数４、カラム数４のＩ／Ｏ部をスペア領域を含めて５つ備え、使用セルアレイ領域の境界がＩ／Ｏ部１とＩ／Ｏ部２との間にあり、配置Ｎで配置されている。従って、ダミーセルマップ作成部４０２は、Ｉ／Ｏ部０〜４がｘ軸方向の正の向きに順番に配置され、使用セルアレイ領域２４０（および使用セルアレイ領域２４２）がＩ／Ｏ部０およびＩ／Ｏ部１を合わせた大きさ、すなわち４行×８列の大きさをもち、使用セルアレイ領域２４１（および使用セルアレイ領域２４３）がＩ／Ｏ部２〜４を合わせた大きさ、すなわち４行×１２列の大きさをもつということを知ることができる。図１１（ａ）、（ｂ）に示すダミーセルマップの例では、ｘ軸方向の正の向きに（すなわち紙面左右方向の右側に向かって）、４行×８列、４行×１２列の二つの空白領域が順番に配置され、夫々の空白領域の周囲にダミーセル領域が表現されている。また、図１１（ａ）においては、夫々の空白の領域の周囲のうちの左右に１列のダミーセル、下側に１行のダミーセル、上側に２行のダミーセルが配置されている。

なお、このダミーセルマップは、使用セルアレイ領域２４０の周囲に配置されているダミーセル領域に関するダミーセルマップと、使用セルアレイ領域２４１の周囲に配置されているダミーセル領域に関するダミーセルマップとが、両者の間に隙間を置くことなく配置されたものに等しい。使用セルアレイ領域２４０の周囲に配置されているダミーセル領域に関するダミーセルマップには、使用セルアレイ領域２４０に記された原点マークを合わせるための原点あわせマークが記される。

ＳＲＡＭマクロ２０１は、ＲＡＭ＿Ｔｙｐｅ２、すなわち夫々の使用セルアレイ領域２４２、２４３の上側に配置されるダミーセルのライン数が４本（４行）であるので、図１１（ｂ）に示すダミーセルマップの例においては、各空白領域の上側には４行分のダミーセルが配置されている。図１１（ｂ）に示すダミーセルマップは、各空白領域の上側に２行分ではなく４行分のダミーセルが配置されていることを除き、図１１（ａ）に示すダミーセルマップと同等の形状を備えている。

ステップＳ２に続いて、ＦＢＭ作成部４０３は、マクロ指定入力４１０にて指定されたＳＲＡＭマクロのＦＢＭ４１３を作成する（ステップＳ３）。

ここで、ＦＢＭ作成部４０３は、指定されたＳＲＡＭマクロがスペア領域を備える場合、通常セル領域だけでなく救済処理された領域、スペアセル領域の状態も表示するＦＢＭ４１３を作成するようにする。そのために必要となる救済処理された領域、スペアセル領域の状態を含めた電機テスト結果をテスタが出力することができるようにするためには、先願発明に記載されているように、スペアセル領域を備えるＳＲＡＭマクロの周辺回路を図１２に示すような構成とするとよい。図１２は、スペアセル領域を有するＳＲＡＭマクロ２００と、ＳＲＡＭマクロ２００を含むチップ１０００上のＳＲＡＭマクロの自己テストを行って不良のメモリセルを検出する電気テスト回路としての組み込み自己テスト（Built-In Self Test；ＢＩＳＴ）回路と、ＢＩＳＴ回路がＳＲＡＭマクロ２００に対してＢＩＳＴ動作を行うための周辺回路と、からなるメモリマクロシステムの構成を説明する図である。

図１２に示すように、ＢＩＳＴ回路６００は、メモリセルアレイに書き込む（0,1）データを生成するデータ生成器６３０、テストの進行に合わせて書き込み・読み出し対象のアドレスを生成するアドレス生成器６２０、メモリのＲｅａｄ/Ｗｒｉｔｅなどの制御信号を生成する制御信号生成器６４０、書き込みデータと同一の期待値とメモリから読み出したデータとの比較を行い故障の有無を判別する結果解析器６５０、および前記夫々の構成要素を制御するＢＩＳＴ制御回路６１０を備えている。一方、夫々のＳＲＡＭマクロ２００は、ＢＩＳＴ動作に必要な周辺回路（出力系回路）と共に夫々メモリカラー５００と呼ばれるブロック内に含まれている。一つのＢＩＳＴ回路６００は、複数のメモリカラー５００に対するＢＩＳＴ動作を実行することができる。

夫々のメモリカラー５００に含まれる周辺回路（出力系回路）は、ＳＲＡＭマクロ２００のＩ／Ｏ数（ここでは通常セル領域のＩ／Ｏ数である４個とスペアセル領域のＩ／Ｏ数である１個の合計である５個）に等しい数の不良解析用レジスタ（不良解析用レジスタ[０]〜［４］）からなる不良解析用レジスタ群５２０と、不良解析用レジスタ群５２０とＳＲＡＭマクロ２００との間に介在して配置され、ＳＲＡＭマクロ２００が備えるＩ／Ｏ部から出力されるデータを不良解析用レジスタ群５２０が備える夫々別々の不良解析用レジスタに送るためのマルチプレクサ群５１０と、不良解析用レジスタ群５２０に送られてきた出力データと期待値とを比較するための比較器からなる比較器群５３０と、比較器群５３０の比較器から出力される夫々の比較結果を格納するためのフラグレジスタ５４０と、を備えている。なお、マルチプレクサ群５１０は、救済された通常セル領域からのデータを不良解析用レジスタ群５２０に送らないようにデータの入力元を選択し、不良解析用レジスタ［０］〜［３］にデータを送ることができるようになっているが、ここでは、５つのＩ／Ｏ部からのデータを不良解析用レジスタ［０］〜［４］に夫々送られるようにしておく。

まずデータ生成器６３０により生成された書き込みデータ、アドレス生成器６２０により生成されたアドレスデータ、制御信号生成器６４０により生成された制御信号がＳＲＡＭマクロ２００のＩ／Ｏ部０〜４に与えられる。Ｉ／Ｏ部０〜４から出力されたデータは、マルチプレクサ群５１０を介して不良解析用レジスタ［０］〜［４］に夫々一旦保持される。不良解析用レジスタ群５２０からの出力が、データ生成器６３０から生成されたデータ期待値と比較器群５３０によって夫々比較され、比較結果がフラグレジスタ５４０に保持される。フラグレジスタ５４０からの出力がＢＩＳＴ回路６００内の結果解析器６５０に入力され、最終的なＢＩＳＴ結果が出力される。このように、図１２に示す構成によれば、スペアセル領域を備えるＳＲＡＭマクロから、救済処理された領域、スペアセル領域を含めたメモリセルの電気テスト結果を出力することができる。

なお、ＦＢＭ作成部４０３は、救済処理された通常セル領域がある場合、救済処理された通常セル領域を指示する入力を受け付け、救済処理された通常セル領域を識別可能に表示するＦＢＭを生成するようにしてもよい。救済処理された通常セル領域は、ユーザがＳＲＡＭ２００のリダンダンシ回路のヒューズを読むことによって知ることができる。また、ＦＢＭ作成部４０３は、スペアセル領域を識別可能に表示するＦＢＭを生成するようにしてもよい。

なお、ＦＢＭ作成部４０３は作成したＦＢＭ４１３に原点マークを記述しておくこととする。

ステップＳ３に続いて、ＦＢＭ・ダミーセルマップ合成部４０４は、ダミーセルマップ４１１とＦＢＭ４１３とを合成する（ステップＳ４）。例えば、図５に示したＦＢＭ３００と図１１（ａ）に示したダミーセルマップ４１１とを合成する場合、ＦＢＭ・ダミーセルマップ合成部４０４は、ＦＢＭ３００の作成元のＳＲＡＭマクロ２００のマクロ構成情報４０７により、ＦＢＭ３００の原点マーク側（すなわち紙面左側）から８列目と９列目との間にメモリセル領域の境界があることを認識する。そして、ＦＢＭ・ダミーセルマップ合成部４０４は、ＦＢＭ３００を該境界で分割し、原点マーク側の４行×８列のマップを図１１（ａ）の原点あわせマーク側の４行×８列の空白領域にはめ込み、原点マークから遠い側の４行×１２列のマップを原点あわせマークから遠い側の４行×１２列の空白領域にはめ込む。これにより、合成マップ４１４の作成が完了する。

ステップＳ４に続いて、ＦＢＭ出力部４０５は、作成された合成マップ４１４を表示部４に表示出力し（ステップＳ５）、動作を終了する。なお、ＦＢＭ出力部４０５は、ダミーセルと使用セルアレイ領域とが識別可能に表示する。例えば、ダミーセル領域または使用セルアレイ領域のうちの１つを色分けしたり、点滅させたり、枠で囲んで表示するなどが考えられる。

図１３は表示された合成マップ４１４を説明する図である。図１３（ａ）は、図１１（ａ）に示したＳＲＡＭマクロ２００のダミーセルマップに図４に示したＦＢＭ３００を合成した合成マップ、図１３（ｂ）は、図１１（ｂ）に示したＳＲＡＭマクロ２０１のダミーセルマップに図４に示したＦＢＭ３００を合成した合成マップである。図１３（ａ）、図１３（ｂ）は、ＳＲＡＭマクロ２００、２０１のダミーセル、使用セルを含んで表示されている。したがって、図１３（ａ）、図１３（ｂ）に示した合成マップは、解析者が合成マップからダミーセル領域をオフセットすることなく実際の夫々ＳＲＡＭマクロ２００、２０１における不良位置を特定することができるものであることがわかる。

なお、以上の説明においては、使用セルアレイ領域毎のダミーセルマップ間に隙間をおかないこととして説明したが、図１４に示すように使用セルアレイ領域毎のダミーセル領域間にロウデコーダが配置されていることを解析者に判りやすく示すことを意図して使用セルアレイ領域毎のダミーセルマップ間に隙間をおくようにしてもよい。図１４（ａ）は、図１３（ａ）の表示にロウデコーダとカラムデコーダとを表示するようにしたもの、図１４（ｂ）は、図１４（ｂ）の表示にロウデコーダとカラムデコーダとを表示するようにしたものである。

また、ダミーセルマップ作成部４０２、ＦＢＭ作成部４０３は夫々、解析者から入力されたマクロ指定入力４１０により指定されているＳＲＡＭマクロのダミーセルマップ４１１、ＦＢＭ４１３を作成するとして説明したが、夫々の電気テスト結果４１２に自テスト結果４１２のテスト対象のＳＲＡＭマクロのマクロＩＤを持たせ、一つのＳＲＡＭマクロに関する電気テスト結果４１２が入力されたとき、ＦＢＭ作成部４０３が該電気テスト結果４１２からマクロＩＤを抽出し、抽出したマクロＩＤをもってマクロ指定入力４１０としてダミーセルマップ作成部４０２に伝達し、ダミーセルマップ作成部４０２は伝達されてきたマクロ指定入力４１０に記述されているマクロＩＤのＳＲＡＭマクロのダミーセルマップ４１１を作成するように構成しても構わない。

また、マクロ構成情報４０７は、Ｉ／Ｏ数、サイズ情報、使用セルアレイ領域間の境界、向き情報をＳＲＡＭマクロ毎に記述したデータであるとし、マクロ内セル配置情報抽出部４０１は、このマクロ構成情報４０７を抽出する、として説明したが、不良解析装置４００が必要とするのはマクロ構成情報４０７のうちの不良解析対象のＳＲＡＭマクロ、すなわちマクロ指定入力４１０にて指定されているＳＲＡＭマクロに関する情報のみである。したがって、マクロ内セル配置情報抽出部４０１にもマクロ指定入力４１０が入力され、マクロ内セル配置情報抽出部４０１は、入力されたマクロ指定入力４１０に指定されているマクロ構成情報４０７のうちのＳＲＡＭマクロに関する部分、すなわち不良解析対象のＳＲＡＭマクロに関するＩ／Ｏ数、サイズ情報、使用セルアレイ領域間の境界、向き情報を抽出するように構成してもよい。

また、以上の説明においては、メモリマクロとしてＳＲＡＭマクロを取り上げて説明したが、本発明の実施の形態はＤＲＡＭマクロなどＳＲＡＭマクロ以外のメモリマクロに対しても適用することができる。

以上説明したように、本発明の実施の形態によれば、回路設計情報から不良解析対象のメモリマクロが備えるＩ／Ｏ部の数およびＩ／Ｏ部のサイズ情報を含むマクロ構成情報４０７を抽出し、抽出したマクロ構成情報４０７に基づいて不良解析対象のメモリマクロが備える使用セルアレイ領域のサイズを算出し、算出した使用セルアレイ領域のサイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいてダミーセルマップ４１１を作成し、不良解析対象のメモリマクロの電気テスト結果４１２に基づいて該メモリマクロのＦＢＭ４１３を作成し、作成したダミーセルマップ４１１とＦＢＭ４１３とを合成して合成マップ（合成フェイルビットマップ）４１４を作成し、作成した合成マップ４１４を使用セルアレイ領域とダミーセル領域とが識別可能に出力するように構成したので、得られた合成マップ４１４を不良解析に用いる場合、解析者はＦＢＭが示している不良ビットの位置から実際のメモリマクロにおける解析位置を求める際にダミーセル分のオフセットを考慮する必要がなくなる。すなわち、本発明の実施の形態によれば、実際のメモリマクロが備えるメモリセルとの対応付けが簡単なＦＢＭを作成することができるようになる。

また、マクロ構成情報４０７は使用セルアレイ領域間の境界（ロウデコーダの配設位置）をさらに含み、ダミーセルマップ作成の際、このマクロ構成情報４０７に含まれ得る使用セルアレイ領域間の境界に基づいて使用セルアレイ毎のダミーセルマップを作成するように構成したので、使用セルアレイ領域が複数存在するＳＲＡＭマクロであっても合成マップ４１４を作成できるようになる。

１ ＣＰＵ、２ ＲＯＭ、３ ＲＡＭ、４ 表示部、５ 入力部、６ 不良解析プログラム、１００〜１１３、２００、２０１ ＳＲＡＭマクロ、２１０ サブメモリアレイ、２２０ ロウデコーダ、２３０ カラムデコーダ、２４０〜２４３ 使用セルアレイ領域、２５０、２５１ ダミーセル領域、４００ 不良解析装置、４０１ マクロ内セル配置情報抽出部、４０２ ダミーセルマップ作成部、４０３ ＦＢＭ作成部、４０４ ＦＢ・ダミーセルマップ合成部、４０５ ＦＢＭ出力部、４０６ 回路設計情報、４０７ マクロ構成情報、４０８ ダミーセル情報、４０９ ダミーセル配置種類対応情報、４１０ マクロ指定入力、４１１ ダミーセルマップ、４１２ 電気テスト結果、４１３ ＦＢＭ、４１４ 合成マップ、５００ メモリカラー、６００ ＢＩＳＴ回路、１０００ チップ。

Claims (5)

1. 記憶素子として使用されるメモリセルからなるＩ／Ｏ毎のサブメモリアレイを一つ以上含むメモリアレイである使用セルアレイ領域と前記使用セルアレイ領域の外周に配置されるダミーセルからなるダミーセル領域とを備えるメモリマクロの不良解析を行う不良解析方法であって、
   回路設計情報から不良解析対象のメモリマクロが備える前記サブメモリアレイの数および前記サブメモリアレイのサイズ情報を含むマクロ構成情報を抽出する構成情報抽出工程と、
   前記構成情報抽出工程により抽出されたマクロ構成情報に基づいて前記メモリマクロが備える使用セルアレイ領域のサイズを算出し、前記算出した使用セルアレイ領域のサイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいて前記不良解析対象のメモリマクロが備えるダミーセル領域が含むダミーセルの物理的配置に対応したマップであるダミーセルマップを作成するダミーセルマップ作成工程と、
   前記不良解析対象のメモリマクロの電気テスト結果に基づいて前記メモリマクロのフェイルビットマップを作成するフェイルビットマップ作成工程と、
   前記ダミーセルマップ作成工程により作成されたダミーセルマップと前記フェイルビットマップ作成工程により作成されたフェイルビットマップとを合成して合成フェイルビットマップを作成する合成工程と、
   前記合成工程により作成された合成フェイルビットマップを前記不良解析対象のメモリマクロの使用セルアレイ領域とダミーセル領域とが識別可能に出力する出力工程と、
   を備えることを特徴とする不良解析方法。
2. 前記不良解析対象のメモリマクロは、夫々前記ダミーセル領域で囲まれた前記使用セルアレイ領域を複数備え、前記夫々ダミーセル領域で囲まれた夫々の使用セルアレイ領域はカラムデコーダ方向に配列されているとともに前記夫々の使用セルアレイ領域間にはロウデコーダが配設されており、
   前記マクロ構成情報は前記メモリマクロにおける前記ロウデコーダの配設位置を含み、
   前記ダミーセルマップ作成工程において、前記マクロ構成情報に含まれる前記ロウデコーダの配設位置に基づいて前記ダミーセルマップを前記使用セルアレイ領域毎に作成する、
   ことを特徴とする請求項１に記載の不良解析方法。
3. 前記合成工程において、前記合成フェイルビットマップを前記使用セルアレイ領域毎に作成し、
   前記出力工程において、前記使用セルアレイ領域毎に作成された合成フェイルビットマップを前記使用セルアレイ領域の配列順に対応する順番で配列して出力する、
   ことを特徴とする請求項２に記載の不良解析方法。
4. 前記サブメモリアレイは、冗長なサブメモリアレイを含む、ことを特徴とする請求項１〜３のうちの何れか一項に記載の不良解析方法。
5. 記憶素子として使用されるメモリセルからなるＩ／Ｏ毎のサブメモリアレイを一つ以上含むメモリアレイである使用セルアレイ領域と前記使用セルアレイ領域の外周に配置されるダミーセルからなるダミーセル領域とを備えるメモリマクロの不良解析を行う不良解析装置であって、
   回路設計情報から不良解析対象のメモリマクロが備える前記サブメモリアレイの数および前記サブメモリアレイのサイズ情報を含むマクロ構成情報を抽出する構成情報抽出部と、
   前記構成情報抽出部により抽出されたマクロ構成情報に基づいて前記メモリマクロが備える使用セルアレイ領域のサイズを算出し、前記算出した使用セルアレイ領域のサイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいて前記不良解析対象のメモリマクロが備えるダミーセル領域が含むダミーセルの物理的配置に対応したマップであるダミーセルマップを作成するダミーセルマップ作成部と、
   前記不良解析対象のメモリマクロの電気テスト結果に基づいて前記メモリマクロのフェイルビットマップを作成するフェイルビットマップ作成部と、
   前記ダミーセルマップ作成部により作成されたダミーセルマップと前記フェイルビットマップ作成部により作成されたフェイルビットマップとを合成して合成フェイルビットマップを作成する合成部と、
   前記合成部により作成された合成フェイルビットマップを前記不良解析対象のメモリマクロの使用セルアレイ領域とダミーセル領域とが識別可能に出力する出力部と、
   を備えることを特徴とする不良解析装置。

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