JP2020088093A - 半導体チップの製造方法および半導体ウェハ - Google Patents
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Abstract
Description
図1は、本発明の実施の形態に係る半導体チップの製造方法の処理手順を示すフローチャートである。図1に示すように、本実施の形態に係る半導体チップの製造方法は、以下のステップST1〜ST3の処理を含む。
(a)サイズが200μm以上の大きな欠陥(線欠陥も含む)
(b)明確なダウンフォール欠陥
(c)サイズが50μm以上のマイクロパイプ
(d)その他、図10〜図21に例示したキラー欠陥と比較して、サイズ、形状もしくはコントラストが同レベル以上の欠陥
のいずれかの条件に該当する欠陥を、キラー欠陥と判定するという方法をとる。この判定の処理は、コンピュータによる画像解析やパターンマッチングなどにより、客観的かつ自動的に行われることが好ましい。
以下の実施の形態では、チップレイアウト工程(ステップST3)で行われるチップ領域および切断ラインのレイアウトの調整(レイアウト調整処理)の具体例を示す。ここでは、欠陥マップ作成工程(ステップST2)において、図2に示す欠陥マップが作成されたものと仮定する。
レイアウト調整処理は、例えば、図5のように、チップ領域1および切断ライン2を平面視で回転させて位置調整する工程を含んでいてもよい。図5の例では、キラー欠陥a,d,e,f,g,h,kが切断ライン2上に位置するように、チップ領域1および切断ライン2の2次元座標のオフセットと回転角θとを設定することでレイアウト調整処理が行われ、キラー欠陥を含むチップ領域1は、それぞれキラー欠陥b,iを含む2つに抑えられている。
レイアウト調整処理は、例えば、図6のように、切断ライン2の幅(カーフ幅)を調整する工程を含んでいてもよい。図6の例では、キラー欠陥a,b,d,e,f,g,h,kが切断ライン2上に位置するように、2次元座標のオフセット、回転角θおよび切断ライン2の幅を設定することによってレイアウト調整処理が行われ、キラー欠陥を含むチップ領域1は、キラー欠陥iを含む1つに抑えられている。
レイアウト調整処理は、例えば、図8のように、隣り合うチップ領域1の間に配置する切断ライン2の本数を調整する工程を含んでいてもよい。図8においては、図7において幅を拡げた切断ライン2に対応する部分に、2本の切断ライン2を並べて配置することで、図7と同様のレイアウトを実現している。この場合、2本の切断ライン2を並べた部分は、ウェハ切断工程で2回に分けて切断する必要があるが、ダイシングブレードの種類は1つで済むため、ウェハ切断工程の煩雑化は抑えられる。なお、隣り合うチップ領域1の間に配置する切断ライン2の本数は3本以上でもよく、その場合、両端に位置する2本の切断ライン2のみを切断すればよい。つまり、切断ライン2を3本以上並べて配置した部分も、2回に分けて切断すればよく、3回以上に分ける必要はない。
図4〜図8では、より多くのキラー欠陥を切断ライン2内に収めるようにチップ領域1および切断ライン2のレイアウトを調整した例を示した。しかし、例えば図9のように、ウェハ10のキラー欠陥が局所的に集中している場合には、キラー欠陥を積極的にチップ領域1内に収めることで、結果として、キラー領域を含むチップ領域1の数を少なくすることができる。特に、キラー欠陥が集中する領域の面積が、1つのチップ領域1の面積よりも小さい場合には、それらのキラー欠陥群を1つのチップ領域1内に収めることで、キラー欠陥を含むチップ領域1は1つだけで済む。
Claims (9)
- 半導体ウェハの欠陥を検出し、検出された欠陥がキラー欠陥か否かを判定するキラー欠陥判定工程と、
前記キラー欠陥と判定された欠陥の位置を示す欠陥マップを作成する欠陥マップ作成工程と、
前記半導体ウェハ上に、半導体チップとなる複数のチップ領域および前記複数のチップ領域を区画する複数の切断ラインをレイアウトし、前記欠陥マップに基づいて、前記キラー欠陥と判定された欠陥を含むチップ領域の数を減らす、あるいは、前記キラー欠陥と判定された欠陥を含まないチップ領域の数を増やすように、前記複数のチップ領域および前記複数の切断ラインのレイアウトを調整するチップレイアウト工程と、
前記チップレイアウト工程でレイアウトが調整された前記複数の切断ラインに沿って前記半導体ウェハを切断することで、前記半導体チップを切り出すウェハ切断工程と、
を備える半導体チップの製造方法。 - 前記チップレイアウト工程は、前記複数のチップ領域および前記複数の切断ラインの2次元座標のオフセットを調整する工程を含む、
請求項1に記載の半導体チップの製造方法。 - 前記チップレイアウト工程は、前記複数のチップ領域および前記複数の切断ラインを平面視で回転させて位置調整する工程を含む、
請求項1または請求項2に記載の半導体チップの製造方法。 - 前記チップレイアウト工程は、前記複数の切断ラインの幅を調整する工程を含む、
請求項1から請求項3のいずれか一項に記載の半導体チップの製造方法。 - 前記チップレイアウト工程は、隣り合うチップ領域間に配置する切断ラインの本数を調整する工程を含む、
請求項1から請求項4のいずれか一項に記載の半導体チップの製造方法。 - 前記ウェハ切断工程は、前記複数の切断ラインの幅に応じてダイシングブレードおよびその回転数を選定する工程を含む、
請求項4に記載の半導体チップの製造方法。 - 半導体チップとなる領域である複数のチップ領域と、
前記複数のチップ領域を区画する複数の切断ラインと、がレイアウトされた半導体ウェハであって、
前記複数のチップ領域および前記複数の切断ラインは、前記半導体ウェハに設けられたオリフラに対して左右もしくは上下非対象にレイアウトされている、
半導体ウェハ。 - 半導体チップとなる領域である複数のチップ領域と、
前記複数のチップ領域を区画する複数の切断ラインと、がレイアウトされた半導体ウェハであって、
前記複数の切断ラインは、前記半導体ウェハに設けられたオリフラに対し傾いてレイアウトされている、
半導体ウェハ。 - 半導体チップとなる領域である複数のチップ領域と、
前記複数のチップ領域を区画する複数の切断ラインと、がレイアウトされた半導体ウェハであって、
隣り合うチップ領域間の間隔が、前記半導体チップ上の場所によって異なっている、
半導体ウェハ。
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