JP2016009706A - 半導体デバイスの製造方法、半導体基板および半導体デバイス - Google Patents
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Abstract
【課題】半導体基板の反りを低減し、半導体デバイスの歩留まりを向上させる。【解決手段】半導体デバイスの製造方法は、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する半導体層と、該第１の主面上に形成されたエピタキシャル層と、を含む半導体基板を準備する工程と、該エピタキシャル層を貫通して該半導体層に至る側壁と、該側壁と連なりかつ該半導体層内に位置する底部とを有する溝を形成する工程と、該第２の主面を研削して、該半導体層を薄くする工程と、を備える。溝を形成することにより、半導体基板の反り量は、４００μｍ以下となる。さらに半導体デバイスの製造方法は、研削された後の第２の主面上に電極層を形成する工程と、レーザアニールによって該第２の主面と該電極層とをオーミック接合させる工程と、溝に沿って切断部を形成し、該切断部において半導体基板を分割して個片基板を得る工程と、を備える。【選択図】図１２
Description
本発明は、半導体デバイスの製造方法、半導体基板および半導体デバイスに関する。
一般に半導体デバイスの製造工程では、集積回路が形成された半導体基板（ウエハ）からチップを切り出す加工（いわゆるダイシング）が行われている〔たとえば特開２００７−０１９４７８号公報（特許文献１）を参照〕。
特許文献１では、半導体基板の周縁部をダイシングする際、ダイシングブレードの刃先が半導体基板の裏面に到達しないように切削する方法が提案されている。特許文献１によれば、この方法によってダイシング時の破片の飛散が防止され、半導体デバイスの歩留まりが向上すると共に、基板とダイシングテープとの密着性を高めるために行われている裏面研削（「ＢＧ：Ｂａｃｋ−Ｇｒｉｎｄｉｎｇ」ともいう）の必要が無くなるとされている。
しかしながら、たとえばパワーデバイスの製造工程では、オン抵抗の低減あるいは絶縁破壊電圧の維持のため、裏面研削は必要なプロセスであり、裏面研削によって薄くなった基板のハンドリングが、半導体デバイスの歩留まりを左右する重要な因子となっている。
裏面研削によって基板を薄くすると、基板に反りが生じ、これ以降の吸着、搬送、成膜、熱処理、ダイシング等のあらゆるプロセスに悪影響が及ぼされる。こうした問題は、たとえば炭化珪素（ＳｉＣ）のような硬度の高い材料、あるいは６インチ以上の大口径基板において顕著であり、次世代パワーデバイスの低コスト化、ひいてはその普及の妨げとなっている。
以上の現状に鑑みて、半導体基板を研削して薄板化する工程を含む半導体デバイスの製造方法において、半導体基板の反りを低減し、半導体デバイスの歩留まりを向上させることを目的とする。
本発明の一態様に係る半導体デバイスの製造方法は、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する半導体層と、該第１の主面上に形成されたエピタキシャル層と、を含む半導体基板を準備する工程と、該エピタキシャル層を貫通して該半導体層に至る側壁と、該側壁と連なりかつ該半導体層内に位置する底部とを有する溝を形成する工程と、該第２の主面を研削して、該半導体層を薄くする工程と、を備える。溝を形成することにより、半導体基板の反り量は、４００μｍ以下となる。さらに半導体デバイスの製造方法は、研削された後の第２の主面上に電極層を形成する工程と、レーザアニールによって該第２の主面と該電極層とをオーミック接合させる工程と、溝に沿って切断部を形成し、該切断部において半導体基板を分割して個片基板を得る工程と、を備える。
本発明の一態様に係る半導体基板は、直径が１５０ｍｍ以上であり、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する半導体層と、該第１の主面上に形成されたエピタキシャル層とを備える。さらに半導体基板は、エピタキシャル層を貫通して半導体層に至る側壁と、該側壁と連なりかつ該半導体層内に位置する底部とを有する溝と、を備えており、反り量が４００μｍ以下である。
本発明の一態様に係る半導体デバイスは、第１の主面と、該第１の主面の反対側に位置する第２の主面とを有する半導体層と、該第１の主面上に形成されたエピタキシャル層と、を含む個片基板を備えており、該半導体層の端部に段差を有する。
上記によれば、半導体基板の反りを低減し、半導体デバイスの歩留まりを向上させることができる。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
最初に本発明の実施態様を列記して説明する。
本発明の一態様に係る半導体デバイスの製造方法は、
〔１〕第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む半導体基板１０を準備する工程（Ｓ１０１）と、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲを形成する工程（Ｓ１０２）と、第２の主面Ｐ２を研削して、半導体層１を薄くする工程（Ｓ１０３）と、を備える。溝ＴＲを形成することにより、半導体基板１０の反り量は、４００μｍ以下となる。さらに半導体デバイスの製造方法は、研削された後の第２の主面Ｐ２上に電極層４ａを形成する工程（Ｓ１０４）と、レーザアニールによって第２の主面Ｐ２と電極層４ａとをオーミック接合させる工程（Ｓ１０５）と、溝ＴＲに沿って切断部ＣＰを形成し、切断部ＣＰにおいて半導体基板１０を分割して個片基板１００を得る工程（Ｓ１０６）と、を備える。
〔１〕第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む半導体基板１０を準備する工程（Ｓ１０１）と、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲを形成する工程（Ｓ１０２）と、第２の主面Ｐ２を研削して、半導体層１を薄くする工程（Ｓ１０３）と、を備える。溝ＴＲを形成することにより、半導体基板１０の反り量は、４００μｍ以下となる。さらに半導体デバイスの製造方法は、研削された後の第２の主面Ｐ２上に電極層４ａを形成する工程（Ｓ１０４）と、レーザアニールによって第２の主面Ｐ２と電極層４ａとをオーミック接合させる工程（Ｓ１０５）と、溝ＴＲに沿って切断部ＣＰを形成し、切断部ＣＰにおいて半導体基板１０を分割して個片基板１００を得る工程（Ｓ１０６）と、を備える。
上記の製造方法では、第２の主面Ｐ２（裏面）を研削して半導体層１を薄くしている。これによりオン抵抗の低い半導体デバイスを実現できる。しかし第２の主面Ｐ２を研削すると、研削によって生成された加工変質層の残留応力と、エピタキシャル層２に蓄積された残留応力とが相俟って、半導体基板１０に大きな反りが生じる。そのため通常は歩留まりが低下する。
そこで上記の製造方法では、裏面研削の前もしくは裏面研削の後に、エピタキシャル層２側から、エピタキシャル層２を貫通する溝ＴＲを形成する。溝ＴＲの形成によって残留応力が解消され、半導体基板１０の反り量を４００μｍ以下に制御することができる。これにより半導体基板１０の搬送等が容易となり、歩留まりが向上する。また溝ＴＲがエピタキシャル層２を貫通していることにより、仮にエピタキシャル層２中にクラック等が生じた場合であっても、クラックがエピタキシャル層２中を伝播することができず、損害が最小限に抑えられる。
ただし溝ＴＲは、第２の主面Ｐ２（裏面）に到達しない深さとすることを要する。溝ＴＲが裏面に達していると新たな不具合が生じるからである。上記の製造方法ではオーミック接合をとる方法としてレーザアニールを採用している。これにより室温付近でオーミック接合をとるができ、高温で熱処理してオーミック接合をとる場合に比べて基板の反りを抑制することができる。
ところが、溝ＴＲが第２の主面Ｐ２に到達していると、溝ＴＲを通じてレーザ光がレーザアニール装置の台座に当たり、レーザアニールの都度、台座を傷めてしまう。さらには台座の表面が溶融することによって生じた塵、屑等が飛散し、半導体デバイスの歩留まりが低下することもある。よって上記の製造方法では、溝ＴＲの底部ＢＴが半導体層１内に位置するように規制している。
この後、溝ＴＲに沿って切断部ＣＰを形成することにより、半導体基板１０を個片基板１００（チップ）へと容易に分割することができる。
以上のように、上記〔１〕の製造方法によれば、半導体基板１０の反りを低減し、半導体デバイスの歩留まりを向上させることができる。
ここで「反り量」とは、図１１に示すように、半導体基板１０の厚さ方向における最高点と最低点との間の長さＨによって定義されるものとする。
〔２〕溝ＴＲの幅Ｗ１は、切断部ＣＰの幅Ｗ２よりも広いことが好ましい。半導体基板１０の分割が更に容易になるからである。
〔３〕半導体基板１０の厚さ方向において、エピタキシャル層２の主面のうち第１の主面Ｐ１と接する主面の反対側に位置する第３の主面Ｐ３から、研削された後の第２の主面Ｐ２までの距離をＴとし、第３の主面Ｐ３から底部ＢＴまでの深さをＤとするとき、Ｄ＞０．５Ｔを満たすことが好ましい。半導体基板１０の反り量をいっそう小さくできるからである。
〔４〕切断部ＣＰは、底部ＢＴにおいて側壁ＳＷから離れて形成されることが好ましい。ダイシング時にブレードが側壁ＳＷに当たることによって切削屑が発生することを防止するためである。
〔５〕溝ＴＲを形成する工程（Ｓ１０２）において、溝ＴＲは、第１の主面Ｐ１の第１の端部Ｅ１から第１の端部Ｅ１の反対側に位置する第２の端部Ｅ２までを横断するように形成されることが好ましい。
電極層４ａは、たとえばスパッタリング法等によって形成される。このとき第１の主面Ｐ１側は粘着テープ等によって保護されるが、スパッタリング時のアウトガスが粘着テープとエピタキシャル層２との間に残存して、半導体基板１０が割れるという不具合も確認されている。そこで上記のように、溝ＴＲを第１の主面Ｐ１上を横断するように形成しておくことにより、溝ＴＲがアウトガスの排出経路として機能し、基板の割れを防止することができる。
本発明の一態様は半導体基板（ウエハ）にも係り、当該半導体基板は、
〔６〕直径Ｒが１５０ｍｍ以上の基板であり、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２とを備える。さらに半導体基板は、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲと、を備えており、反り量が４００μｍ以下である。
〔６〕直径Ｒが１５０ｍｍ以上の基板であり、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２とを備える。さらに半導体基板は、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲと、を備えており、反り量が４００μｍ以下である。
この半導体基板は直径が１５０ｍｍ以上の大口径基板でありながら、溝ＴＲによって反り量が４００μｍ以下に抑えられている。よってこの半導体基板を使用することにより、半導体デバイスの製造コストを低減し、かつ歩留まりを向上させることができる。
〔７〕上記〔６〕において、半導体基板の厚さは１５０μｍ以下が好ましい。半導体基板の厚さを１５０μｍ以下とすることにより、半導体デバイスのオン抵抗を低減することができる。通常、こうした薄板基板は非常に反りやすく、歩留まりの低下をもたらすものである。しかし上記〔６〕では溝ＴＲによって反り量が４００μｍ以下に制御されていることから、歩留まりを低下させずに半導体デバイスを製造することができる。
本発明の一態様は半導体デバイス（チップ）にも係り、当該半導体デバイスは、
〔８〕第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む個片基板１００を備えており、半導体層１の端部に段差ＳＰを有する。
〔８〕第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む個片基板１００を備えており、半導体層１の端部に段差ＳＰを有する。
この半導体デバイスでは、半導体層１の端部に段差ＳＰが設けられていることから、第１の主面Ｐ１の面積よりも第２の主面Ｐ２の面積の方が広くなっている。このためダイボンディングの際に、安定して支持体上に固定することができる。
[本発明の実施形態の詳細]
以下、本発明の一実施形態（以下「本実施形態」とも記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
以下、本発明の一実施形態（以下「本実施形態」とも記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
〔第１実施形態〕
第１実施形態は半導体デバイスの製造方法である。図１２は本実施形態の製造方法の概略を示すフローチャートである。図１２を参照して、当該製造方法は基板準備工程（Ｓ１０１）、溝形成工程（Ｓ１０２）、裏面研削工程（Ｓ１０３）、電極層形成工程（Ｓ１０４）、オーミック接合工程（Ｓ１０５）および分割工程（Ｓ１０６）を備えている。本実施形態において各工程の実行順序は図１２に示す順序に限られず、たとえば図１３に示すフローチャートのように、裏面研削工程（Ｓ１０３）の後に溝形成工程（Ｓ１０２）が実行されてもよい。いずれの場合も基板の反りが低減され、歩留まりが向上するからである。ただし溝形成工程（Ｓ１０２）は、好ましくは裏面研削工程（Ｓ１０３）よりも前に実行される。基板に反りが発生する裏面研削工程（Ｓ１０３）より前に、予め溝を形成しておくことにより、反りの発生自体を抑制することができ、歩留まりを更に向上させることができるからである。以下、各工程について説明する。
第１実施形態は半導体デバイスの製造方法である。図１２は本実施形態の製造方法の概略を示すフローチャートである。図１２を参照して、当該製造方法は基板準備工程（Ｓ１０１）、溝形成工程（Ｓ１０２）、裏面研削工程（Ｓ１０３）、電極層形成工程（Ｓ１０４）、オーミック接合工程（Ｓ１０５）および分割工程（Ｓ１０６）を備えている。本実施形態において各工程の実行順序は図１２に示す順序に限られず、たとえば図１３に示すフローチャートのように、裏面研削工程（Ｓ１０３）の後に溝形成工程（Ｓ１０２）が実行されてもよい。いずれの場合も基板の反りが低減され、歩留まりが向上するからである。ただし溝形成工程（Ｓ１０２）は、好ましくは裏面研削工程（Ｓ１０３）よりも前に実行される。基板に反りが発生する裏面研削工程（Ｓ１０３）より前に、予め溝を形成しておくことにより、反りの発生自体を抑制することができ、歩留まりを更に向上させることができるからである。以下、各工程について説明する。
〔基板準備工程（Ｓ１０１）〕
基板準備工程では半導体基板１０が準備される。図１は基板準備工程を図解する模式的な部分断面図である。図１を参照して、この工程では、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む半導体基板１０が準備される。
基板準備工程では半導体基板１０が準備される。図１は基板準備工程を図解する模式的な部分断面図である。図１を参照して、この工程では、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む半導体基板１０が準備される。
半導体基板１０の直径Ｒ（図４参照）は、好ましくは１５０ｍｍ以上（たとえば６インチ以上）であり、より好ましくは１７５ｍｍ以上（たとえば７インチ以上）であり、特に好ましくは２００ｍｍ以上（たとえば８インチ以上）である。半導体基板１０の口径が大きいほど、半導体デバイスのコスト低減に寄与できるからである。
〔半導体層〕
半導体層１は、シリコン（Ｓｉ）層、ＳｉＣ層、サファイア層、窒化ガリウム（ＧａＮ）層およびダイヤモンド層等の半導体層を含み得る。半導体層１は、単層であってもよいし、複数の層から構成されていてもよい。たとえば、半導体層１は単層のＳｉＣ層等であってもよいし、サファイア層等を下地としてその上にＧａＮ層等が積層されたものであってもよい。
半導体層１は、シリコン（Ｓｉ）層、ＳｉＣ層、サファイア層、窒化ガリウム（ＧａＮ）層およびダイヤモンド層等の半導体層を含み得る。半導体層１は、単層であってもよいし、複数の層から構成されていてもよい。たとえば、半導体層１は単層のＳｉＣ層等であってもよいし、サファイア層等を下地としてその上にＧａＮ層等が積層されたものであってもよい。
本実施形態は、Ｓｉ層よりも硬度の高い半導体層（概ねヌープ硬度が１０００ｋｇｆ／ｍｍ2以上の半導体層）を含む半導体基板１０に対して有効である。従来、たとえばＳｉＣ基板のような硬い基板に反りが生じると、搬送等の際、硬い基板を無理に拘束することとなるため、クラック等が発生しやすく、歩留まりが低下していた。本実施形態では、反りの発生自体を抑えることもできるため、ＳｉＣ等の硬度の高い材料も使用することができる。ここで主な半導体材料のヌープ硬度を列記すると次の通りである
Ｓｉ ：５６０〜７１０ｋｇｆ／ｍｍ2
サファイア ：１６００〜２０００ｋｇｆ／ｍｍ2
ＳｉＣ ：２５００〜３２００ｋｇｆ／ｍｍ2
ダイヤモンド：７０００〜８０００ｋｇｆ／ｍｍ2
よって半導体層１の硬度は、好ましくは１０００ｋｇｆ／ｍｍ2以上であり、より好ましくは１５００ｋｇｆ／ｍｍ2以上であり、さらに好ましくは２０００ｋｇｆ／ｍｍ2以上であり、最も好ましくは２５００ｋｇｆ／ｍｍ2以上である。
Ｓｉ ：５６０〜７１０ｋｇｆ／ｍｍ2
サファイア ：１６００〜２０００ｋｇｆ／ｍｍ2
ＳｉＣ ：２５００〜３２００ｋｇｆ／ｍｍ2
ダイヤモンド：７０００〜８０００ｋｇｆ／ｍｍ2
よって半導体層１の硬度は、好ましくは１０００ｋｇｆ／ｍｍ2以上であり、より好ましくは１５００ｋｇｆ／ｍｍ2以上であり、さらに好ましくは２０００ｋｇｆ／ｍｍ2以上であり、最も好ましくは２５００ｋｇｆ／ｍｍ2以上である。
半導体層１は、たとえば単結晶インゴットをスライスすることにより準備される。たとえばワイヤーソー等を用いて、単結晶インゴットを所定の厚さにスライスすればよい。スライス後、半導体層１の主面を研磨してもよい。このとき半導体層１の厚さは、３００μｍ以上７００μｍ以下が好ましい。厚さが３００μｍ以上であると半導体基板１０の反り量が小さくなり、たとえばイオン注入時等における熱応力の発生が抑制できるからである。また厚さを７００μｍ以下に制限することにより不要なコストの発生も抑えられる。半導体層１の厚さは、より好ましくは４００μｍ以上６００μｍ以下であり、特に好ましくは４５０μｍ以上５５０μｍ以下である。
目的とする半導体デバイスがパワーデバイスである場合、半導体層１は４Ｈ型の結晶多形を有するＳｉＣ（以下「４Ｈ−ＳｉＣ」とも記す）層であることが好ましい。半導体層１が４Ｈ−ＳｉＣ層である場合、成長面である第１の主面Ｐ１は、（０００１）面〔いわゆるＳｉ面〕側としてもよいし、（０００−１）面〔いわゆるＣ面〕側としてもよい。第１の主面Ｐ１は、｛０００１｝面に対して２°以上８°以下傾斜した面であることが望ましい。すなわち、半導体層１の｛０００１｝面に対するオフ角度は２°以上８°以下が望ましい。エピタキシャル層２において基底面転位等の発生を抑え、歩留まりを向上させるためである。
〔エピタキシャル層〕
エピタキシャル層２は、半導体層１上にエピタキシャル成長させられた半導体層である。半導体層１上におけるエピタキシャル成長は、たとえば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、液相エピタキシー（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等によって行われ得る。
エピタキシャル層２は、半導体層１上にエピタキシャル成長させられた半導体層である。半導体層１上におけるエピタキシャル成長は、たとえば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、液相エピタキシー（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等によって行われ得る。
４Ｈ−ＳｉＣを例にとれば、たとえばシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを原料ガスとするＣＶＤ法によって、半導体層１上に、４Ｈ−ＳｉＣのエピタキシャル層２を成長させることができる。このときエピタキシャル層２に、たとえば窒素（Ｎ）もしくはリン（Ｐ）等の不純物をドーピングしてもよい。
エピタキシャル層２は、ドナーまたはアクセプタがドーピングされた不純物領域（図示せず）を有する。不純物領域は、たとえばリソグラフィー等によってパターニングされたマスクの上から、イオン注入を行うことによって形成される。注入されたドナーまたはアクセプタは、半導体基板１０を所定の温度でアニールすることによって活性化される。その後、目的とするデバイスの構造に合わせて電極層等の形成が行われ得る。
本実施形態では、エピタキシャル層２上（第３の主面Ｐ３上）に、絶縁膜３（層間絶縁膜、パッシベーション膜等）をさらに形成してもよい。絶縁膜３は、たとえば二酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮ）膜、酸窒化珪素（ＳｉＯＮ）膜、あるいは樹脂膜（たとえばポリイミド膜）等であり、ＣＶＤ法、スパッタリング法等により形成することができる。絶縁膜３にも残留応力が蓄積しやすく、通常、絶縁膜３が形成されると半導体基板１０の反りが助長される。しかし本実施形態によれば、溝ＴＲの形成によって、エピタキシャル層２の残留応力のみならず、絶縁膜３の残留応力も併せて解消することができる。
〔溝形成工程（Ｓ１０２）〕
図２は溝形成工程を図解する模式的な部分断面図である。図２を参照して、この工程では、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲが形成される。
図２は溝形成工程を図解する模式的な部分断面図である。図２を参照して、この工程では、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲが形成される。
溝ＴＲの形成には、一般的なダイシングソーを使用することができる。ダイシングブレードには、たとえば刃先にダイヤモンド砥粒を含むブレード（いわゆるダイヤモンドブレード）を使用することができる。この工程では溝ＴＲの本数、深さおよび幅を調整することにより、半導体基板１０の反り量を４００μｍ以下に制御する。言い換えれば、本実施形態では半導体基板１０の反り量を４００μｍ以下に制御できる限り、溝ＴＲの本数、深さおよび幅は自由に設定できる。たとえば半導体基板１０の反り量を４００μｍ以下にできれば、溝ＴＲは１本でも構わない。処理時間の観点からは、溝ＴＲの本数は少ないほど好ましい。
半導体基板１０の反り量は小さいほど、歩留まりの向上に寄与できる。よって半導体基板１０の反り量は、より好ましくは３００μｍ以下に制御され、特に好ましくは２００μｍ以下に制御される。
後述するように、本実施形態では溝ＴＲの内部で半導体基板１０を分割してチップ化することができる。したがって溝ＴＲは、後に形成されるダイシングライン（切断部ＣＰ）と重なるように、ダイシングラインと同じ本数形成されることが望ましい。
図４は、溝ＴＲが形成された半導体基板１０の構成の一例を示す模式的な平面図（第１の主面Ｐ１側から見たもの）である。図４を参照して、溝ＴＲは、第１の主面Ｐ１の周縁に位置する第１の端部Ｅ１から、第１の端部Ｅ１に対向する第２の端部Ｅ２までを横断するように形成されることが好ましい。これにより、たとえばスパッタリング法等によって、後述する電極層４ａ（図５参照）を形成する際に、アウトガスが溝ＴＲを通って排出され、アウトガスに起因する不具合（たとえば気泡の残存による基板の割れ）を防止できる。
〔裏面研削工程（Ｓ１０３）〕
図３は裏面研削工程を図解する模式的な部分断面図である。図３を参照して、この工程では、第２の主面Ｐ２が研削されて、半導体層１が薄層化される。これにより半導体層１の厚さに由来する抵抗成分を削減できる。
図３は裏面研削工程を図解する模式的な部分断面図である。図３を参照して、この工程では、第２の主面Ｐ２が研削されて、半導体層１が薄層化される。これにより半導体層１の厚さに由来する抵抗成分を削減できる。
裏面研削には、一般的な研削装置（グラインダ）を使用することができる。たとえば、第１の主面Ｐ１側を粘着テープで支持しつつ、グラインダに半導体基板１０をセットして、第２の主面Ｐ２を研削すればよい。この工程では、たとえば、５００μｍ程度の厚さを有する半導体基板１０を１５０μｍ以下の厚さまで研削することができる。このとき半導体デバイスのオン抵抗を更に低減するために、１２５μｍ以下の厚さまで研削することがより好ましく、１００μｍ以下の厚さまで研削することが特に好ましい。
またこのとき半導体基板１０の厚さ方向において、エピタキシャル層２の主面のうち第１の主面Ｐ１と接する主面の反対側に位置する第３の主面Ｐ３から、研削された後の第２の主面Ｐ２までの距離（すなわち、研削された後の半導体層１およびエピタキシャル層２の全厚）をＴとし、第３の主面Ｐ３から底部ＢＴまでの深さをＤとするとき、Ｄ＞０．５Ｔを満たすように、第２の主面Ｐ２を研削することが好ましい。半導体基板１０の反り量をいっそう小さくできるからである。反り低減の観点から深さＤは、より好ましくはＴ＞Ｄ＞０．６Ｔを満たし、特に好ましくはＴ＞Ｄ＞０．７Ｔを満たす。
第２の主面Ｐ２をグラインダ等で機械的に研削すると、第２の主面Ｐ２から一定の深さに亘って結晶構造が変質した加工変質層が生成される。この加工変質層は、半導体層１（母材）と機械的性質等が異なることから、基板に反りを生じさせる要因となる。よって、こうした加工変質層はドライエッチング等によって除去することが望ましい。しかし、たとえ加工変質層を除去したとしても、エピタキシャル層２の残留応力は解消されることはなく、歩留まりが改善する程度にまで、反り量を小さくすることは困難である。これに対して本実施形態では、溝ＴＲが形成されることにより、エピタキシャル層２の残留応力も解消されているため、基板の反り量を４００μｍ以下にまで小さくすることができる。
〔電極層形成工程（Ｓ１０４）〕
図５は電極層形成工程を図解する模式的な部分断面図である。図５を参照して、この工程では、研削された後の第２の主面Ｐ２上に電極層４ａが形成される。
図５は電極層形成工程を図解する模式的な部分断面図である。図５を参照して、この工程では、研削された後の第２の主面Ｐ２上に電極層４ａが形成される。
電極層４ａは、たとえばスパッタリング法、真空蒸着法等によって形成される。半導体層１がＳｉＣ層である場合、電極層４ａには、たとえばニッケルシリコン（ＮｉＳｉ）が好適である。このとき、前述のように溝ＴＲが第１の主面Ｐ１上を横断するように形成されていれば、アウトガスが溝ＴＲを通って排出され、これによる不具合が防止される。
〔オーミック接合工程（Ｓ１０５）〕
図６はオーミック接合工程を図解する模式図である。図６を参照して、この工程では電極層４ａと第２の主面Ｐ２との界面にレーザ光Ｌを照射することにより、電極層４ａと第２の主面Ｐ２とをオーミック接合させる。本実施形態ではオーミック接合をとる方法として、レーザアニールを採用する。これにより室温付近でも電極層４ａと第２の主面Ｐ２とをオーミック接合させることができるため、高温で熱処理する場合と比較して基板の反り量を小さくすることができる。
図６はオーミック接合工程を図解する模式図である。図６を参照して、この工程では電極層４ａと第２の主面Ｐ２との界面にレーザ光Ｌを照射することにより、電極層４ａと第２の主面Ｐ２とをオーミック接合させる。本実施形態ではオーミック接合をとる方法として、レーザアニールを採用する。これにより室温付近でも電極層４ａと第２の主面Ｐ２とをオーミック接合させることができるため、高温で熱処理する場合と比較して基板の反り量を小さくすることができる。
図６を参照して、半導体基板１０は第１の主面Ｐ１側を下にして、レーザアニール装置の台座５０上に配置される。このとき粘着テープ（図示せず）によって第１の主面Ｐ１側を保護してもよい。半導体基板１０の外周部は、たとえば治具５１によって固定される。レーザ光Ｌの照射強度は、半導体層１および電極層４ａの材質にもよるが、たとえば１〜２Ｊ／ｃｍ2程度である。この程度の強度のレーザ光Ｌが台座５０に照射されると、台座５０がダメージを受け、その屑が飛散することもあり得る。しかし本実施形態では、溝ＴＲが第２の主面Ｐ２（裏面）に達していないため、レーザ光Ｌが台座５０に照射されることがなく、レーザアニール装置の保全が容易となる。また台座５０に由来する異物が半導体デバイスに混入することも防止できる。
図７はダイボンド電極層形成工程を図解する模式的な部分断面図である。図７を参照して、電極層４ａと第２の主面Ｐ２とをオーミック接合させた後、電極層４ａ上にさらにダイボンド電極層４ｂを形成してもよい。ダイボンド電極層４ｂは、たとえばチタンニッケル金（ＴｉＮｉＡｕ）であり、電極層４ａと同様に、スパッタリング法等で形成することができる。ダイボンド電極層４ｂを形成することにより、コンタクト抵抗がいっそう低減される。
〔分割工程（Ｓ１０６）〕
図８は分割工程を図解する模式的な部分断面図である。図８を参照して、この工程では、溝ＴＲに沿ってダイシングライン（切断部ＣＰ）が形成され、切断部ＣＰにおいて半導体基板１０が分割されることにより、個片基板１００（チップ）が得られる。本実施形態では溝ＴＲによって半導体基板１０の反り量が４００μｍ以下に制限されているため、チップ化の際のクラック、チッピング等の発生も抑制される。
図８は分割工程を図解する模式的な部分断面図である。図８を参照して、この工程では、溝ＴＲに沿ってダイシングライン（切断部ＣＰ）が形成され、切断部ＣＰにおいて半導体基板１０が分割されることにより、個片基板１００（チップ）が得られる。本実施形態では溝ＴＲによって半導体基板１０の反り量が４００μｍ以下に制限されているため、チップ化の際のクラック、チッピング等の発生も抑制される。
切断部ＣＰを形成する方法は特に制限されず、電子ビーム、エッチング、ダイシングソー等を使用して切断部ＣＰを形成することができる。ただし生産性を考慮すると、ダイシングソーが最も効率的である。
図８を参照して、溝ＴＲの幅Ｗ１は切断部ＣＰの幅Ｗ２よりも広いことが好ましく、さらに切断部ＣＰは溝ＴＲの底部ＢＴにおいて側壁ＳＷから離れて形成されることが好ましい。これによりダイシングブレードが側壁ＳＷと接触して、破片が飛散する等の不具合を防止することができる。なお、たとえば図４において溝ＴＲの伸長する方向に沿って分割を行う限り、溝ＴＲが形成されていない場所において切断部ＣＰを形成して分割を行っても構わない。
以上の工程を経ることにより、半導体基板１０の反りを低減しながら、半導体デバイスを製造することができ、その歩留まりを向上させることができる。
〔第２実施形態〕
第２実施形態は、直径が１５０ｍｍ以上（たとえば６インチ以上）の半導体基板（ウエハ）である。この半導体基板は、前述の基板準備工程（Ｓ１０１）および溝形成工程（Ｓ１０２）を経て製造されたものである。図２または図３を参照して本実施形態の半導体基板１０は、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を備える。さらに半導体基板１０は、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲを備えており、溝ＴＲによって反り量が４００μｍ以下に抑えられている。
第２実施形態は、直径が１５０ｍｍ以上（たとえば６インチ以上）の半導体基板（ウエハ）である。この半導体基板は、前述の基板準備工程（Ｓ１０１）および溝形成工程（Ｓ１０２）を経て製造されたものである。図２または図３を参照して本実施形態の半導体基板１０は、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を備える。さらに半導体基板１０は、エピタキシャル層２を貫通して半導体層１に至る側壁ＳＷと、側壁ＳＷと連なりかつ半導体層１内に位置する底部ＢＴとを有する溝ＴＲを備えており、溝ＴＲによって反り量が４００μｍ以下に抑えられている。
半導体基板１０は直径が１５０ｍｍ以上の大口径基板であるにもかかわらず、反り量が４００μｍ以下に抑えられている。したがってこの半導体基板を使用することにより、半導体デバイスの歩留まりを向上させ、さらには半導体デバイスの製造コストを低減することができる。
半導体基板１０は、前述の基板準備工程（Ｓ１０１）および溝形成工程（Ｓ１０２）に加えて、裏面研削工程（Ｓ１０３）を経たものであってもよい。すなわち半導体基板１０の第２の主面Ｐ２は研削されていてもよい。さらに半導体基板１０の厚さ（第３の主面Ｐ３から第２の主面Ｐ２までの距離）は、１５０μｍ以下が好ましい。半導体デバイスのオン抵抗を低減するためである。オン抵抗の観点から、半導体基板１０の厚さは、より好ましくは１２５μｍ以下であり、特に好ましくは１００μｍ以下である。
〔第３実施形態〕
第３実施形態は、第１実施形態の製造方法によって得られた半導体デバイス（チップ）である。図９は本実施形態の半導体デバイス１０１の構成の一例を示す模式的な平面図であり、図１０は図９のＸ−Ｘ線に沿う模式的な断面図である。
第３実施形態は、第１実施形態の製造方法によって得られた半導体デバイス（チップ）である。図９は本実施形態の半導体デバイス１０１の構成の一例を示す模式的な平面図であり、図１０は図９のＸ−Ｘ線に沿う模式的な断面図である。
図９および図１０を参照して、半導体デバイス１０１は、第１の主面Ｐ１と、第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する半導体層１と、第１の主面Ｐ１上に形成されたエピタキシャル層２と、を含む個片基板１００を備えており、半導体層１の端部に段差ＳＰを有している。さらに半導体デバイス１０１は、エピタキシャル層２上（第３の主面Ｐ３上）に形成された絶縁膜３と、第２の主面Ｐ２上に電極層４ａと、電極層４ａ上にダイボンド電極層４ｂとを備えている。
半導体デバイス１０１では、半導体層１の端部に段差ＳＰが設けられていることから、第１の主面Ｐ１の面積よりも第２の主面Ｐ２の面積の方が広くなっている。このためダイボンディングの際に、安定して支持体上に固定することができる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 半導体層
２ エピタキシャル層
３ 絶縁膜
４ａ 電極層
４ｂ ダイボンド電極層
１０ 半導体基板（ウエハ）
５０ 台座
５１ 治具
１００ 個片基板（チップ）
１０１ 半導体デバイス
ＴＲ 溝
ＢＴ 底部
ＳＷ 側壁
ＣＰ 切断部
ＳＰ 段差
Ｅ１ 第１の端部
Ｅ２ 第２の端部
Ｌ レーザ光
Ｐ１ 第１の主面
Ｐ２ 第２の主面
Ｐ３ 第３の主面
Ｒ 直径
Ｗ１，Ｗ２ 幅
Ｔ 距離
Ｄ 深さ
Ｈ 長さ（反り量）
２ エピタキシャル層
３ 絶縁膜
４ａ 電極層
４ｂ ダイボンド電極層
１０ 半導体基板（ウエハ）
５０ 台座
５１ 治具
１００ 個片基板（チップ）
１０１ 半導体デバイス
ＴＲ 溝
ＢＴ 底部
ＳＷ 側壁
ＣＰ 切断部
ＳＰ 段差
Ｅ１ 第１の端部
Ｅ２ 第２の端部
Ｌ レーザ光
Ｐ１ 第１の主面
Ｐ２ 第２の主面
Ｐ３ 第３の主面
Ｒ 直径
Ｗ１，Ｗ２ 幅
Ｔ 距離
Ｄ 深さ
Ｈ 長さ（反り量）
Claims (8)
- 第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する半導体層と、前記第１の主面上に形成されたエピタキシャル層と、を含む半導体基板を準備する工程と、
前記エピタキシャル層を貫通して前記半導体層に至る側壁と、前記側壁と連なりかつ前記半導体層内に位置する底部とを有する溝を形成する工程と、
前記第２の主面を研削して、前記半導体層を薄くする工程と、を備え、
前記溝を形成することにより、前記半導体基板の反り量は、４００μｍ以下となり、さらに、
研削された後の前記第２の主面上に電極層を形成する工程と、
レーザアニールによって前記第２の主面と前記電極層とをオーミック接合させる工程と、
前記溝に沿って切断部を形成し、前記切断部において前記半導体基板を分割して個片基板を得る工程と、を備える、半導体デバイスの製造方法。 - 前記溝の幅は、前記切断部の幅よりも広い、請求項１に記載の半導体デバイスの製造方法。
- 前記半導体基板の厚さ方向において、前記エピタキシャル層の主面のうち前記第１の主面と接する主面の反対側に位置する第３の主面から、研削された後の前記第２の主面までの距離をＴとし、前記第３の主面から前記底部までの深さをＤとするとき、Ｄ＞０．５Ｔを満たす、請求項１または請求項２に記載の半導体デバイスの製造方法。
- 前記切断部は、前記底部において前記側壁から離れて形成される、請求項１〜請求項３のいずれか１項に記載の半導体デバイスの製造方法。
- 前記溝を形成する工程において、前記溝は、前記第１の主面の第１の端部から前記第１の端部の反対側に位置する第２の端部までを横断するように形成される、請求項１〜請求項４のいずれか１項に記載の半導体デバイスの製造方法。
- 直径が１５０ｍｍ以上であり、
第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する半導体層と、
前記第１の主面上に形成されたエピタキシャル層と、
前記エピタキシャル層を貫通して前記半導体層に至る側壁と、前記側壁と連なりかつ前記半導体層内に位置する底部とを有する溝と、を備え、
反り量が４００μｍ以下である、半導体基板。 - 厚さが１５０μｍ以下である、請求項６に記載の半導体基板。
- 第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する半導体層と、前記第１の主面上に形成されたエピタキシャル層と、を含む個片基板を備え、
前記半導体層の端部に段差を有する、半導体デバイス。
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