JP2016009706A - 半導体デバイスの製造方法、半導体基板および半導体デバイス - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 200
- 239000000758 substrate Substances 0.000 title claims abstract description 115
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000227 grinding Methods 0.000 claims abstract description 24
- 238000005224 laser annealing Methods 0.000 claims abstract description 10
- 230000000149 penetrating effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 17
- 238000005520 cutting process Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 142
- 239000013256 coordination polymer Substances 0.000 description 13
- 229910010271 silicon carbide Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 230000035882 stress Effects 0.000 description 8
- 238000002360 preparation method Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 239000002390 adhesive tape Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- PMRMTSSYYVAROU-UHFFFAOYSA-N [Ti].[Ni].[Au] Chemical compound [Ti].[Ni].[Au] PMRMTSSYYVAROU-UHFFFAOYSA-N 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Engineering & Computer Science (AREA)
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Abstract
【課題】半導体基板の反りを低減し、半導体デバイスの歩留まりを向上させる。【解決手段】半導体デバイスの製造方法は、第1の主面と、該第1の主面の反対側に位置する第2の主面とを有する半導体層と、該第1の主面上に形成されたエピタキシャル層と、を含む半導体基板を準備する工程と、該エピタキシャル層を貫通して該半導体層に至る側壁と、該側壁と連なりかつ該半導体層内に位置する底部とを有する溝を形成する工程と、該第2の主面を研削して、該半導体層を薄くする工程と、を備える。溝を形成することにより、半導体基板の反り量は、400μm以下となる。さらに半導体デバイスの製造方法は、研削された後の第2の主面上に電極層を形成する工程と、レーザアニールによって該第2の主面と該電極層とをオーミック接合させる工程と、溝に沿って切断部を形成し、該切断部において半導体基板を分割して個片基板を得る工程と、を備える。【選択図】図12
Description
本発明は、半導体デバイスの製造方法、半導体基板および半導体デバイスに関する。
一般に半導体デバイスの製造工程では、集積回路が形成された半導体基板(ウエハ)からチップを切り出す加工(いわゆるダイシング)が行われている〔たとえば特開2007−019478号公報(特許文献1)を参照〕。
特許文献1では、半導体基板の周縁部をダイシングする際、ダイシングブレードの刃先が半導体基板の裏面に到達しないように切削する方法が提案されている。特許文献1によれば、この方法によってダイシング時の破片の飛散が防止され、半導体デバイスの歩留まりが向上すると共に、基板とダイシングテープとの密着性を高めるために行われている裏面研削(「BG:Back−Grinding」ともいう)の必要が無くなるとされている。
しかしながら、たとえばパワーデバイスの製造工程では、オン抵抗の低減あるいは絶縁破壊電圧の維持のため、裏面研削は必要なプロセスであり、裏面研削によって薄くなった基板のハンドリングが、半導体デバイスの歩留まりを左右する重要な因子となっている。
裏面研削によって基板を薄くすると、基板に反りが生じ、これ以降の吸着、搬送、成膜、熱処理、ダイシング等のあらゆるプロセスに悪影響が及ぼされる。こうした問題は、たとえば炭化珪素(SiC)のような硬度の高い材料、あるいは6インチ以上の大口径基板において顕著であり、次世代パワーデバイスの低コスト化、ひいてはその普及の妨げとなっている。
以上の現状に鑑みて、半導体基板を研削して薄板化する工程を含む半導体デバイスの製造方法において、半導体基板の反りを低減し、半導体デバイスの歩留まりを向上させることを目的とする。
本発明の一態様に係る半導体デバイスの製造方法は、第1の主面と、該第1の主面の反対側に位置する第2の主面とを有する半導体層と、該第1の主面上に形成されたエピタキシャル層と、を含む半導体基板を準備する工程と、該エピタキシャル層を貫通して該半導体層に至る側壁と、該側壁と連なりかつ該半導体層内に位置する底部とを有する溝を形成する工程と、該第2の主面を研削して、該半導体層を薄くする工程と、を備える。溝を形成することにより、半導体基板の反り量は、400μm以下となる。さらに半導体デバイスの製造方法は、研削された後の第2の主面上に電極層を形成する工程と、レーザアニールによって該第2の主面と該電極層とをオーミック接合させる工程と、溝に沿って切断部を形成し、該切断部において半導体基板を分割して個片基板を得る工程と、を備える。
本発明の一態様に係る半導体基板は、直径が150mm以上であり、第1の主面と、該第1の主面の反対側に位置する第2の主面とを有する半導体層と、該第1の主面上に形成されたエピタキシャル層とを備える。さらに半導体基板は、エピタキシャル層を貫通して半導体層に至る側壁と、該側壁と連なりかつ該半導体層内に位置する底部とを有する溝と、を備えており、反り量が400μm以下である。
本発明の一態様に係る半導体デバイスは、第1の主面と、該第1の主面の反対側に位置する第2の主面とを有する半導体層と、該第1の主面上に形成されたエピタキシャル層と、を含む個片基板を備えており、該半導体層の端部に段差を有する。
上記によれば、半導体基板の反りを低減し、半導体デバイスの歩留まりを向上させることができる。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
最初に本発明の実施態様を列記して説明する。
本発明の一態様に係る半導体デバイスの製造方法は、
〔1〕第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む半導体基板10を準備する工程(S101)と、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRを形成する工程(S102)と、第2の主面P2を研削して、半導体層1を薄くする工程(S103)と、を備える。溝TRを形成することにより、半導体基板10の反り量は、400μm以下となる。さらに半導体デバイスの製造方法は、研削された後の第2の主面P2上に電極層4aを形成する工程(S104)と、レーザアニールによって第2の主面P2と電極層4aとをオーミック接合させる工程(S105)と、溝TRに沿って切断部CPを形成し、切断部CPにおいて半導体基板10を分割して個片基板100を得る工程(S106)と、を備える。
〔1〕第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む半導体基板10を準備する工程(S101)と、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRを形成する工程(S102)と、第2の主面P2を研削して、半導体層1を薄くする工程(S103)と、を備える。溝TRを形成することにより、半導体基板10の反り量は、400μm以下となる。さらに半導体デバイスの製造方法は、研削された後の第2の主面P2上に電極層4aを形成する工程(S104)と、レーザアニールによって第2の主面P2と電極層4aとをオーミック接合させる工程(S105)と、溝TRに沿って切断部CPを形成し、切断部CPにおいて半導体基板10を分割して個片基板100を得る工程(S106)と、を備える。
上記の製造方法では、第2の主面P2(裏面)を研削して半導体層1を薄くしている。これによりオン抵抗の低い半導体デバイスを実現できる。しかし第2の主面P2を研削すると、研削によって生成された加工変質層の残留応力と、エピタキシャル層2に蓄積された残留応力とが相俟って、半導体基板10に大きな反りが生じる。そのため通常は歩留まりが低下する。
そこで上記の製造方法では、裏面研削の前もしくは裏面研削の後に、エピタキシャル層2側から、エピタキシャル層2を貫通する溝TRを形成する。溝TRの形成によって残留応力が解消され、半導体基板10の反り量を400μm以下に制御することができる。これにより半導体基板10の搬送等が容易となり、歩留まりが向上する。また溝TRがエピタキシャル層2を貫通していることにより、仮にエピタキシャル層2中にクラック等が生じた場合であっても、クラックがエピタキシャル層2中を伝播することができず、損害が最小限に抑えられる。
ただし溝TRは、第2の主面P2(裏面)に到達しない深さとすることを要する。溝TRが裏面に達していると新たな不具合が生じるからである。上記の製造方法ではオーミック接合をとる方法としてレーザアニールを採用している。これにより室温付近でオーミック接合をとるができ、高温で熱処理してオーミック接合をとる場合に比べて基板の反りを抑制することができる。
ところが、溝TRが第2の主面P2に到達していると、溝TRを通じてレーザ光がレーザアニール装置の台座に当たり、レーザアニールの都度、台座を傷めてしまう。さらには台座の表面が溶融することによって生じた塵、屑等が飛散し、半導体デバイスの歩留まりが低下することもある。よって上記の製造方法では、溝TRの底部BTが半導体層1内に位置するように規制している。
この後、溝TRに沿って切断部CPを形成することにより、半導体基板10を個片基板100(チップ)へと容易に分割することができる。
以上のように、上記〔1〕の製造方法によれば、半導体基板10の反りを低減し、半導体デバイスの歩留まりを向上させることができる。
ここで「反り量」とは、図11に示すように、半導体基板10の厚さ方向における最高点と最低点との間の長さHによって定義されるものとする。
〔2〕溝TRの幅W1は、切断部CPの幅W2よりも広いことが好ましい。半導体基板10の分割が更に容易になるからである。
〔3〕半導体基板10の厚さ方向において、エピタキシャル層2の主面のうち第1の主面P1と接する主面の反対側に位置する第3の主面P3から、研削された後の第2の主面P2までの距離をTとし、第3の主面P3から底部BTまでの深さをDとするとき、D>0.5Tを満たすことが好ましい。半導体基板10の反り量をいっそう小さくできるからである。
〔4〕切断部CPは、底部BTにおいて側壁SWから離れて形成されることが好ましい。ダイシング時にブレードが側壁SWに当たることによって切削屑が発生することを防止するためである。
〔5〕溝TRを形成する工程(S102)において、溝TRは、第1の主面P1の第1の端部E1から第1の端部E1の反対側に位置する第2の端部E2までを横断するように形成されることが好ましい。
電極層4aは、たとえばスパッタリング法等によって形成される。このとき第1の主面P1側は粘着テープ等によって保護されるが、スパッタリング時のアウトガスが粘着テープとエピタキシャル層2との間に残存して、半導体基板10が割れるという不具合も確認されている。そこで上記のように、溝TRを第1の主面P1上を横断するように形成しておくことにより、溝TRがアウトガスの排出経路として機能し、基板の割れを防止することができる。
本発明の一態様は半導体基板(ウエハ)にも係り、当該半導体基板は、
〔6〕直径Rが150mm以上の基板であり、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2とを備える。さらに半導体基板は、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRと、を備えており、反り量が400μm以下である。
〔6〕直径Rが150mm以上の基板であり、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2とを備える。さらに半導体基板は、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRと、を備えており、反り量が400μm以下である。
この半導体基板は直径が150mm以上の大口径基板でありながら、溝TRによって反り量が400μm以下に抑えられている。よってこの半導体基板を使用することにより、半導体デバイスの製造コストを低減し、かつ歩留まりを向上させることができる。
〔7〕上記〔6〕において、半導体基板の厚さは150μm以下が好ましい。半導体基板の厚さを150μm以下とすることにより、半導体デバイスのオン抵抗を低減することができる。通常、こうした薄板基板は非常に反りやすく、歩留まりの低下をもたらすものである。しかし上記〔6〕では溝TRによって反り量が400μm以下に制御されていることから、歩留まりを低下させずに半導体デバイスを製造することができる。
本発明の一態様は半導体デバイス(チップ)にも係り、当該半導体デバイスは、
〔8〕第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む個片基板100を備えており、半導体層1の端部に段差SPを有する。
〔8〕第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む個片基板100を備えており、半導体層1の端部に段差SPを有する。
この半導体デバイスでは、半導体層1の端部に段差SPが設けられていることから、第1の主面P1の面積よりも第2の主面P2の面積の方が広くなっている。このためダイボンディングの際に、安定して支持体上に固定することができる。
[本発明の実施形態の詳細]
以下、本発明の一実施形態(以下「本実施形態」とも記す)について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、数字の上に”−”(バー)を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
以下、本発明の一実施形態(以下「本実施形態」とも記す)について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、数字の上に”−”(バー)を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
〔第1実施形態〕
第1実施形態は半導体デバイスの製造方法である。図12は本実施形態の製造方法の概略を示すフローチャートである。図12を参照して、当該製造方法は基板準備工程(S101)、溝形成工程(S102)、裏面研削工程(S103)、電極層形成工程(S104)、オーミック接合工程(S105)および分割工程(S106)を備えている。本実施形態において各工程の実行順序は図12に示す順序に限られず、たとえば図13に示すフローチャートのように、裏面研削工程(S103)の後に溝形成工程(S102)が実行されてもよい。いずれの場合も基板の反りが低減され、歩留まりが向上するからである。ただし溝形成工程(S102)は、好ましくは裏面研削工程(S103)よりも前に実行される。基板に反りが発生する裏面研削工程(S103)より前に、予め溝を形成しておくことにより、反りの発生自体を抑制することができ、歩留まりを更に向上させることができるからである。以下、各工程について説明する。
第1実施形態は半導体デバイスの製造方法である。図12は本実施形態の製造方法の概略を示すフローチャートである。図12を参照して、当該製造方法は基板準備工程(S101)、溝形成工程(S102)、裏面研削工程(S103)、電極層形成工程(S104)、オーミック接合工程(S105)および分割工程(S106)を備えている。本実施形態において各工程の実行順序は図12に示す順序に限られず、たとえば図13に示すフローチャートのように、裏面研削工程(S103)の後に溝形成工程(S102)が実行されてもよい。いずれの場合も基板の反りが低減され、歩留まりが向上するからである。ただし溝形成工程(S102)は、好ましくは裏面研削工程(S103)よりも前に実行される。基板に反りが発生する裏面研削工程(S103)より前に、予め溝を形成しておくことにより、反りの発生自体を抑制することができ、歩留まりを更に向上させることができるからである。以下、各工程について説明する。
〔基板準備工程(S101)〕
基板準備工程では半導体基板10が準備される。図1は基板準備工程を図解する模式的な部分断面図である。図1を参照して、この工程では、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む半導体基板10が準備される。
基板準備工程では半導体基板10が準備される。図1は基板準備工程を図解する模式的な部分断面図である。図1を参照して、この工程では、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む半導体基板10が準備される。
半導体基板10の直径R(図4参照)は、好ましくは150mm以上(たとえば6インチ以上)であり、より好ましくは175mm以上(たとえば7インチ以上)であり、特に好ましくは200mm以上(たとえば8インチ以上)である。半導体基板10の口径が大きいほど、半導体デバイスのコスト低減に寄与できるからである。
〔半導体層〕
半導体層1は、シリコン(Si)層、SiC層、サファイア層、窒化ガリウム(GaN)層およびダイヤモンド層等の半導体層を含み得る。半導体層1は、単層であってもよいし、複数の層から構成されていてもよい。たとえば、半導体層1は単層のSiC層等であってもよいし、サファイア層等を下地としてその上にGaN層等が積層されたものであってもよい。
半導体層1は、シリコン(Si)層、SiC層、サファイア層、窒化ガリウム(GaN)層およびダイヤモンド層等の半導体層を含み得る。半導体層1は、単層であってもよいし、複数の層から構成されていてもよい。たとえば、半導体層1は単層のSiC層等であってもよいし、サファイア層等を下地としてその上にGaN層等が積層されたものであってもよい。
本実施形態は、Si層よりも硬度の高い半導体層(概ねヌープ硬度が1000kgf/mm2以上の半導体層)を含む半導体基板10に対して有効である。従来、たとえばSiC基板のような硬い基板に反りが生じると、搬送等の際、硬い基板を無理に拘束することとなるため、クラック等が発生しやすく、歩留まりが低下していた。本実施形態では、反りの発生自体を抑えることもできるため、SiC等の硬度の高い材料も使用することができる。ここで主な半導体材料のヌープ硬度を列記すると次の通りである
Si :560〜710kgf/mm2
サファイア :1600〜2000kgf/mm2
SiC :2500〜3200kgf/mm2
ダイヤモンド:7000〜8000kgf/mm2
よって半導体層1の硬度は、好ましくは1000kgf/mm2以上であり、より好ましくは1500kgf/mm2以上であり、さらに好ましくは2000kgf/mm2以上であり、最も好ましくは2500kgf/mm2以上である。
Si :560〜710kgf/mm2
サファイア :1600〜2000kgf/mm2
SiC :2500〜3200kgf/mm2
ダイヤモンド:7000〜8000kgf/mm2
よって半導体層1の硬度は、好ましくは1000kgf/mm2以上であり、より好ましくは1500kgf/mm2以上であり、さらに好ましくは2000kgf/mm2以上であり、最も好ましくは2500kgf/mm2以上である。
半導体層1は、たとえば単結晶インゴットをスライスすることにより準備される。たとえばワイヤーソー等を用いて、単結晶インゴットを所定の厚さにスライスすればよい。スライス後、半導体層1の主面を研磨してもよい。このとき半導体層1の厚さは、300μm以上700μm以下が好ましい。厚さが300μm以上であると半導体基板10の反り量が小さくなり、たとえばイオン注入時等における熱応力の発生が抑制できるからである。また厚さを700μm以下に制限することにより不要なコストの発生も抑えられる。半導体層1の厚さは、より好ましくは400μm以上600μm以下であり、特に好ましくは450μm以上550μm以下である。
目的とする半導体デバイスがパワーデバイスである場合、半導体層1は4H型の結晶多形を有するSiC(以下「4H−SiC」とも記す)層であることが好ましい。半導体層1が4H−SiC層である場合、成長面である第1の主面P1は、(0001)面〔いわゆるSi面〕側としてもよいし、(000−1)面〔いわゆるC面〕側としてもよい。第1の主面P1は、{0001}面に対して2°以上8°以下傾斜した面であることが望ましい。すなわち、半導体層1の{0001}面に対するオフ角度は2°以上8°以下が望ましい。エピタキシャル層2において基底面転位等の発生を抑え、歩留まりを向上させるためである。
〔エピタキシャル層〕
エピタキシャル層2は、半導体層1上にエピタキシャル成長させられた半導体層である。半導体層1上におけるエピタキシャル成長は、たとえば化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、液相エピタキシー(LPE:Liquid Phase Epitaxy)法等によって行われ得る。
エピタキシャル層2は、半導体層1上にエピタキシャル成長させられた半導体層である。半導体層1上におけるエピタキシャル成長は、たとえば化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、液相エピタキシー(LPE:Liquid Phase Epitaxy)法等によって行われ得る。
4H−SiCを例にとれば、たとえばシラン(SiH4)とプロパン(C3H8)との混合ガスを原料ガスとするCVD法によって、半導体層1上に、4H−SiCのエピタキシャル層2を成長させることができる。このときエピタキシャル層2に、たとえば窒素(N)もしくはリン(P)等の不純物をドーピングしてもよい。
エピタキシャル層2は、ドナーまたはアクセプタがドーピングされた不純物領域(図示せず)を有する。不純物領域は、たとえばリソグラフィー等によってパターニングされたマスクの上から、イオン注入を行うことによって形成される。注入されたドナーまたはアクセプタは、半導体基板10を所定の温度でアニールすることによって活性化される。その後、目的とするデバイスの構造に合わせて電極層等の形成が行われ得る。
本実施形態では、エピタキシャル層2上(第3の主面P3上)に、絶縁膜3(層間絶縁膜、パッシベーション膜等)をさらに形成してもよい。絶縁膜3は、たとえば二酸化珪素(SiO2)膜、窒化珪素(SiN)膜、酸窒化珪素(SiON)膜、あるいは樹脂膜(たとえばポリイミド膜)等であり、CVD法、スパッタリング法等により形成することができる。絶縁膜3にも残留応力が蓄積しやすく、通常、絶縁膜3が形成されると半導体基板10の反りが助長される。しかし本実施形態によれば、溝TRの形成によって、エピタキシャル層2の残留応力のみならず、絶縁膜3の残留応力も併せて解消することができる。
〔溝形成工程(S102)〕
図2は溝形成工程を図解する模式的な部分断面図である。図2を参照して、この工程では、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRが形成される。
図2は溝形成工程を図解する模式的な部分断面図である。図2を参照して、この工程では、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRが形成される。
溝TRの形成には、一般的なダイシングソーを使用することができる。ダイシングブレードには、たとえば刃先にダイヤモンド砥粒を含むブレード(いわゆるダイヤモンドブレード)を使用することができる。この工程では溝TRの本数、深さおよび幅を調整することにより、半導体基板10の反り量を400μm以下に制御する。言い換えれば、本実施形態では半導体基板10の反り量を400μm以下に制御できる限り、溝TRの本数、深さおよび幅は自由に設定できる。たとえば半導体基板10の反り量を400μm以下にできれば、溝TRは1本でも構わない。処理時間の観点からは、溝TRの本数は少ないほど好ましい。
半導体基板10の反り量は小さいほど、歩留まりの向上に寄与できる。よって半導体基板10の反り量は、より好ましくは300μm以下に制御され、特に好ましくは200μm以下に制御される。
後述するように、本実施形態では溝TRの内部で半導体基板10を分割してチップ化することができる。したがって溝TRは、後に形成されるダイシングライン(切断部CP)と重なるように、ダイシングラインと同じ本数形成されることが望ましい。
図4は、溝TRが形成された半導体基板10の構成の一例を示す模式的な平面図(第1の主面P1側から見たもの)である。図4を参照して、溝TRは、第1の主面P1の周縁に位置する第1の端部E1から、第1の端部E1に対向する第2の端部E2までを横断するように形成されることが好ましい。これにより、たとえばスパッタリング法等によって、後述する電極層4a(図5参照)を形成する際に、アウトガスが溝TRを通って排出され、アウトガスに起因する不具合(たとえば気泡の残存による基板の割れ)を防止できる。
〔裏面研削工程(S103)〕
図3は裏面研削工程を図解する模式的な部分断面図である。図3を参照して、この工程では、第2の主面P2が研削されて、半導体層1が薄層化される。これにより半導体層1の厚さに由来する抵抗成分を削減できる。
図3は裏面研削工程を図解する模式的な部分断面図である。図3を参照して、この工程では、第2の主面P2が研削されて、半導体層1が薄層化される。これにより半導体層1の厚さに由来する抵抗成分を削減できる。
裏面研削には、一般的な研削装置(グラインダ)を使用することができる。たとえば、第1の主面P1側を粘着テープで支持しつつ、グラインダに半導体基板10をセットして、第2の主面P2を研削すればよい。この工程では、たとえば、500μm程度の厚さを有する半導体基板10を150μm以下の厚さまで研削することができる。このとき半導体デバイスのオン抵抗を更に低減するために、125μm以下の厚さまで研削することがより好ましく、100μm以下の厚さまで研削することが特に好ましい。
またこのとき半導体基板10の厚さ方向において、エピタキシャル層2の主面のうち第1の主面P1と接する主面の反対側に位置する第3の主面P3から、研削された後の第2の主面P2までの距離(すなわち、研削された後の半導体層1およびエピタキシャル層2の全厚)をTとし、第3の主面P3から底部BTまでの深さをDとするとき、D>0.5Tを満たすように、第2の主面P2を研削することが好ましい。半導体基板10の反り量をいっそう小さくできるからである。反り低減の観点から深さDは、より好ましくはT>D>0.6Tを満たし、特に好ましくはT>D>0.7Tを満たす。
第2の主面P2をグラインダ等で機械的に研削すると、第2の主面P2から一定の深さに亘って結晶構造が変質した加工変質層が生成される。この加工変質層は、半導体層1(母材)と機械的性質等が異なることから、基板に反りを生じさせる要因となる。よって、こうした加工変質層はドライエッチング等によって除去することが望ましい。しかし、たとえ加工変質層を除去したとしても、エピタキシャル層2の残留応力は解消されることはなく、歩留まりが改善する程度にまで、反り量を小さくすることは困難である。これに対して本実施形態では、溝TRが形成されることにより、エピタキシャル層2の残留応力も解消されているため、基板の反り量を400μm以下にまで小さくすることができる。
〔電極層形成工程(S104)〕
図5は電極層形成工程を図解する模式的な部分断面図である。図5を参照して、この工程では、研削された後の第2の主面P2上に電極層4aが形成される。
図5は電極層形成工程を図解する模式的な部分断面図である。図5を参照して、この工程では、研削された後の第2の主面P2上に電極層4aが形成される。
電極層4aは、たとえばスパッタリング法、真空蒸着法等によって形成される。半導体層1がSiC層である場合、電極層4aには、たとえばニッケルシリコン(NiSi)が好適である。このとき、前述のように溝TRが第1の主面P1上を横断するように形成されていれば、アウトガスが溝TRを通って排出され、これによる不具合が防止される。
〔オーミック接合工程(S105)〕
図6はオーミック接合工程を図解する模式図である。図6を参照して、この工程では電極層4aと第2の主面P2との界面にレーザ光Lを照射することにより、電極層4aと第2の主面P2とをオーミック接合させる。本実施形態ではオーミック接合をとる方法として、レーザアニールを採用する。これにより室温付近でも電極層4aと第2の主面P2とをオーミック接合させることができるため、高温で熱処理する場合と比較して基板の反り量を小さくすることができる。
図6はオーミック接合工程を図解する模式図である。図6を参照して、この工程では電極層4aと第2の主面P2との界面にレーザ光Lを照射することにより、電極層4aと第2の主面P2とをオーミック接合させる。本実施形態ではオーミック接合をとる方法として、レーザアニールを採用する。これにより室温付近でも電極層4aと第2の主面P2とをオーミック接合させることができるため、高温で熱処理する場合と比較して基板の反り量を小さくすることができる。
図6を参照して、半導体基板10は第1の主面P1側を下にして、レーザアニール装置の台座50上に配置される。このとき粘着テープ(図示せず)によって第1の主面P1側を保護してもよい。半導体基板10の外周部は、たとえば治具51によって固定される。レーザ光Lの照射強度は、半導体層1および電極層4aの材質にもよるが、たとえば1〜2J/cm2程度である。この程度の強度のレーザ光Lが台座50に照射されると、台座50がダメージを受け、その屑が飛散することもあり得る。しかし本実施形態では、溝TRが第2の主面P2(裏面)に達していないため、レーザ光Lが台座50に照射されることがなく、レーザアニール装置の保全が容易となる。また台座50に由来する異物が半導体デバイスに混入することも防止できる。
図7はダイボンド電極層形成工程を図解する模式的な部分断面図である。図7を参照して、電極層4aと第2の主面P2とをオーミック接合させた後、電極層4a上にさらにダイボンド電極層4bを形成してもよい。ダイボンド電極層4bは、たとえばチタンニッケル金(TiNiAu)であり、電極層4aと同様に、スパッタリング法等で形成することができる。ダイボンド電極層4bを形成することにより、コンタクト抵抗がいっそう低減される。
〔分割工程(S106)〕
図8は分割工程を図解する模式的な部分断面図である。図8を参照して、この工程では、溝TRに沿ってダイシングライン(切断部CP)が形成され、切断部CPにおいて半導体基板10が分割されることにより、個片基板100(チップ)が得られる。本実施形態では溝TRによって半導体基板10の反り量が400μm以下に制限されているため、チップ化の際のクラック、チッピング等の発生も抑制される。
図8は分割工程を図解する模式的な部分断面図である。図8を参照して、この工程では、溝TRに沿ってダイシングライン(切断部CP)が形成され、切断部CPにおいて半導体基板10が分割されることにより、個片基板100(チップ)が得られる。本実施形態では溝TRによって半導体基板10の反り量が400μm以下に制限されているため、チップ化の際のクラック、チッピング等の発生も抑制される。
切断部CPを形成する方法は特に制限されず、電子ビーム、エッチング、ダイシングソー等を使用して切断部CPを形成することができる。ただし生産性を考慮すると、ダイシングソーが最も効率的である。
図8を参照して、溝TRの幅W1は切断部CPの幅W2よりも広いことが好ましく、さらに切断部CPは溝TRの底部BTにおいて側壁SWから離れて形成されることが好ましい。これによりダイシングブレードが側壁SWと接触して、破片が飛散する等の不具合を防止することができる。なお、たとえば図4において溝TRの伸長する方向に沿って分割を行う限り、溝TRが形成されていない場所において切断部CPを形成して分割を行っても構わない。
以上の工程を経ることにより、半導体基板10の反りを低減しながら、半導体デバイスを製造することができ、その歩留まりを向上させることができる。
〔第2実施形態〕
第2実施形態は、直径が150mm以上(たとえば6インチ以上)の半導体基板(ウエハ)である。この半導体基板は、前述の基板準備工程(S101)および溝形成工程(S102)を経て製造されたものである。図2または図3を参照して本実施形態の半導体基板10は、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を備える。さらに半導体基板10は、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRを備えており、溝TRによって反り量が400μm以下に抑えられている。
第2実施形態は、直径が150mm以上(たとえば6インチ以上)の半導体基板(ウエハ)である。この半導体基板は、前述の基板準備工程(S101)および溝形成工程(S102)を経て製造されたものである。図2または図3を参照して本実施形態の半導体基板10は、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を備える。さらに半導体基板10は、エピタキシャル層2を貫通して半導体層1に至る側壁SWと、側壁SWと連なりかつ半導体層1内に位置する底部BTとを有する溝TRを備えており、溝TRによって反り量が400μm以下に抑えられている。
半導体基板10は直径が150mm以上の大口径基板であるにもかかわらず、反り量が400μm以下に抑えられている。したがってこの半導体基板を使用することにより、半導体デバイスの歩留まりを向上させ、さらには半導体デバイスの製造コストを低減することができる。
半導体基板10は、前述の基板準備工程(S101)および溝形成工程(S102)に加えて、裏面研削工程(S103)を経たものであってもよい。すなわち半導体基板10の第2の主面P2は研削されていてもよい。さらに半導体基板10の厚さ(第3の主面P3から第2の主面P2までの距離)は、150μm以下が好ましい。半導体デバイスのオン抵抗を低減するためである。オン抵抗の観点から、半導体基板10の厚さは、より好ましくは125μm以下であり、特に好ましくは100μm以下である。
〔第3実施形態〕
第3実施形態は、第1実施形態の製造方法によって得られた半導体デバイス(チップ)である。図9は本実施形態の半導体デバイス101の構成の一例を示す模式的な平面図であり、図10は図9のX−X線に沿う模式的な断面図である。
第3実施形態は、第1実施形態の製造方法によって得られた半導体デバイス(チップ)である。図9は本実施形態の半導体デバイス101の構成の一例を示す模式的な平面図であり、図10は図9のX−X線に沿う模式的な断面図である。
図9および図10を参照して、半導体デバイス101は、第1の主面P1と、第1の主面P1の反対側に位置する第2の主面P2とを有する半導体層1と、第1の主面P1上に形成されたエピタキシャル層2と、を含む個片基板100を備えており、半導体層1の端部に段差SPを有している。さらに半導体デバイス101は、エピタキシャル層2上(第3の主面P3上)に形成された絶縁膜3と、第2の主面P2上に電極層4aと、電極層4a上にダイボンド電極層4bとを備えている。
半導体デバイス101では、半導体層1の端部に段差SPが設けられていることから、第1の主面P1の面積よりも第2の主面P2の面積の方が広くなっている。このためダイボンディングの際に、安定して支持体上に固定することができる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 半導体層
2 エピタキシャル層
3 絶縁膜
4a 電極層
4b ダイボンド電極層
10 半導体基板(ウエハ)
50 台座
51 治具
100 個片基板(チップ)
101 半導体デバイス
TR 溝
BT 底部
SW 側壁
CP 切断部
SP 段差
E1 第1の端部
E2 第2の端部
L レーザ光
P1 第1の主面
P2 第2の主面
P3 第3の主面
R 直径
W1,W2 幅
T 距離
D 深さ
H 長さ(反り量)
2 エピタキシャル層
3 絶縁膜
4a 電極層
4b ダイボンド電極層
10 半導体基板(ウエハ)
50 台座
51 治具
100 個片基板(チップ)
101 半導体デバイス
TR 溝
BT 底部
SW 側壁
CP 切断部
SP 段差
E1 第1の端部
E2 第2の端部
L レーザ光
P1 第1の主面
P2 第2の主面
P3 第3の主面
R 直径
W1,W2 幅
T 距離
D 深さ
H 長さ(反り量)
Claims (8)
- 第1の主面と、前記第1の主面の反対側に位置する第2の主面とを有する半導体層と、前記第1の主面上に形成されたエピタキシャル層と、を含む半導体基板を準備する工程と、
前記エピタキシャル層を貫通して前記半導体層に至る側壁と、前記側壁と連なりかつ前記半導体層内に位置する底部とを有する溝を形成する工程と、
前記第2の主面を研削して、前記半導体層を薄くする工程と、を備え、
前記溝を形成することにより、前記半導体基板の反り量は、400μm以下となり、さらに、
研削された後の前記第2の主面上に電極層を形成する工程と、
レーザアニールによって前記第2の主面と前記電極層とをオーミック接合させる工程と、
前記溝に沿って切断部を形成し、前記切断部において前記半導体基板を分割して個片基板を得る工程と、を備える、半導体デバイスの製造方法。 - 前記溝の幅は、前記切断部の幅よりも広い、請求項1に記載の半導体デバイスの製造方法。
- 前記半導体基板の厚さ方向において、前記エピタキシャル層の主面のうち前記第1の主面と接する主面の反対側に位置する第3の主面から、研削された後の前記第2の主面までの距離をTとし、前記第3の主面から前記底部までの深さをDとするとき、D>0.5Tを満たす、請求項1または請求項2に記載の半導体デバイスの製造方法。
- 前記切断部は、前記底部において前記側壁から離れて形成される、請求項1〜請求項3のいずれか1項に記載の半導体デバイスの製造方法。
- 前記溝を形成する工程において、前記溝は、前記第1の主面の第1の端部から前記第1の端部の反対側に位置する第2の端部までを横断するように形成される、請求項1〜請求項4のいずれか1項に記載の半導体デバイスの製造方法。
- 直径が150mm以上であり、
第1の主面と、前記第1の主面の反対側に位置する第2の主面とを有する半導体層と、
前記第1の主面上に形成されたエピタキシャル層と、
前記エピタキシャル層を貫通して前記半導体層に至る側壁と、前記側壁と連なりかつ前記半導体層内に位置する底部とを有する溝と、を備え、
反り量が400μm以下である、半導体基板。 - 厚さが150μm以下である、請求項6に記載の半導体基板。
- 第1の主面と、前記第1の主面の反対側に位置する第2の主面とを有する半導体層と、前記第1の主面上に形成されたエピタキシャル層と、を含む個片基板を備え、
前記半導体層の端部に段差を有する、半導体デバイス。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014128109A JP2016009706A (ja) | 2014-06-23 | 2014-06-23 | 半導体デバイスの製造方法、半導体基板および半導体デバイス |
US14/699,688 US9831126B2 (en) | 2014-06-23 | 2015-04-29 | Method of manufacturing semiconductor device, semiconductor substrate, and semiconductor device |
DE102015209440.5A DE102015209440A1 (de) | 2014-06-23 | 2015-05-22 | Halbleitersubstrat und Halbleitervorrichtung sowie ein Verfahren zur Herstellung einer Halbleitervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014128109A JP2016009706A (ja) | 2014-06-23 | 2014-06-23 | 半導体デバイスの製造方法、半導体基板および半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016009706A true JP2016009706A (ja) | 2016-01-18 |
Family
ID=54866383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014128109A Pending JP2016009706A (ja) | 2014-06-23 | 2014-06-23 | 半導体デバイスの製造方法、半導体基板および半導体デバイス |
Country Status (3)
Country | Link |
---|---|
US (1) | US9831126B2 (ja) |
JP (1) | JP2016009706A (ja) |
DE (1) | DE102015209440A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2017162966A (ja) * | 2016-03-09 | 2017-09-14 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
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JP6134507B2 (ja) * | 2011-12-28 | 2017-05-24 | ローム株式会社 | チップ抵抗器およびその製造方法 |
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- 2014-06-23 JP JP2014128109A patent/JP2016009706A/ja active Pending
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2015
- 2015-04-29 US US14/699,688 patent/US9831126B2/en not_active Expired - Fee Related
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US20170154818A9 (en) | 2017-06-01 |
US9831126B2 (en) | 2017-11-28 |
DE102015209440A1 (de) | 2016-01-07 |
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