CN113053733A - 改善晶圆翘曲的方法 - Google Patents
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Abstract
本发明提供了一种改善晶圆翘曲的方法，包括：提供一衬底，在所述衬底的正面上形成外延层；在所述衬底的背面中形成若干第一沟槽；在所述外延层中形成若干第二沟槽，所述第一沟槽的开口朝向与所述第二沟槽的开口朝向相反；以及，在所述第一沟槽中填充形成材料层；本发明能够改善晶圆的翘曲度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种改善晶圆翘曲的方法。
背景技术
在半导体器件中，沟槽是静态感应晶体管、结型场效应晶体管、MOS、IGBT等常用结构组成，其中静态感应晶体管、结型场效应晶体管等需要在沟槽内制备金属作为肖特基；DMOS、IGBT等需要在沟槽内通过热氧化形成氧化层，并通过填充导电多晶硅形成栅极，而漏极和源极分别在功率器件的两侧，电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。然而工艺原因和器件特性导致晶圆存在翘曲的可能，若晶圆在制造过程中产生翘曲，会影响后续器件制造或器件电性能，严重情况导致晶圆报废。
发明内容
本发明的目的在于提供一种改善晶圆翘曲的方法。
为了达到上述目的，本发明提供了一种改善晶圆翘曲的方法，包括：
提供一衬底，在所述衬底的正面上形成外延层；
在所述衬底的背面中形成若干第一沟槽；
在所述外延层中形成若干第二沟槽，所述第一沟槽的开口朝向与所述第二沟槽的开口朝向相反；以及，
在所述第一沟槽中填充形成材料层。
可选的，所述第一沟槽的宽度与所述第二沟槽的宽度不同。
可选的，所述第一沟槽的宽度为0.6μm～1μm。
可选的，所述第二沟槽的宽度为1.5μm～2μm。
可选的，还包括：
在所述第二沟槽的内壁上覆盖形成氧化层。
可选的，采用炉管工艺同时形成所述材料层和所述氧化层。
可选的，在所述第二沟槽的内壁上覆盖形成氧化层之后，还包括：
在所述第二沟槽中填充形成多晶硅层。
可选的，在所述衬底的背面中形成若干第一沟槽之前，在所述外延层上形成保护膜；在所述衬底的背面中形成若干第一沟槽之后，去除所述保护膜。
可选的，在所述衬底的背面中形成若干第一沟槽的步骤包括：
在所述衬底上形成第一图形化的光刻胶层，以所述第一图形化的光刻胶层为掩模刻蚀所述衬底以在所述衬底的背面中形成若干所述第一沟槽；在刻蚀完毕后，去除所述第一图形化的光刻胶层。
可选的，在所述外延层中形成若干第二沟槽的步骤包括：
在所述外延层上形成第二图形化的光刻胶层，以所述第二图形化的光刻胶层为掩模刻蚀所述外延层以在所述外延层中形成若干所述第二沟槽；在刻蚀完毕后，去除所述第二图形化的光刻胶层。
在本发明提供的一种改善晶圆翘曲的方法中，通过在所述衬底的背面形成若干所述第一沟槽，然后在所述第一沟槽中填充形成所述材料层，由于所述材料层填充于所述第一沟槽中，所述材料层会对所述第一沟槽的侧壁产生横向的作用力，使晶圆边缘向所述衬底的正面方向翘曲，后续工艺在所述第二沟槽中填充其它材料时会对所述第二沟槽的侧壁产生横向的作用力，使晶圆边缘向所述衬底的背面方向翘曲，因此使晶圆边缘向所述衬底的背面方向翘曲能够改善晶圆边缘向所述衬底的正面方向翘曲的程度，最终以改善晶圆翘曲。
附图说明
图1为本发明一实施例提供的改善晶圆翘曲的方法的流程图；
图2A～2D为本发明一实施例提供的改善晶圆翘曲的方法的相应步骤的剖面示意图；
其中，附图标记为：
11-衬底；12-外延层；20-保护膜；31-第一图形化的光刻胶层；32-第一沟槽；41-第二图形化的光刻胶层；42-第二沟槽；51-材料层；52-氧化层。
具体实施方式
沟槽型半导体器件的制造方法是提供一衬底，在所述衬底上形成外延层，在所述外延层中形成若干沟槽，然后在所述沟槽中制造器件结构。由于沟槽型半导体器件中形成的沟槽需满足较深的深度，才能在所述沟槽中形成器件结构，后续工艺需要在所述沟槽中形成氧化层及填充多晶硅，所述氧化层及所述多晶硅将对所述沟槽的侧壁产生横向作用力；又由于在沟槽型半导体器件的版图设计中，若干所述沟槽大多呈条形分布且方向一致，导致所述氧化层及所述多晶硅对若干所述沟槽的侧壁产生的横向作用力均是一个方向，导致晶圆边缘向衬底的背面方向翘曲。
因此，本发明提供了一种改善晶圆翘曲的方法，通过在所述衬底的背面形成若干所述第一沟槽，然后在所述第一沟槽中填充形成所述材料层，由于所述材料层填充于所述第一沟槽中，所述材料层会对所述第一沟槽的侧壁产生横向的作用力，使晶圆边缘向所述衬底的正面方向翘曲，后续工艺在所述第二沟槽中填充其它材料时会对所述第二沟槽的侧壁产生横向的作用力，使晶圆边缘向所述衬底的背面方向翘曲，因此使晶圆边缘向所述衬底的背面方向翘曲能够改善晶圆边缘向所述衬底的正面方向翘曲的程度，最终以改善晶圆翘曲。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的改善晶圆翘曲的方法的流程图，图2A～2D为本实施例提供的改善晶圆翘曲的方法的相应步骤的剖面示意图。请参考图1，本实施例提供的改善晶圆翘曲的方法包括：
步骤S1：提供一衬底，在所述衬底的正面上形成外延层；
步骤S2：在所述衬底的背面中形成若干第一沟槽；
步骤S3：在所述外延层中形成若干第二沟槽，所述第一沟槽的开口朝向与所述第二沟槽的开口朝向相反；以及，
步骤S4：在所述第一沟槽中填充形成材料层。
下面结合图2A～2D对本实施例提供的改善晶圆翘曲的方法进行详细的描述。
请参考图2A，执行步骤S1：提供一衬底11，在所述衬底11的正面上形成外延层12。
具体的，提供所述衬底11，在所述衬底11的正面上形成所述外延层12，所述外延层12就是在所述衬底10上淀积的单晶层，所述外延层12与所述衬底11有完全相同的晶格结构，只是纯度更高，晶格缺陷更少，所述外延层12能够为半导体器件设计提供很大的灵活性，通过控制所述外延层12的掺杂厚度、浓度及轮廓来提高半导体器件的性能。
进一步地，在所述衬底11的正面上形成所述外延层12之后，在所述外延层12上形成保护膜20，所述保护膜20能够保护所述外延层12在后续工艺中不受污染，以保证所述外延层12的洁净度。在本实施例中，所述外延层12为蓝膜，蓝膜为半导体晶圆厂或封装厂做晶圆背面研磨、切割、减薄等制程中所使用的保护膜，但不限于此，也可采取在所述外延层12上形成氧化物来保护所述外延层12等方式。
请参考图2B，执行步骤S2：在所述衬底11的背面中形成若干第一沟槽32。
具体的，在所述衬底11上形成第一图形化的光刻胶层31，以所述第一图形化的光刻胶层31为掩膜刻蚀所述衬底11以在所述衬底11的背面中形成若干所述第一沟槽32。在刻蚀完毕后，去除所述第一图形化的光刻胶层31及所述保护膜20。在本实施例中，所述第一沟槽32的宽度与后续工艺形成的所述第二沟槽42的宽度有关，所述第一沟槽32的宽度为0.6μm～1μm，但不限于此宽度范围，具体的宽度与实际工艺参数相关。
请参考图2C，执行步骤S3：在所述外延层12中形成若干第二沟槽42，所述第一沟槽32的开口朝向与所述第二沟槽42的开口朝向相反。
具体的，在所述外延层12上形成第二图形化的光刻胶层41，以所述第二图形化的光刻胶层41为掩膜刻蚀所述外延层12以在所述外延层12中形成若干所述第二沟槽42。在刻蚀完毕后，去除所述第二图形化的光刻胶层41。在本实施例中，所述第一沟槽32的宽度与所述第二沟槽42的宽度不同，具体是所述第一沟槽32的宽度小于所述第二沟槽42的宽度，所述第二沟槽42的宽度为1.5μm～2μm，但不限于此宽度范围，具体的宽度与实际工艺参数相关。
在上述实施例中，先形成的所述第一沟槽32，再形成的所述第二沟槽42，但不限于此，也可以先形成所述第二沟槽42，再形成所述第一沟槽32，具体步骤不再作阐述。
请参考图2D，执行步骤S4：在所述第一沟槽32中填充形成材料层51。
具体的，在所述第一沟槽32中形成所述材料层51，所述材料层51填充所述第一沟槽32，由于所述材料层51填充于所述第一沟槽32中，所述材料层51会对所述第一沟槽32的侧壁产生横向的作用力，使晶圆边缘向所述衬底11的正面方向产生翘曲的作用力。在本实施例中，所述材料层51的材质可以为氧化物、氮化物等材质。
进一步地，在所述第二沟槽42中形成氧化层52，所述氧化层52覆盖所述第二沟槽42的内壁。在本实施例中，优选采用炉管工艺同时形成所述材料层51和所述氧化层52，即所述材料层51和所述氧化层52的材质相同，由于所述第一沟槽32的宽度小于所述第二沟槽42的宽度，在所述第一沟槽32和所述第二沟槽42中同时形成氧化物时，使氧化物能够填充所述第一沟槽32，且氧化物只覆盖所述第二沟槽42的内壁，所述氧化层52形成的厚度与所述炉管工艺的时间有关，而所述炉管工艺需要使所述材料层51填充所述第一沟槽32，即所述氧化层52形成的厚度与第一沟槽32的宽度有关，因此通过控制第一沟槽32的宽度可以改变所述氧化层52形成的厚度。在本实施例中，优选采用炉管工艺同时形成所述材料层51和所述氧化层52能够节省工序，但不限于此，也可分步骤形成所述材料层51和所述氧化层52。
进而，在所述第二沟槽42中填充形成多晶硅层(图中未示出)以制造栅极，由于所述多晶硅层及所述氧化层52填充于所述第二沟槽42中会对所述第二沟槽42的侧壁产生横向的作用力，使晶圆边缘向所述衬底11的背面方向产生翘曲的作用力，因此使晶圆边缘向所述衬底11的背面方向翘曲作用力能够改善晶圆边缘向所述衬底的正面方向翘曲的程度，最终以改善晶圆翘曲。
在本实施例中，在所述衬底11的背面中形成若干所述第一沟槽32时，使若干所述第一沟槽32均呈条状分布且方向一致，并且若干所述第一沟槽32的方向与若干所述第二沟槽42的方向相同，使晶圆边缘向所述衬底11的正面方向产生翘曲的作用力方向与晶圆边缘向所述衬底11的背面方向产生翘曲的作用力方向正好相反，通过去改善晶圆边缘向所述衬底的正面方向翘曲的程度，可以较好的改善晶圆翘曲的现象。
另外，所述第一沟槽32的数量与改善晶圆翘曲的程度有关，所述第一沟槽32与所述第二沟槽42的数量可以相同，也可以不同，不作此限制，具体需要形成多少数量的所述第一沟槽32根据实际情况而定，以实现不同程度的改善半导体器件的晶圆翘曲的现象。再者，在一个剖面上，所述第一沟槽32可以与所述第二沟槽42上下对准布置，所述第一沟槽32也可以与所述第二沟槽42错位布置，在俯视面上，若干所述第一沟槽32与若干所述第二沟槽42的方向相同即可。
进一步地，经过后续系列工艺，在所述第二沟槽42中形成器件结构(图中未示出)后，去除所述衬底11，再对所述外延层12进行离子注入形成源区及漏区，然后进行金属互连工艺。
综上，在本发明提供的一种改善晶圆翘曲的方法中，通过在所述衬底的背面形成若干所述第一沟槽，然后在所述第一沟槽中填充形成所述材料层，由于所述材料层填充于所述第一沟槽中，所述材料层会对所述第一沟槽的侧壁产生横向的作用力，使晶圆边缘向所述衬底的正面方向翘曲，后续工艺在所述第二沟槽中填充其它材料时会对所述第二沟槽的侧壁产生横向的作用力，使晶圆边缘向所述衬底的背面方向翘曲，因此使晶圆边缘向所述衬底的背面方向翘曲能够改善晶圆边缘向所述衬底的正面方向翘曲的程度，最终以改善晶圆翘曲。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种改善晶圆翘曲的方法，其特征在于，包括：
提供一衬底，在所述衬底的正面上形成外延层；
在所述衬底的背面中形成若干第一沟槽；
在所述外延层中形成若干第二沟槽，所述第一沟槽的开口朝向与所述第二沟槽的开口朝向相反；以及，
在所述第一沟槽中填充形成材料层。
2.如权利要求1所述的改善晶圆翘曲的方法，其特征在于，所述第一沟槽的宽度与所述第二沟槽的宽度不同。
3.如权利要求2所述的改善晶圆翘曲的方法，其特征在于，所述第一沟槽的宽度为0.6μm～1μm。
4.如权利要求2或3所述的改善晶圆翘曲的方法，其特征在于，所述第二沟槽的宽度为1.5μm～2μm。
5.如权利要求1所述的改善晶圆翘曲的方法，其特征在于，还包括：
在所述第二沟槽的内壁上覆盖形成氧化层。
6.如权利要求5所述的改善晶圆翘曲的方法，其特征在于，采用炉管工艺同时形成所述材料层和所述氧化层。
7.如权利要求5所述的改善晶圆翘曲的方法，其特征在于，在所述第二沟槽的内壁上覆盖形成氧化层之后，还包括：
在所述第二沟槽中填充形成多晶硅层。
8.如权利要求1所述的改善晶圆翘曲的方法，其特征在于，在所述衬底的背面中形成若干第一沟槽之前，在所述外延层上形成保护膜；在所述衬底的背面中形成若干第一沟槽之后，去除所述保护膜。
9.如权利要求1所述的改善晶圆翘曲的方法，其特征在于，在所述衬底的背面中形成若干第一沟槽的步骤包括：
在所述衬底上形成第一图形化的光刻胶层，以所述第一图形化的光刻胶层为掩模刻蚀所述衬底以在所述衬底的背面中形成若干所述第一沟槽；在刻蚀完毕后，去除所述第一图形化的光刻胶层。
10.如权利要求1所述的改善晶圆翘曲的方法，其特征在于，在所述外延层中形成若干第二沟槽的步骤包括：
在所述外延层上形成第二图形化的光刻胶层，以所述第二图形化的光刻胶层为掩模刻蚀所述外延层以在所述外延层中形成若干所述第二沟槽；在刻蚀完毕后，去除所述第二图形化的光刻胶层。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165509A (ja) * | 1989-11-24 | 1991-07-17 | Fujitsu Ltd | シリコンウエハー |
| US20070215938A1 (en) * | 2006-03-16 | 2007-09-20 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| CN101924058A (zh) * | 2008-11-12 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 用于减小芯片翘曲度的方法 |
| CN104253127A (zh) * | 2013-06-25 | 2014-12-31 | 台湾积体电路制造股份有限公司 | 具有降低衬底翘曲的背面结构的集成电路 |
| US20150364362A1 (en) * | 2014-06-17 | 2015-12-17 | International Business Machines Corporation | Wafer stress control with backside patterning |
| US20150371902A1 (en) * | 2014-06-23 | 2015-12-24 | Sumitomo Electric Industries, Ltd. | Method of manufacturing semiconductor device, semiconductor substrate, and semiconductor device |
| US20160189955A1 (en) * | 2013-08-06 | 2016-06-30 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor substrate, method for manufacturing silicon carbide semiconductor substrate, and method for manufacturing silicon carbide semiconductor device |
| US20180090611A1 (en) * | 2016-09-23 | 2018-03-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| CN108649021A (zh) * | 2018-07-19 | 2018-10-12 | 长江存储科技有限责任公司 | 晶圆翘曲调整结构及其形成方法 |
-
2021
- 2021-03-24 CN CN202110314508.9A patent/CN113053733A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165509A (ja) * | 1989-11-24 | 1991-07-17 | Fujitsu Ltd | シリコンウエハー |
| US20070215938A1 (en) * | 2006-03-16 | 2007-09-20 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| CN101924058A (zh) * | 2008-11-12 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 用于减小芯片翘曲度的方法 |
| CN104253127A (zh) * | 2013-06-25 | 2014-12-31 | 台湾积体电路制造股份有限公司 | 具有降低衬底翘曲的背面结构的集成电路 |
| US20160189955A1 (en) * | 2013-08-06 | 2016-06-30 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor substrate, method for manufacturing silicon carbide semiconductor substrate, and method for manufacturing silicon carbide semiconductor device |
| US20150364362A1 (en) * | 2014-06-17 | 2015-12-17 | International Business Machines Corporation | Wafer stress control with backside patterning |
| US20150371902A1 (en) * | 2014-06-23 | 2015-12-24 | Sumitomo Electric Industries, Ltd. | Method of manufacturing semiconductor device, semiconductor substrate, and semiconductor device |
| US20180090611A1 (en) * | 2016-09-23 | 2018-03-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| CN108649021A (zh) * | 2018-07-19 | 2018-10-12 | 长江存储科技有限责任公司 | 晶圆翘曲调整结构及其形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20210629 |