KR101192526B1 - 웨이퍼로부터 반도체 칩을 제조하기 위한 방법 및 반도체 구성 요소 - Google Patents

웨이퍼로부터 반도체 칩을 제조하기 위한 방법 및 반도체 구성 요소 Download PDF

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Abstract

본 발명은 웨이퍼(1)로부터 반도체칩(2)을 제조하기 위한 방법에 관한 것이며, 상기 웨이퍼는 다수의 반도체칩(2)을 포함한다. 칩(2)의 결정 구조 내의 결함은, 반도체칩(2)을 개별화하기 위해서 웨이퍼(1)의 제조 후 웨이퍼 표면에 목표 파단 부위(14)가 형성되고, 목표 파단 부위(14)를 따라 웨이퍼(1)가 파단될 때, 실질적으로 줄어들 수 있다.
반도체칩, 웨이퍼, 목표 파단 부위, pn-접합, 전방면, 후방면

Description

웨이퍼로부터 반도체 칩을 제조하기 위한 방법 및 반도체 구성 요소{METHOD FOR PRODUCING SEMICONDUCTOR CHIPS FROM A WAFER AND A SEMICONDUCTOR COMPONENT}
본 발명은 청구항 제1항의 전제부에 따른 웨이퍼로부터 반도체칩을 제조하기 위한 방법 및, 청구항 제11항의 전제부에 따른 상기 방법에 의해 제조된 반도체 구성 요소에 관한 것이다.
다이오드, 트랜지스터 또는 사이리스터와 같은 반도체 구성 요소들은 일반적으로 하나의 하우징 내에 패킹된 반도체칩을 포함한다. 일반적으로 반도체칩들은, 통상 매우 많은 동일한 반도체칩들을 포함하는 하나의 웨이퍼로부터 제조된다. 웨이퍼의 제조 후 일반적으로, 마지막 금속 피복 단계 후, 하나의 웨이퍼로부터 칩들이 분리된다. 칩의 개별화는 다이아몬트 톱에 의해서 실행된다. 이러한 소잉(sawing) 공정은 비교적 간단하게 실현될 수 있으나, 수 10㎛의 깊이까지 칩 내로 연장되는 결정 결함이 절단면을 따라서 전체 칩 에지에 발생되는 단점을 갖는다. 이러한 결정 결함들은 특히, 칩 에지에 위치한 pn-접합을 포함하는 구성 요소들에서 임계적이다. 이 경우 pn-접합은 결함이 있는 결정 구역의 영역에서 끝나며 상기 지점에서 결함을 갖는다. 이로써, Z-다이오드에서는, 역방향 전류가 뚜렷이 높아진다.
결함이 있는 결정 영역들을, 예컨대 측방향 칩 에지들의 에칭에 의해 제거함으로써 역방향 전류도 감소시키는 것은 공지되어 있다. 그러나 이는 추가적으로 복잡하고 비용이 많이 드는 공정 단계를 필요로 한다.
따라서 본 발명의 목적은 칩의 pn-접합의 영역 내에 결정 결함을 적게 야기하는 하나의 웨이퍼로부터, 반도체칩, 특히 Z-다이오드를 개별화하기 위한 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라, 청구항 제1항 및, 청구항 제11항에 제시된 특징들에 의해 달성된다. 본 발명의 추가의 실시예들은 종속항들의 대상이다.
본 발명의 실질적인 사상은, 웨이퍼의 제조 후(마지막 금속 피복 공정 후), 웨이퍼 표면 내에 바람직하게는 선형 오목부의 형태로 목표 파단 부위를 형성하고, 상기 목표 파단 부위를 따라 웨이퍼를 파단해서 반도체칩을 개별화하는 데에 있다. 이와 같은 웨이퍼의 파단 방식은 소잉과 비교할 때 칩의 측면들에 결정 결함이 더 적게 발생되는 실질적인 장점을 갖는다. 특히 Z-다이오드 또는 제너다이오드의 경우, 이로써 역방향 전류가 감소할 수 있다.
더욱이, 개별화 후, 결정 결함을 제거하기 위해 칩의 측면을 무조건 후가공할 필요는 없으므로, 추가의 공정 단계가 생략될 수 있다. 기본적으로는, 소정의 경우들에서 역방향 전류를 더욱 감소시키기 위해, 파단 후 칩 에지를 오버에칭하는 것이 물론 가능하다. 그러나 이 경우 바람직하게는 10㎛보다 작은 에칭 커팅이 선택되는데, 이는 결함이 있는 결정 영역이 더 이상 큰 깊이로 연장되지 않기 때문이다(플래시 에칭). 에칭 방법으로서는 반도체 기술에 사용된 모든 에칭 방법들이 사용될 수 있다. 에칭 공정은 납땜 조립 이후와 같이, 추후의 시점에도 실행될 수 있다.
반도체칩을 개별화하기 위한 본 발명에 따른 방법은, 그 반도체칩이 칩의 측방향 에지에까지 이르는 pn-접합, 특히 칩의 에지 영역에서 칩의 중앙에서보다 전하 밀도의 차이가 더 작은 그러한 pn-접합을 포함하는 구성 요소들을 위해 적용될 수 있다. 따라서 공간 전하 구역은 칩 중앙에서보다 에지에서 더 연장되므로, 에지 영역에서 전기장 강도는 감소한다. pn-접합의 이러한 특수한 설계는, 구성 요소가 칩의 측방향 에지에 있는 결정 결함에 대해서 비교적 덜 민감한 장점을 갖는다. 따라서 반도체칩의 측방향 파단 에지는, 결정 결함을 제거하기 위해서 더 이상 예컨대 에칭에 의해서 후가공되지 않아도 된다.
칩의 에지 영역에서 pn-접합이 끝나는 적절한 구성 요소들은 예컨대 다이오드, Z-다이오드, 제너다이오드, 트랜지스터, 사이리스터 등이다. 주변 전계 강도가 감소된 pn-접합을 갖는, 적절한 구성 요소들은 특히 ZR-다이오드이다.
목표 파단 부위들은 바람직하게는 예컨대 다이아몬드 톱을 이용한 소잉에 의해서 발생된다. 선택적으로 목표 파단 부위들은 예컨대 레이저 또는, 포토리소그래픽 방법 및 그에 이어지는 습식 에칭 또는 건식 에칭으로 형성될 수 있다.
웨이퍼 표면에 목표 파단 부위들을 제조할 시, 목표 파단 부위들의 깊이가 칩의 에지 영역에 있는 pn-접합의 깊이보다 더 얕은 것이 주의된다. 즉, 목표 파단 부위들은 pn-접합 위로 돌출해서는 안된다. 이는 특히 웨이퍼 표면의 소잉에 의한 목표 파단 부위들의 제조에 적용되는데, 그렇지 않은 경우 pn-접합의 영역 내의 결정 구조가 다시 손상될 수도 있기 때문이다.
목표 파단 부위들은 웨이퍼의 전방 측면, 후방 측면에 또는 전방 측면 및 후방 측면 내에 형성될 수 있다.
웨이퍼의 결정 구조에 대한, 목표 파단 부위들의 방위는 바람직하게는, 쉽게 파단될 수 있는 결정면들에 대해서 목표 파단 부위들이 평행하게 연장되도록 선택된다. 다른 방위도 마찬가지로 선택될 수 있으나, 덜 유용하다.
(100)-방위 실리콘 웨이퍼의 경우, 목표 파단 부위들은 (100)-방위 플레이트에 대해 평행하게 또는 수직으로 연장되며, 이 경우 직사각형의 칩이 형성될 수 있다. (111)-방위 실리콘 웨이퍼를 사용할 경우, 6각형 반도체칩도 제조될 수 있다. 목표 파단 부위들은 이 경우 (110)-식별 플레이트에 대해서 30°내지 90°의 각도 하에서 연장된다. 개별 칩의 파단 에지들은 이 경우, 용이하게 파단되는 (111)-결정면들의 방향으로 다시 연장된다.
본 발명의 바람직한 실시예에 따라, 웨이퍼는 칩의 개별화 전에 하나의 막, 바람직하게는 자가 접착성 막에 도포되며 이 상태에서 파단된다. 파단 후, 막이 연장되고 개별 칩은 예컨대 납땜 또는 패킹과 같은 추가의 처리를 위해서 막으로부터 취해질 수 있다.
이 경우 웨이퍼는 바람직하게 막에 대한 방향으로 파단된다. 따라서 파단 시 칩이 서로 마찰되고 손상되는 것은 방지된다.
본 발명은 첨부된 도면에 의해 이하에서 더 자세히 설명된다.
도1은 주변 전계 강도가 감소한, 종래 기술에 공지된 Z-다이오드의 칩의 측면도이다.
도2는 본 발명의 실시예에 따른, 주변 전계 강도가 감소한 Z-다이오드의 칩의 측면도이다.
도3a 및 도3b는 상이한 결정 방향을 갖는 다양한 웨이퍼를 도시한 도면이다.
도4a 내지 도4c는 웨이퍼 표면을 소잉하기 위한 다이아몬드 톱의 다양한 실시예의 도면이다.
도1은 주변 전계 강도가 감소한, ZR-다이오드로서도 표현되는, 종래 기술에 공지된 Z-다이오드의 반도체칩(2)을 도시한다. 다이오드칩(2)은 대략 8x1015 cm-3의 n-도핑을 포함하는 실리콘 기판으로부터 제조된다. 칩(2)은 전방면(9)으로부터 후방면(10) 방향으로 볼 때, p+-도핑된 층(4), 그 하부에 놓이면서, 측방향으로 p+-층(4)과 그 하부에 위치한 약하게 n--도핑된 층(3)으로 둘러싸인 n-도핑된 기판층(6) 및, 칩의 후방면(10)에 배치된 강하게 n+-도핑된 층(5)을 포함한다. 전방면(9)과 후방면(10)에는 또한 금속 피복(7 또는 8)이 도포된다.
ZR-다이오드는, 역방향으로의 작동 시에 항복이 다이오드칩(2)의 칩 중앙에서만 실행되고 에지 영역에서는 실행되지 않는 것을 특징으로 한다. 이러한 효과는 Z-다이오드가 칩(2)의 중앙과 에지(15)에 상이한 pn-접합을 포함하는 것에 기초한다. 다이오드칩의 중앙 영역에서 pn-접합은 층들(4-6)을 통해, 에지 영역에서는 층들(4-3)을 통해 형성되고, 이 경우 중앙 영역에서의 전하 밀도 차는 에지 영역에서보다 실질적으로 더 크다. 이로써 중앙 pn-접합(4-6)의 항복 전압도 pn-접합(4-3)의 항복 전압보다 더 작다. 따라서, 애벌런시-항복은 칩 중앙에서만 실행되며 에지에서는 실행되지 않는다. 또한, 역방향으로의 작동 시, 칩(2)의 에지에서의 공간 전하 구역이 칩 중앙에서보다 더 많이 연장되므로, 에지 영역에서의 전기장 강도가 중앙에서보다 더 작다. 따라서 Z-다이오드는 ZR-다이오드(주변 전계 강도가 감소된)로서도 표현된다.
다이오드칩(2)은 예컨대 도3a 및 도3b에 도시된 실리콘 웨이퍼와 같은 웨이퍼(1)로부터 제조된다. 종래 기술에 따라, 웨이퍼 디스크는 웨이퍼(1)의 제조 후, 칩을 개별화하기 위해, 칩(2)의 에지(15)를 따라 소잉된다. 절단 에지들은 도1에서 도면 부호 11로 도시된다. 그러나 웨이퍼(1)의 소잉은 절단면들을 따라 전체 칩 에지에 결정 결함들이 발생하는 단점을 가지며, 이는 구성 요소의 기능을 저하시킬 수 있다.
도2는 도핑 프로파일이 도1과 동일한, Z-다이오드의 다이오드칩(2)을 도시한다. 그러나 도1의 다이오드칩(2)과는 상이하게, 이 다이오드칩은 목표 파단 부위(14)(여기서는 오목부로서 도시)를 포함하며, 여기서 웨이퍼(1)가 파단된다. 측방향 파단 에지들은 도면 부호 12로 도시된다. 웨이퍼(1)의 파단은, 소잉과 비교해서 pn-접합(4-3)의 영역에 실질적으로 더 적은 결정 결함이 발생되고 이로써 Z-다이오드의 역방향 전류가 감소할 수 있는 장점을 갖는다.
측방향 에지들(15)은 여기서 전방면(9) 또는 후방면(10)에 대해서 직각으로 단순화되어 도시된다. 이는 모든 결정 방향들에 대해서 적합하지는 않은데, 파단된 결정면들이 반드시 직각인 것은 아니며, 종종 약간은 경사지게 연장되기 때문이다. 목표 파단 부위들(14)을 전방면(9) 및 후방면(10)에 형성할 경우에도 이 점이 고려된다.
ZR-다이오드의 도면은 여기서는 예시적으로만 선택된다. 선택적으로 본 발명은 예컨대 다른 다이오드들, 트랜지스터들, 사이리스터들 등과 같이 반도체칩의 측방향 에지(15)에까지 이르는 pn-접합을 포함하는 다른 구성 요소들에도 적용될 수 있으며, 특히 에지 영역에서의 전류 흐름이 칩 중앙에서보다 더 적은 그러한 구성 요소들에 적용될 수 있다.
칩의 제조 시, 최초 공정에서 목표 파단 부위들(14)을 웨이퍼 표면에 형성하고, 그 후 웨이퍼는 칩(2)을 개별화하기 위해 목표 파단 부위들(14)을 따라서 파단된다. 목표 파단 부위들(14)은 여기서 선형 오목부들로서 도시되지만, 다른 형태를 가질 수도 있으며 또는, 예컨대 다공 형태로 형성될 수 있다.
목표 파단 부위들(14)은 바람직하게 다이아몬드 톱에 의해서 제조되지만, 레이저 커팅에 의해서 또는, 에칭이 후속되는 포토리소그래픽 방법에 의해서 형성할 수 있다. 특히, 목표 파단 부위들(14)의 소잉 시 목표 파단 부위의 깊이(c)를 반도체칩(2)의 에지 영역에서 pn-접합(4-3)의 깊이(d)보다 얕게 할 것이 주의되는데, 이는 그렇지 않은 경우 pn-접합(4-3)의 영역에서 결정 구조가 다시 손상될 수 있기 때문이다.
톱날의 폭(b)은 예컨대 100㎛와 300㎛ 사이일 수 있으며, 톱의 깊이(c)는 예컨대 2㎛와 60㎛ 사이일 수 있다. 목표 파단 부위(14)의 제조 후, 칩(2)은 웨이퍼(1)의 파단에 의해 개별화된다. 이 경우 예컨대, 롤러에 의해서 평평한 힘이 웨이퍼(1)의 표면에 가해진다.
목표 파단 부위들이 도시된 실시예에서는 칩의 전방면(9)에만 도시되지만, 후방면(10) 또는 상기 양 면들에 제공될 수 있다.
목표 파단 부위들(14)은 쉽게 파단될 수 있는 결정면들에 대해서 바람직하게는 평행하게 연장된다. 이는 실리콘 웨이퍼의 경우 특히 (111)-평면이다.
도3a 및 도3b는 상이한 결정 방위를 갖는 2개의 실리콘 웨이퍼(1)를 도시하며, 도3a의 웨이퍼(1)는 (100)-방위를, 도3b의 웨이퍼(1)는 (111)-방위를 포함한다. 도3a에서, 선형 목표 파단 부위들(14)은 (110)-방위 플레이트(16)에 대해서 수직 및 평행하게 연장되어 직사각형 칩들(2)이 형성된다. 도3b에서, 목표 파단 부위들(14)은 (110)-방위 플레이트(16)에 대해 30°의 각도로 된 것과 수직으로 연장된 것이 있다. 따라서 쉽게 파단되는 (111)-결정면들을 갖는 육각형의 칩들(2)이 형성된다.
기본적으로, 분리하기가 쉬운 (111)-결정면들에 대해 목표 파단 부위들을 항상 평행하게 두어야 하는 것은 아니다. 따라서 도3b의 (111)-방위의 웨이퍼(1)도 도3a에 상응하게 정사각형으로 분할될 수 있다. 이 경우 바람직하게 우선은, 파단이 어려운 (110)-에지들이 방위 플레이트(16)에 대해서 평행하게 파단된 다음, 이에 대해 수직으로 연장되는 (111)-에지들이 파단된다.
목표 파단 부위들(14)은 예컨대 니켈 내에 혼입된 다이아몬드 입자로 구성된 다이아몬드 톱에 의해서 형성될 수 있다. 그러나 끝이 가늘어지거나, 종래의 직사각 형태에서 벗어난 다른 형태를 갖는 특수하게 형성된 다이아몬드 톱날도 사용될 수 있다.
도4a 내지 도4c는 절단면(18)이 부착된 캐리어(17)를 갖는 다이아몬드 톱날의 다양한 형태들을 도시한다. 톱날은 회전 대칭으로 형성되며, 회전축(19)을 중심으로 회전한다.
도4a는 직사각의 다이아몬드 절단면을 갖는 톱날을 도시한다. 절단면의 폭은 b로 도시된다. 도4b는 외부 쪽으로 끝이 가늘어지는 절단면(18)을 갖는 다이아몬드-톱날을, 도4c는 외부 쪽으로 볼록해지는 절단면을 갖는 다이아몬드-톱날을 도시한다. 도4b 및 도4c의 절단면들(18)은 도4a의 실시예에 비해 결정 결함들을 적게 야기시키는 장점을 갖는다.
<도면 부호 리스트>
1 : 웨이퍼
2 : 반도체칩
3 : 약하게 도핑된 n_-구역
4 : 강하게 도핑된 p+-구역
5 : 강하게 도핑된 n+-구역
6 : n-구역
7 : 금속 피복층
8 : 금속 피복층
9 : 전방면
10 : 후방면
11 : 절단 에지
12 : 파단 에지
13 : 트렌치
14 : 목표 파단 부위
15 : 측면
16 : 방위 플레이트
17 : 캐리어
18 : 다이아몬드-절단면
19 : 회전축
a : 트렌치의 폭
b : 목표 파단 부위(14)의 폭
c : 목표 파단 부위의 깊이
d : pn-접합(4-3)의 깊이

Claims (14)

  1. 복수의 반도체칩(2)을 포함하는 하나의 웨이퍼(1)로부터 반도체칩(2)을 제조하기 위한 방법에 있어서,
    웨이퍼 표면에 목표 파단 부위들(14)을 형성하며, 목표 파단 부위들(14)을 선형 오목부로서 형성하며, 선형 오목부를 트렌치(13) 내의 중간에 배치하며, 상기 반도체칩(2)의 측방향 에지(15)에까지 이르는 pn-접합(4-3)을 갖는 반도체칩(2)을 위해서 사용되며, 반도체칩(2)의 측방향 에지 영역에 위치한 pn-접합(4-3)의 깊이(d)보다, 목표 파단 부위들(14)의 깊이(c)가 더 얕으며, 상기 목표 파단 부위(14)가 상기 pn-접합 이상으로 돌출하지 않으며, 반도체칩(2)을 개별화하기 위해서 목표 파단 부위(14)를 따라 웨이퍼(1)를 파단하는 것을 특징으로 하는 반도체칩 제조 방법.
  2. 제1항에 있어서, 상기 반도체칩(2)은 ZR-다이오드칩인 것을 특징으로 하는 반도체칩 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 웨이퍼(1)의 파단 후, 결정 결함들을 제거하기 위한 반도체칩(2)의 측방향 파단 에지들(12)에 대한 후가공이 회피되는 것을 특징으로 하는 반도체칩 제조 방법.
  5. 삭제
  6. 삭제
  7. 제1항 또는 제2항에 있어서, 목표 파단 부위들(14)이 웨이퍼 표면에 소잉되는 것을 특징으로 하는 반도체칩 제조 방법.
  8. 제1항 또는 제2항에 있어서, 목표 파단 부위들(14)은 웨이퍼(1)의 전방면(9)에 형성되는 것을 특징으로 하는 반도체칩 제조 방법.
  9. 제1항 또는 제2항에 있어서, 목표 파단 부위들(14)은 전방면(9) 및 후방면(10)에 형성되는 것을 특징으로 하는 반도체칩 제조 방법.
  10. 제1항 또는 제2항에 있어서, 웨이퍼(1)의 결정 구조에 대한 목표 파단 부위(14)의 방위는, 파단될 수 있는 결정면에 대해서 평행하게 연장되도록 선택되는 것을 특징으로 하는 반도체칩 제조 방법.
  11. 제1항 또는 제2항에 있어서, 목표 파단 부위가 제공된 웨이퍼(1)는 칩(2)의 개별화 전에 막에 접착되는 것을 특징으로 하는 반도체칩 제조 방법.
  12. 제1항 또는 제2항의 반도체칩 제조 방법에 따라 제조되는 반도체 구성 요소.
  13. 제12항에 있어서, 반도체 구성 요소는 Z-다이오드인 것을 특징으로 하는 반도체 구성 요소.
  14. 제12항에 있어서, 반도체 구성 요소는 반도체칩(2)을 포함하며, 반도체칩(2)은 그 측방향 에지(15)에, 웨이퍼의 목표 파단 부위(14)의 표시를 갖는 것을 특징으로 하는 반도체 구성 요소.
KR1020077014728A 2004-12-29 2005-11-07 웨이퍼로부터 반도체 칩을 제조하기 위한 방법 및 반도체 구성 요소 KR101192526B1 (ko)

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