JP5805306B2 - 複数の構成素子支持領域を分離する溝構造を備えている構成素子支持体結合体及び複数の構成素子支持体領域の製造方法 - Google Patents

複数の構成素子支持領域を分離する溝構造を備えている構成素子支持体結合体及び複数の構成素子支持体領域の製造方法 Download PDF

Info

Publication number
JP5805306B2
JP5805306B2 JP2014509608A JP2014509608A JP5805306B2 JP 5805306 B2 JP5805306 B2 JP 5805306B2 JP 2014509608 A JP2014509608 A JP 2014509608A JP 2014509608 A JP2014509608 A JP 2014509608A JP 5805306 B2 JP5805306 B2 JP 5805306B2
Authority
JP
Japan
Prior art keywords
component
support
main surface
component support
support body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014509608A
Other languages
English (en)
Other versions
JP2014519699A (ja
Inventor
ダッハス ユルゲン
ダッハス ユルゲン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2014519699A publication Critical patent/JP2014519699A/ja
Application granted granted Critical
Publication of JP5805306B2 publication Critical patent/JP5805306B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23Q—DETAILS, COMPONENTS, OR ACCESSORIES FOR MACHINE TOOLS, e.g. ARRANGEMENTS FOR COPYING OR CONTROLLING; MACHINE TOOLS IN GENERAL CHARACTERISED BY THE CONSTRUCTION OF PARTICULAR DETAILS OR COMPONENTS; COMBINATIONS OR ASSOCIATIONS OF METAL-WORKING MACHINES, NOT DIRECTED TO A PARTICULAR RESULT
    • B23Q3/00—Devices holding, supporting, or positioning work or tools, of a kind normally removable from the machine
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Dicing (AREA)
  • Led Device Packages (AREA)

Description

本発明は、複数の構成素子支持体領域を有する構成素子支持結合体並びに複数の構成素子支持体領域の製造方法に関する。
例えばオプトエレクトロニクス半導体チップのようなオプトエレクトロニクス構成素子は、更なる処理のために構成素子支持体に取り付けられることが多い。
その種の構成素子支持体を例えばセラミック支持体として実施することができる。しかしながら、その種の構成素子支持体を用いても、例えば側面の直角性の精度に対する高い要求を満たすことは非常に困難である。
本発明の課題は、精度に対する高い要求を満たす構成素子支持体の形成を簡略化することである。更には、構成素子支持体の製造を簡略化させる方法が提供されるべきである。
この課題は独立請求項に記載されている構成によって解決される。別の実施の形態及び発展形態は従属請求項に記載されている。
一つの実施の形態によれば、構成素子支持体結合体は、有利にはオプトエレクトロニクス半導体構成素子を固定するために設けられている複数の構成素子支持体領域を有している。構成素子支持体結合体は、第１の主面を備えている支持体ボディを有している。支持体ボディの第１の主面側には、第１の方向に沿って、有利には相互に平行に延びる複数の第１の溝を有している溝構造が形成されている。第１の溝はその溝を横断する方向に延びる第２の方向において構成素子支持体領域を画定している。支持体ボディ上にはコーティング部が形成されており、それにより構成素子支持体領域はそれぞれ、支持体ボディの少なくとも部分的にコーティングされた第１の主面と、溝構造の少なくとも部分的にコーティングされた側面とを有している。
一つの実施の形態によれば、複数の構成素子支持体領域を製造するための方法においては、第１の主面と、その第１の主面とは反対側の第２の主面とを備えた支持体ボディが準備される。溝構造は支持体ボディにおいて第１の主面側に形成され、その際、溝構造は第１の方向に沿って延びる複数の第１の溝を有しており、それらの第１の溝は第１の方向を横断する方向に延びる第２の方向において隣接して配置されている複数の構成素子支持体領域を少なくとも部分的に相互に離隔させる。少なくとも部分的に第１の主面を覆い、且つ、少なくとも部分的に溝構造の側面を覆うコーティング部が形成される。支持体ボディは第２の主面側において、溝構造が少なくとも部分的に、第１の主面に対して斜め又は垂直に延びる方向において支持体ボディを完全に貫通するように薄くされる。
この方法は、前述の構成素子支持体の製造に非常に適している。
従って、以下において構成素子支持体結合体と関連させて説明する特徴を方法に関しても考慮することができ、これは逆の場合にも当てはまる。
一つの実施の形態によれば、溝構造は化学的な方法、特に乾式化学的な方法を用いて形成されるか、又は、侵食によって形成される。乾式化学的なの方法として、特に深彫り反応性イオンエッチング（Deep Reactive Ion Etching, DRIE）、又はこれを基礎とする方法、例えばアドバンスドシリコンエッチング（Advanced Silicon Etching, ASE）が適している。その種の方法を用いることにより、アスペクト比の高い溝、即ち、幅に比べて大きい深さを有することができる溝を形成することができる。
つまり、各構成素子支持体領域の少なくとも一つの側面は、溝構造を形成する際に既に形成される。側面の角度を溝構造の形成時に非常に正確に調整することができ、それにより、例えば第１の主面に対して垂直な側面を備えた溝を非常に高い精度で製造することができる。
支持体ボディは有利には半導体材料を基礎としている。例えば、シリコンはその廉価で広範な可用性に基づき特に適している。しかしながら、他の半導体材料、例えばヒ化ガリウム又はゲルマニウムも使用することができる。
側面にわたり延在しているコーティング部を用いて、第１の主面上に固定されている半導体構成素子を簡単に電気的に接触接続させることができる。
一つの変形実施形態においては、構成素子支持体領域の少なくとも二つの側面が少なくとも部分的にコーディングされる。コーティング部は構成素子支持体領域の全ての側面を少なくとも部分的に又は完全に覆うこともできる。即ち、支持体ボディの周囲全体にコーティング部が設けられている。
一つの有利な実施の形態においては、コーティング部がコーティング源を用いて形成され、コーティング源の主コーティング方向は第１の主面の垂線に対して斜めに延びている。そのようにして、構成素子支持体領域の少なくとも一つの側面におけるコーティング部の形成は簡略化される。
コーティング中に支持体を第１の主面の垂線に関して回転させることができる。そのようにして、構成素子支持体領域の複数の側面又は全ての側面のコーティングが簡略化される。
構成素子支持体結合体の一つの変形実施形態においては、第１の溝が第１の方向に沿って、支持体ボディにわたり部分的にしか延在していない。換言すれば、第１の方向に沿った支持体ボディの延在部は、この第１の方向に沿った第１の溝の延在部よりも大きい。更に有利には、支持体ボディが繋がったものとして形成されている。即ち、全ての構成素子支持体領域を、機械的に安定した共通の一つの構成素子支持体結合体において準備することができる。
一つの発展形態においては、第２の方向に沿って隣接して配置されている構成素子支持体領域が、繋がっている支持体ボディにおける複数の第１の溝の内の一つによって相互に隔離されている。
一つの別の変形実施形態においては、溝構造が第２の方向に沿って、特に相互に平行に延びる複数の第２の溝を有しており、それらの第２の溝は第１の方向に沿って構成素子支持体領域を画定する。その種の溝構造においては、支持体ボディの二つ以上の側面、特に全ての側面を溝構造の形成時に形成することができる。構成素子支持体領域における構成素子支持体結合体を個別化するための付加的な個別化ステップを省略することができる。
一つの有利な発展形態においては、構成素子支持体領域は共通の一つの補助支持体上、例えば粘着性シート上に配置されており、且つ、溝構造によって相互に離隔されている。即ち、構成素子支持体領域は個別化された形態で、例えばマトリクス状で、補助支持体上に存在している。例えばピックアンドプレイス（Pick and Place）法を用いた、構成素子支持体領域への半導体構成素子の実装は、ばらばらに存在している構成素子支持体に比べて容易になる。
本方法の一つの実施の形態においては、溝構造が格子状に形成され、それにより、支持体ボディは薄くされると相互に離隔された構成素子支持体領域に個別化される。つまりこの場合には、構成素子支持体領域が個別化された構成素子支持体を表し、その製造のために、溝構造を形成して支持体ボディを薄くすること以外の別の個別化ステップは必要とされない。
本方法の一つの別の変形実施形態においては、溝構造が帯状に形成され、また支持体は薄くされると、それぞれが複数の構成素子支持体領域を有する複数の構成素子支持体ストライプに分割される。続けて、一つの構成素子支持ストライプの複数の構成素子支持体領域を更なる個別化ステップにおいて構成素子支持体に個別化することができる。半導体構成素子が構成素子支持体に固定される前又は固定された後に個別化を行うことができる。例えば、機械的な個別化方法、例えば鋸引き、割裂又は破折、若しくはレーザ切断法が適している。
本方法の別の変形実施形態においては、溝構造は部分的にしか帯状に形成されない。完全に分離された後にも、構成素子支持体は繋がった支持体ボディを有しており、この繋がった支持体ボディによって複数の構成素子支持体領域が形成されている。
一つの有利な実施の形態においては、構成素子支持体領域が構成素子支持体結合体から構成素子支持体に個別化される前に、構成素子が構成素子支持体領域に固定される。
即ち、構成素子の実装を未だ構成素子支持体結合体の状態において行うことができる。
別の有利な実施の形態においては、構成素子が個別化の前に駆動される。この駆動開始でもって、例えば機能していない構成素子、又は短時間の駆動後に既に故障した構成素子を発見して、続けて選別することができる。有利には、複数の構成素子を同時に電気的に駆動させることができるように、構成素子支持体結合体におけるそれらの構成素子は相互に結線されている。
更なる特徴、構成及び有用性は図面を参照する以下の実施例の説明より明らかになる。
構成素子支持体結合体の第１の実施例の概略的な平面図を示す。 構成素子支持体結合体の第１の実施例の所属の断面図を示す。 構成素子支持体結合体の第２の実施例の概略的な平面図を示す。 構成素子支持体結合体の第２の実施例の所属の断面図を示す。 構成素子支持体結合体の第２の実施例の概略的な平面図を示す。 構成素子支持体結合体の第１の実施例の所属の断面図を示す。 構成素子支持体領域を製造するための方法の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の第２の実施例の中間ステップの概略的な断面図を示す。 構成素子支持体領域を製造するための方法の第２の実施例の中間ステップの概略的な断面図を示す。
図中、同一の構成要素、同種の構成要素又は同様に機能する構成要素には同一の参照番号を付している。
図面及びそれらの図面に示した構成要素間の縮尺比は縮尺通りではないとみなすべきである。むしろ個々の構成要素は、より見易くするため、及び／又は、より良く理解するために過度に大きく示している場合もある。
構成素子支持体結合体１の第１の実施例が概略的な平面図で、その一部が拡大されて図１Ａに示されており、また線分ＡＡ’に沿った所属の概略的な部分断面図が図１Ｂに示されている。構成素子支持体結合体は支持体ボディ２を有しており、この支持体ボディ２を例えば半導体ウェハとして実施することができる。支持体ボディ２は有利には半導体材料、特にシリコンを基礎としている。それとは異なり、ヒ化ガリウム又はゲルマニウム等の他の半導体材料も使用することができる。
支持体ボディ２の主延在面に対して垂直に延びる垂直方向においては、第１の主面２１と第２の主面２２との間に支持体ボディ２が延在している。第１の主面２１側から、相互に平行に延びる複数の第１の溝３１を含む溝構造３が形成されている。それらの第１の溝３１は第１の方向に沿って延在している。垂直方向においては、第１の溝が支持体ボディ２を完全に貫通して延在している。第１の方向に沿って、第１の溝３１は支持体ボディ２にわたり部分的にしか延在していないので、支持体ボディ２は第１の溝３１が設けられているにもかかわらず繋がったものとして形成されている。換言すれば、支持体ボディ２はワンピースで構成されている。
拡大図には四つの構成素子支持体領域１０が示されている。第１の方向に対して垂直に延びる第２の方向に沿って、隣接する二つの構成素子支持体領域１０が第１の溝３１によって相互に離隔されている。第２の方向に沿って、個別化線８が示されている。この個別化線に沿って、第１の方向に沿って隣接する構成素子支持体領域１０を個別化することができる。個別化を例えば機械的に、例えば割裂、破折又は鋸引きによって行うことができる。レーザ切断法も使用することができる。即ち個別化後には、各構成素子支持体領域が、溝構造３によって形成されている二つの側面５と、それら二つの側面５に対してそれぞれ垂直に位置しているか、又は少なくともそれら二つの側面５を横断する方向に位置している二つの側面とを有しており、後者の二つの側面は構成素子支持体結合体１の個別化の際に初めて構成素子支持体に生じる。
第１の溝３１によって、第２の方向に沿って構成素子支持体領域１０の支持体ボディ２を画定する側面５が形成されている。支持体ボディ２上にはコーティング部４が形成されている。コーティング部４は第１の主面２１上に部分的に延在しており、また両側面５上にも延在している。支持体ボディ２の第２の主面２２にはコーティング部４の材料は設けられていない。
各構成素子支持体領域１０は、少なくとも一つの半導体構成素子、例えばオプトエレクトロニクス半導体チップ、例えばＬＥＤ又はレーザダイオードをその第１の主面２１側に固定するために設けられている。コーティング部４は有利には、構成素子支持体結合体１に固定された複数の半導体構成素子を一緒に電気的に接触接続させることができるように構造化されている。
図示されている実施例においては、コーティング部４が第１の方向に沿って複数の構成素子支持体領域１０にわたり帯状に延在している。構成素子支持体結合体に固定された複数の半導体構成素子を、特に一緒に駆動させることができる。つまり、機能していない半導体構成素子、又は、比較的短い駆動時間の経過後に既に故障した半導体構成素子、又は、所定の電子特性若しくはオプトエレクトロニクス特性を満たしていない半導体構成素子を容易に発見して、選別することができる。
一時的な駆動が終わった後に、構成素子支持体領域１０を個別化線８に沿って個別化することができる。即ち、個別化の際に隣接する構成素子支持体領域間の電気的な接続部は切断される。
この個別化ステップによって、既に半導体構成素子が固定されている構成素子支持体が、構成素子支持体結合体から得られる。
特に、半導体構成素子を簡単に固定するために、コーティング部４上に別のコーティング部、例えばはんだ層を形成することができる（図１Ａ及び図１Ｂには明示的に図示していない）。
コーティング部４の構成は広範な範囲で自由に変更することができる。特に、コーティング部が構造化されずに支持体ボディ２の第１の主面２１全体にわたり延在していても良い。更には、一方の側面５のみがコーティング部４によって少なくとも部分的に覆われているように、コーティング部４を構成することもできる。
更に、コーティング部を多層に構成することもできる。有利には、コーティング部４の少なくとも一つの層が金属、例えば銅、金、銀、アルミニウム、プラチナ、チタン又はタングステン、若しくはそれらの材料の内の少なくとも一つを有する金属合金を含有することができる。
図２Ａ及び図２Ｂに示されている構成素子支持体結合体の第２の実施例は、図１Ａ及び図１Ｂと関連させて説明した第１の実施例に実質的に相当している。第１の実施例とは異なり、第２の実施例による構成素子支持体は、溝構造３の第１の溝３１によって形成されている帯状の領域１５を有している。第１の溝３１は第１の方向に沿って、支持体ボディ２の端部間にわたり完全に延在しているので、それぞれが複数の構成素子支持体領域１０を備えている帯状の領域が相互に離隔された状態で存在している。
帯状の領域１５は共通の補助支持体６上に配置されている。補助支持体６には例えばシート、例えば粘着性シートが適している。第１の実施例と関連させて説明したように、半導体構成素子の固定前又は固定後に、構成素子支持体領域１０を個別化線８に沿って複数の帯状領域１５に個別化することができる。
図３Ａ及び図３Ｂに示されている第３の実施例は、図２Ａ及び図２Ｂと関連させて説明した第２の実施例に実質的に相当している。第２の実施例とは異なり、溝構造３は第２の方向に沿って延びる第２の溝３２を有している。
つまり溝構造３によって、個々の構成素子支持体領域１０の支持体ボディ２は相互に完全に離隔されているが、更なる処理のために、例えば半導体構成素子の実装のために補助支持体６上に存在している。補助支持体６によって、構成素子支持体領域１０は規則的な構造で、例えばマトリクス状に相互に並んで配置されている。ばらばらに存在している構成素子支持体と比較すると、例えばピックアンドプレイス法による、半導体構成素子の実装が容易になる。
この実施例においては、個々の支持体ボディ２の全ての側面５にコーティング部４が設けられている。しかしながら、上記の図面と関連させて説明したように、コーティング部４は一つ又は二つの側面にのみ設けられていても良い。
コーティング部４の支持体ボディ２側とは反対側には別のコーティング部７が形成されている。この別のコーティング部７を例えばはんだ層として形成することができる。例えば、別のコーティング部７は金、インジウム、スズ又は銀を含有することができる。上述の材料の内の少なくとも一つを有する金属合金、例えば金スズ合金も使用することができる。
複数の構成素子支持体領域を製造するための方法の実施例が図４Ａから図４Ｆに示されている。図１Ａから図３Ｂと関連させて説明したような構成素子支持体結合体が平面図で示されている。
垂直方向において第１の主面２１と第２の主面２２との間に延在している支持体ボディ２が準備される（図４Ａ）。第１の主面２１側から、複数の第１の溝３１を含む溝構造３が形成される。垂直方向においては、第１の溝３１が支持体ボディ２を完全には貫通せずに延在している。
溝構造の形成は有利には化学的に、特に乾式化学的に行われ、例えば深彫り反応性イオンエッチング又はＡＳＥを用いて行われる。それとは異なり、侵食法も使用することができる。
図４Ｂに示されているように、コーティング源を用いてコーティング部４が形成される。矢印９はコーティング源の主コーティング方向を示唆している。主コーティング方向は第１の主面２１の垂線に対して斜めに設定されている。そのようにして溝構造３の側面５のコーティングが簡略化される。コーティングのために例えばスパッタリング法又は蒸着法を使用することができる。
上述の実施例とは異なり、例えばフォトリソグラフィ法を用いて、コーティング部４を構造化して形成することもできる。
図４Ｃに示されているように、コーティング部４上に別のコーティング部７を被着させることができる。別のコーティング部７を、コーティング部４と関連させて説明した方法を用いて形成することができる。択一的に、シルクスクリーン法を用いて、別のコーティング部を被着させることもできる。そのようにして、別のコーティング部の構造化された被着を簡単且つ廉価に実現することができる。
支持体ボディ２の第１の主面２１が一時的な支持体６５に固定される（図４Ｄ）。一時的な支持体６５には例えばシートが適している。択一的に、固い支持体も使用することができる。
少なくとも、溝構造３が垂直方向において支持体ボディを完全に貫通して延在するまで、第２の主面２２側から、支持体ボディ２が薄くされる。支持体ボディ２を例えば機械的に、例えば研磨、ラッピング又ポリッシングによって薄くすることができる。続けて、第２の主面２２側に補助支持体６を被着させることができる。続けて一時的な支持体６５を剥がすことができる。
図１Ａ及び図１Ｂと関連させて説明したような溝構造の構成では、支持体ボディ２は薄くされた後にも繋がったままであるので、従って補助支持体６を省略することもできる。
図５Ａ及び図５Ｂに示されている方法の第２の実施例は、図４Ａ及び図４Ｆと関連させて説明した第１の実施例に実質的に相当している。第１の実施例とは異なり、支持体ボディ２はコーティング中にその垂線に関して回転され、それによりコーティング部４は溝構造３の全ての側面５を覆うことができる。
完成した構成素子支持体領域１０が図５Ｂに示されている。
上述の方法を用いることにより、溝構造を形成する際に既に少なくとも一つの側面が生じる構成素子支持体を簡単且つ確実に製造することができる。そのようにして製造された構成素子支持体は、第１の主面に関する側面の精度が非常に高い点で優れている。特に、側面の傾斜角度は既に溝構造を形成する際に調整することができる。有利には、第１の主面２１に対する傾斜角度は９０°であり、最大で±５°の偏差が含まれる。しかしながら、製造すべき構成素子支持体に対する要求に応じて、９０°とは異なる角度、特に１０°以上８５°以下の角度、例えば４５°の角度も好適になり得る。
更に、構成素子支持体領域１０を簡単に構成素子支持体結合体に準備することができるので、半導体構成素子の実装、また更には、結合体における半導体構成素子の駆動開始も簡単に実施することができる。
本発明は実施例に基づいた上記の説明によって制限されるものではない。むしろ本発明はあらゆる新規の特徴並びにそれらの特徴のあらゆる組み合わせを含むものであり、これには殊に特許請求の範囲に記載した特徴の組み合わせ各々が含まれ、このことはそのような組み合わせ自体が特許請求の範囲あるいは実施例に明示的には記載されていないにしても当てはまる。

Claims (11)

  1. 半導体構成素子を固定するために設けられている複数の構成素子支持体領域（１０）を有している、構成素子支持体結合体（１）において、
    前記構成素子支持体結合体は、第１の主面（２１）を備えている支持体ボディ（２）を有しており、
    前記支持体ボディの前記第１の主面側には、前記第１の主面に沿って延びている第１の方向に沿って延びる複数の第１の溝（３１）を有している溝構造（３）が形成されており、前記第１の溝は該溝を横断する方向に延びる第２の方向において前記構成素子支持体領域を画定しており、
    前記支持体ボディ上にはコーティング部（４）が形成されており、それにより前記構成素子支持体領域はそれぞれ、前記支持体ボディの少なくとも部分的にコーティングされた第１の主面と、前記溝構造の少なくとも部分的にコーティングされた側面（５）とを有しており、
    前記支持体ボディは半導体材料を基礎としており、
    前記第１の溝は前記第１の方向に沿って、前記支持体ボディにわたり部分的にしか延在しておらず、前記支持体ボディは一つに繋がっているものとして形成されており、
    前記第１の主面とは反対側に位置している、前記支持体ボディの第２の主面（２２）には前記コーティング部の材料は設けられていないことを特徴とする、構成素子支持体結合体。
  2. 一つの構成素子支持体領域の少なくとも二つの側面がコーティングされている、請求項１に記載の構成素子支持体結合体。
  3. 前記第２の方向に沿って隣接して配置されている複数の構成素子支持体領域は、前記一つに繋がっている支持体ボディにおける前記第１の溝の内の一つによって相互に隔離されている、請求項１又は２に記載の構成素子支持体結合体。
  4. 前記第１の溝は垂直方向において前記支持体ボディを完全に貫通して延在している、請求項１乃至３のいずれか一項に記載の構成素子支持体結合体。
  5. 前記第１の溝は相互に平行に延びている、請求項１乃至４のいずれか一項に記載の構成素子支持体結合体。
  6. 前記構成素子支持体結合体上に固定された半導体構成素子を一緒に電気的に接触接続させることができるように、前記コーティング部は構造化されている、請求項１乃至５のいずれか一項に記載の構成素子支持体結合体。
  7. 複数の構成素子支持体領域（１０）を製造するための方法において、
    ａ）第１の主面（２１）と、該第１の主面とは反対側に位置する第２の主面（２２）とを有する支持体ボディ（２）を準備するステップと、
    ｂ）前記第１の主面に沿って延びている第１の方向に沿って延びる第１の溝（３１）を有しており、且つ、該第１の溝（３１）によって、前記第１の方向を横断する方向に延びる第２の方向において隣接して配置されている複数の構成素子支持体領域が少なくとも部分的に相互に離隔されている溝構造（３）を、前記支持体ボディにおいて前記第１の主面側に形成するステップと、
    ｃ）少なくとも部分的に前記第１の主面を覆い、且つ、少なくとも部分的に前記溝構造の側面（５）を覆うコーティング部（４）を形成するステップと、
    ｄ）前記支持体ボディを前記第２の主面側から、前記溝構造が少なくとも部分的に、前記第１の主面に対して斜め又は垂直に延びる方向において前記支持体ボディを完全に貫通するように薄くするステップと、
    を備えており、
    前記ステップｂ）において、前記溝構造を帯状に部分的にしか形成せず、
    それにより、前記ステップｄ）の終了後に、前記支持体ボディが一つに繋がっていることにより、前記支持体ボディには複数の構成素子支持体領域が形成されている
    ことを特徴とする、複数の構成素子支持体領域（１０）を製造するための方法。
  8. 前記ステップｃ）において、前記コーティング部をコーティング源を用いて形成し、
    前記コーティング源の主コーティング方向は前記第１の主面の垂線に対して斜めに延びている、請求項７に記載の方法。
  9. 前記溝構造を乾式化学的な方法又は侵食によって形成する、請求項７又は８に記載の方法。
  10. 前記構成素子支持体領域を個別化する前に、構成素子を構成素子支持体領域に固定する、請求項７から９までのいずれか１項に記載の方法。
  11. 前記構成素子を個別化の前に駆動させる、請求項１０に記載の方法。
JP2014509608A 2011-05-06 2011-05-06 複数の構成素子支持領域を分離する溝構造を備えている構成素子支持体結合体及び複数の構成素子支持体領域の製造方法 Active JP5805306B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2011/057334 WO2012152307A1 (de) 2011-05-06 2011-05-06 Bauelementträgerverbund mit einer bauelementträgerbereiche abtrennenden grabenstruktur und verfahren zur herstellung einer mehrzahl von bauelementträgerbereichen

Publications (2)

Publication Number Publication Date
JP2014519699A JP2014519699A (ja) 2014-08-14
JP5805306B2 true JP5805306B2 (ja) 2015-11-04

Family

ID=44119005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014509608A Active JP5805306B2 (ja) 2011-05-06 2011-05-06 複数の構成素子支持領域を分離する溝構造を備えている構成素子支持体結合体及び複数の構成素子支持体領域の製造方法

Country Status (6)

Country Link
US (1) US9623527B2 (ja)
JP (1) JP5805306B2 (ja)
CN (1) CN103503175B (ja)
DE (1) DE112011105215A5 (ja)
TW (1) TWI597820B (ja)
WO (1) WO2012152307A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014101492A1 (de) 2014-02-06 2015-08-06 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
DE102017117135A1 (de) * 2017-07-28 2019-01-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Laserdioden und Laserdiode
GB2609636A (en) * 2021-08-11 2023-02-15 Ligentec Sa Stress-relief structure for photonic integrated circuits

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163955A (ja) * 1988-12-17 1990-06-25 Tekunisuko:Kk 被覆型ヒートシンク及びその製造方法
JPH02244689A (ja) * 1989-03-16 1990-09-28 Fuji Electric Co Ltd 半導体レーザ素子放熱体のサブマウントの製造方法
US4990462A (en) * 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
JPH04150086A (ja) * 1990-10-12 1992-05-22 Nec Corp レーザーダイオード用ヒートシンク
DE69311478T2 (de) 1992-09-07 1998-01-02 Philips Electronics Nv Verfahren zur Herstellung eines blockförmigen Trägerkörpers für eine Halbleiterkomponente
TW277139B (ja) * 1993-09-16 1996-06-01 Hitachi Seisakusyo Kk
JPH08330672A (ja) 1995-05-31 1996-12-13 Nec Corp 半導体レーザ装置
US6113702A (en) * 1995-09-01 2000-09-05 Asm America, Inc. Wafer support system
JP2001085361A (ja) * 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6234440B1 (en) * 1999-10-28 2001-05-22 Eugene N. Boney Cornice installation support system
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2002094123A (ja) 2000-09-14 2002-03-29 Citizen Electronics Co Ltd 表面実装型発光ダイオード及びその製造方法
US6544340B2 (en) * 2000-12-08 2003-04-08 Applied Materials, Inc. Heater with detachable ceramic top plate
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
KR20030047341A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 이온주입장치의 정전척
US6827815B2 (en) * 2002-01-15 2004-12-07 Applied Materials, Inc. Showerhead assembly for a processing chamber
US7138014B2 (en) * 2002-01-28 2006-11-21 Applied Materials, Inc. Electroless deposition apparatus
US6608370B1 (en) * 2002-01-28 2003-08-19 Motorola, Inc. Semiconductor wafer having a thin die and tethers and methods of making the same
US6881610B2 (en) * 2003-01-02 2005-04-19 Intel Corporation Method and apparatus for preparing a plurality of dice in wafers
SG119185A1 (en) * 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
JP2006261482A (ja) * 2005-03-18 2006-09-28 Mitsui Chemicals Inc 半導体ウェハ表面保護フィルム及び該保護フィルムを用いる半導体ウェハの保護方法
JP4889974B2 (ja) * 2005-08-01 2012-03-07 新光電気工業株式会社 電子部品実装構造体及びその製造方法
EP1764834B1 (en) * 2005-09-15 2009-03-04 Infineon Technologies AG Electromagnetic shielding of packages with a laminate substrate
JP2008034585A (ja) * 2006-07-28 2008-02-14 Kyocera Corp サブマウント、半導体レーザ装置およびサブマウントの製造方法
WO2009026240A1 (en) * 2007-08-17 2009-02-26 Solexel, Inc. Methods for liquid transfer coating of three-dimensional substrates
JP5567486B2 (ja) * 2007-10-31 2014-08-06 ラム リサーチ コーポレーション 窒化シリコン−二酸化シリコン高寿命消耗プラズマ処理構成部品
US7972444B2 (en) * 2007-11-07 2011-07-05 Mattson Technology, Inc. Workpiece support with fluid zones for temperature control
CN101994925A (zh) * 2009-08-13 2011-03-30 台湾伊必艾科技有限公司 表面粘着型发光元件结构及制法
US8541262B2 (en) * 2010-09-02 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die edge contacts for semiconductor devices
TWI450345B (zh) * 2010-11-03 2014-08-21 Xintec Inc 晶片封裝體及其形成方法
JP5787526B2 (ja) * 2011-01-17 2015-09-30 イビデン株式会社 電子部品位置決め用治具
JP2016039186A (ja) * 2014-08-05 2016-03-22 株式会社ディスコ ウエーハの加工方法

Also Published As

Publication number Publication date
US9623527B2 (en) 2017-04-18
DE112011105215A5 (de) 2014-05-15
JP2014519699A (ja) 2014-08-14
WO2012152307A1 (de) 2012-11-15
TW201304120A (zh) 2013-01-16
TWI597820B (zh) 2017-09-01
US20140145391A1 (en) 2014-05-29
CN103503175A (zh) 2014-01-08
CN103503175B (zh) 2016-05-25

Similar Documents

Publication Publication Date Title
KR101329435B1 (ko) 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법
EP2816617B1 (en) Semiconductor optical emitting device with metallized sidewalls
JP6149120B2 (ja) 集合体を半導体チップに個片化する方法および半導体チップ
US9165816B2 (en) Method for singulating a component composite assembly
KR20140006973A (ko) 하나 이상의 광전자 반도체 칩의 제조 방법
KR20180118656A (ko) 복합 웨이퍼, 반도체 디바이스, 전자 컴포넌트 및 반도체 디바이스의 제조 방법
KR101505336B1 (ko) 갈바니 코팅된 광전자 반도체 소자 및 광전자 반도체 소자의 제조 방법
KR20090048597A (ko) 전자 3ｄ 모듈들의 일괄적 제조를 위한 프로세스
JP7318048B2 (ja) 放射放出半導体デバイス
EP2769406B1 (en) Low warpage wafer bonding through use of slotted substrates
JP5805306B2 (ja) 複数の構成素子支持領域を分離する溝構造を備えている構成素子支持体結合体及び複数の構成素子支持体領域の製造方法
CN103021888B (zh) 用于制造包括高可靠性晶粒底填充的集成电路系统的方法
KR101192526B1 (ko) 웨이퍼로부터 반도체 칩을 제조하기 위한 방법 및 반도체 구성 요소
JP2005051144A (ja) 半導体装置の製造方法
US8405210B2 (en) Method for producing a plurality of chips and a chip produced accordingly
US20170069792A1 (en) Semiconductor light emitting device
KR102328383B1 (ko) 광전자 반도체 칩을 제조하기 위한 방법, 및 광전자 반도체 칩
JP2018529234A (ja) 発光デバイスおよび発光デバイスの製造方法
JP7153183B2 (ja) 発光装置の製造方法
JP2006523920A (ja) 半導体素子を形成する方法
TWI544582B (zh) 製造半導體晶片的方法，用於垂直安裝到電路載體上的安裝方法及半導體晶片
JP6504978B2 (ja) サブマウントの製造方法
JPWO2019160062A1 (ja) 多数個取り素子収納用パッケージおよび多数個取り光半導体装置
CN110678993A (zh) 用于制造热电模块的方法
US20230411569A1 (en) Method for manufacturing light-emitting device, and light-emitting device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150105

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150630

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150810

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150901

R150 Certificate of patent or registration of utility model

Ref document number: 5805306

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250