KR101329435B1 - 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법 - Google Patents

지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법 Download PDF

Info

Publication number
KR101329435B1
KR101329435B1 KR1020087029410A KR20087029410A KR101329435B1 KR 101329435 B1 KR101329435 B1 KR 101329435B1 KR 1020087029410 A KR1020087029410 A KR 1020087029410A KR 20087029410 A KR20087029410 A KR 20087029410A KR 101329435 B1 KR101329435 B1 KR 101329435B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
support substrate
semiconductor
layer stack
radiation
Prior art date
Application number
KR1020087029410A
Other languages
English (en)
Other versions
KR20090013218A (ko
Inventor
보커 할레
젤코 스피카
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20090013218A publication Critical patent/KR20090013218A/ko
Application granted granted Critical
Publication of KR101329435B1 publication Critical patent/KR101329435B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

본 발명은 지지 기판을 포함하는 복사-방출 반도체 몸체 및 그 제조 방법에 관한 것이다. 상기 방법에서, 반도체층 시퀀스(2)와 지지 기판 웨이퍼(1)의 구조화 결합이 형성된다. 반도체층 시퀀스는 상기 반도체층 시퀀스를 관통하는 절단들(6)에 의해 복수 개의 반도체층 스택들(200)로 분할되고, 지지 기판 웨이퍼(1)는 상기 지지 기판 웨이퍼(1)를 관통하는 절단들(7)에 의해 복수 개의 지지 기판들(100)로 분할된다. 이 때, 상기 구조화 결합은, 적어도 하나의 반도체층 스택(200)이 그에 연관된 정확히 하나의 지지 기판(100)과 결합하도록 이루어진다. 또한, 지지 기판 웨이퍼를 관통하는 적어도 하나의 절단(7)은 반도체층 시퀀스의 절단들(6) 중 어느 절단에 의해서도, 상기 지지 기판 웨이퍼와 반도체층 시퀀스를 직선형으로 관통하는 절단이 발생하는 방식으로, 연장되지 않는다.
지지 기판 웨이퍼, 반도체층 스택들, 관통 절단, 오프셋 방향, 구조화 결합

Description

지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법{RADIATION-EMITTING SEMICONDUCTOR BODY WITH CARRIER SUBSTRATE AND METHOD FOR THE PRODUCTION THEREOF}
본 발명은 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이를 위한 제조 방법에 관한 것이다.
지지 기판을 포함하는 반도체 몸체를 제조하기 위한 종래의 방법에서, 지지 기판 웨이퍼 및 반도체층 시퀀스는 상호 간에 전면으로 결합되어 있다. 이후, 개별 반도체 몸체들로 분할하는 것은, 반도체층 시퀀스 및 지지 기판 웨이퍼를 관통하여 절단함으로써 가능한데, 상기 절단의 진행은, 반도체층 시퀀스 및 지지 기판 웨이퍼를 관통하는 각각의 절단이 반도체 몸체를 일 측에서 한정하며 공통의 레벨 또는 면에 놓이거나, 또는 다른 말로 하면 단일 절단으로 이루어진다.
따라서, 반도체층 스택(stack) 및 그에 속한 지지 기판의 상호 마주하는 면들은 동일한 규격을 가질 필요가 있고, 이들은 서로가 동일한 평면이 되도록 배치된다. 일반적으로, 이러한 반도체 몸체는 복사(radiation) 출력면상에 배치되는 본딩 패드를 이용하여 전기적으로 접촉된다.
그러나, 예컨대, 본딩 패드의 차광(shading)을 방지하기 위해, 상기 본딩 패 드를 반도체층 스택이 아닌 지지 기판상에 배치하는 것이 필요할 수 있다. 이를 위해, 예컨대, 반도체층 스택이 지지 기판을 완전히 덮지 않는 반도체 몸체가 제조될 수 있다. 예컨대 DE 103 39 985 A1의 인쇄본에 개시된 반도체 몸체에 따르면, 반도체층 스택은 지지 기판상에 배치되고, 상기 지지 기판은 반도체층 스택보다 더 큰 밑면을 가진다. 상기와 같은 반도체 몸체는 종래의 방법으로는 웨이퍼 결합물에서 제조될 수 없다.
본 발명의 과제는, 지지 기판을 포함하는 복사-방출 반도체 몸체를 간단하고 비용 경제적인 방법으로 제조하기 위한 방법을 제공하는 것이다. 본 발명의 다른 과제는, 지지 기판을 포함하는 복사-방출 반도체 몸체에 있어서, 가능한한 큰 복사 방출면을 가지고 비용 경제적으로 제조되며 간단하게 접촉될 수 있는 복사-방출 반도체 몸체를 제공하는 것이기도 하다.
상기 과제는 특허 청구 범위 1항의 단계들을 포함하는 방법 및 특허 청구 범위 27항의 특징들을 포함하는 반도체 몸체에 의해 해결된다.
상기 방법 내지 반도체 몸체의 바람직한 형성예 및 실시예들은 종속 청구범위들에 제공된다.
특허 청구 범위의 개시 내용은 본문에서 기재부에 참조로서 명백하게 포함된다.
지지 기판을 포함하는 복수 개의 복사-방출 반도체 몸체들을 제조하기 위한 본 발명에 따른 방법은 특히:
- 지지 기판 웨이퍼를 제공하는 단계;
- 전자기 복사를 생성하는 데 적합한 반도체층 시퀀스를 제조하는 단계;
- 상기 반도체층 시퀀스와 상기 지지 기판 웨이퍼의 구조화 결합을 형성하는 단계;
- 상기 반도체층 시퀀스를 관통 절단하여 상기 반도체층 시퀀스를 복수 개의 반도체층 스택들로 분할하는 단계;
- 지지 기판 웨이퍼를 절단하여 상기 지지 기판 웨이퍼를 복수 개의 지지 기판들로 분할하는 단계; 및
- 반도체층 스택들을 그에 연관된 지지 기판들과 함께 분리하여 개별 반도체 몸체들을 형성하는 단계를 포함하며,
- 상기 구조화 결합은, 적어도 하나의 반도체층 스택이 그에 연관된 정확히 하나의 지지 기판과 결합되도록 형성되고; 그리고
- 상기 지지 기판 웨이퍼를 관통하는 적어도 하나의 절단은 반도체층 시퀀스를 관통하는 절단들 중 어느 절단에 의해서도 연장되지 않아서, 지지 기판 웨이퍼와 반도체층 시퀀스를 관통하는 단일 직선형 절단이 발생하지 않도록 한다.
바람직하게는, 반도체층 시퀀스는 복사 생성을 위해 pn-접합, 더블 이종 구조(double heterostructure), 단일 양자 우물, 또는 더욱 바람직하게는 다중 양자 우물 구조(MQW)를 포함한다. 여기서 양자 우물 구조란 명칭은 양자화의 차원성에 대한 정보를 포함하지 않는다. 상기 명칭은 특히 양자 홈통들, 양자선들, 양자점들 및 이러한 구조들의 각 조합을 포함한다. MQW-구조를 위한 예시는 WO 01/39282, US 5,831,277, US 6,172,382 B1 및 US 5,684,309의 인쇄본들에 기재되어 있으며, 이의 개시 내용은 본문에서 참조로서 포함된다.
바람직하게는, 상기 구조화 결합은, 복수 개의 반도체층 스택들이 각각 그에 연관된 정확히 하나의 지지 기판과 결합하는 방식으로 형성된다. 더욱 바람직하게는, 각 반도체층 스택은 그에 연관된 정확히 하나의 지지 기판과 결합된다.
구조화 결합의 형성 시, 반도체층 시퀀스는 지지 기판 웨이퍼에 직접적으로 인접하지 않아야 한다. 오히려, 반도체층 시퀀스와 지지 기판 웨이퍼 사이에는 단일 또는 복수 개의 다른 층들이 배치될 수 있고, 상기 다른 층들의 예는 결합층이 있다.
상기 방법은, 반도체층 시퀀스와 지지 기판 웨이퍼 사이의 구조화 결합이 형성될 수 있다는 아이디어를 이용한다. 이어서, 반도체층 시퀀스 및 지지 기판 웨이퍼를 포함하는 상기 결합은 개별 반도체 몸체들로 구조화되며, 상기 반도체 몸체들은 각각 하나의 반도체층 스택 및 하나의 지지 기판을 포함한다. 이러한 점은, 예컨대 반도체층 시퀀스를 관통하는 절단 및 지지 기판 웨이퍼를 관통하는 절단에 의해 이루어질 수 있다.
바람직하게는, 반도체층 시퀀스와 지지 기판 웨이퍼 사이에서 구조화 결합이 형성되어, 반도체층 시퀀스 및 지지 기판 웨이퍼를 관통하는 절단은 서로 오프셋되어 실행될 수 있다. 다른 말로 하면, 지지 기판 웨이퍼를 관통하여 결합 레벨로 연장되는 적어도 하나의 절단은, 반도체층 시퀀스를 관통하여 상기 레벨로 연장되는 절단과 전혀 만나지 않는다.
이 때, 결합 레벨이란, 결합면 또는 결합층의 면을 포함하는 레벨을 의미한다.
반도체층 시퀀스를 관통하는 절단에 의해, 지지 기판 웨이퍼가 절단될 필요는 없다. 마찬가지로, 지지 기판 웨이퍼를 관통하는 절단에 의해 반도체층 시퀀스가 절단될 필요도 거의 없다. 그럼에도 불구하고, 이러한 절단에 의해 개별 반도체 몸체들이 생성되고, 상기 반도체 몸체들에서는, 반도체층 스택과 그에 연관된 지지 기판이 바람직하게는 서로가 동일한 평면을 이루지 않도록 배치된다. 오히려, 웨이퍼 결합물에서, 반도체층 스택과 지지 기판을 포함하는 반도체 몸체가 제조될 수 있고, 이 때, 지지 기판과 반대 방향에 있는 반도체층 스택의 전면측을 내려다본 평면도에서, 반도체층 스택은 지지 기판의 연결 영역을 덮지 않고 및/또는 상기 반도체층 스택과 반대 방향에 있는 지지 기판의 측을 내려다본 평면도에서, 상기 지지 기판은 반도체층 스택의 제1 부분 영역을 덮지 않는다.
이 때, 반도체층 스택을 제조하기 위해 실질적으로 전체 반도체층 시퀀스가 사용된다. 절단에 의한 손실 및 경우에 따라서 기하학적인 조건에 의해 반도체층 시퀀스의 테두리가 제거되는 것- 예컨대 원형 밑면을 가진 반도체층 시퀀스로부터 직사각형의 밑면을 가진 반도체 몸체를 제조할 때-을 제외하면, 바람직하게는, 반도체층 시퀀스의 어떤 물질도 손실되지 않는다.
또한, 반도체층 시퀀스에 의해 지지 기판의 연결 영역이 덮이지 않는 복수의 반도체 몸체를 제조하기 위한 방법 및 조정 단계의 개수는 매우 적다.
바람직하게는, 적어도 하나의 반도체 몸체에서, 그러나 바람직하게는 복수 개의 반도체 몸체들에서, 더욱 바람직하게는, 상기 방법으로 제조되는 모든 반도체 몸체들에서, 결합 레벨에 포함되는 적어도 하나의 오프셋 방향(offset direction)이 존재한다. 오프셋 방향에서, 반도체층 시퀀스 및 지지 기판 웨이퍼를 관통하는 인접한 절단들은 서로 마주하여 오프셋된다. 절단에 의해 생겨난 측면들은 상기 오프셋 방향에서 서로 마주하여 이동된다. 평면도상에서, 상기 측면들은 반도체층 스택과 그에 연관된 지지 기판을 상기 방향을 따라 한정한다. 오프셋된 절단 내지 측면들은 결합 레벨로 연장되되, 맞닿거나 교차하지 않는다. 오프셋 방향은 상기 연장들 사이의 간격 벡터에 대해 평행하다.
대안적으로 또는 추가적으로, 반도체층 시퀀스 및 지지 기판 웨이퍼를 관통하는 인접한 절단들은 서로 다르게 형성될 수 있다. 예컨대, 서로 다르게 만곡되고 및/또는 상기 절단들 중 적어도 하나의 절단은 비스듬히 진행될 수 있다. 반도체 몸체에 있어서, 반도체층 스택 및 그에 부속한 지지 기판의 측면들은 국부적으로 서로 마주하여 이동하고 국부적으로 동일한 평면을 이루어 배치될 수 있다. 상기 반도체 몸체는 이러한 절단들에 의해 한정된다.
일반적으로, 반도체층 시퀀스의 성장은 지지 기판과 반대 방향에 있는 반도체층 시퀀스의 전면측을 향하는 결합 레벨의 면 법선을 따라 이루어진다. 이러한 면 법선은 "성장 방향"으로 표시된다. 그러나, 예컨대 특정한 공정 조건에 의해, 성장 방향으로 표시되는 방향에 대한 근소한 오차, 또는 실제로 층이 성장하는 방향에서 편향이 있을 수 있다.
일반적으로, 성장 방향은 반도체 몸체의 주 출사 방향에 상응한다. 그러나, 반도체층 시퀀스가 지지 기판 웨이퍼와 결합하여, 실제로 층이 성장하는 방향이 상기 "성장 방향"으로 표시된 방향, 즉 지지 기판과 반대 방향에 있는 반도체층 시퀀스의 전면측을 향하는 결합 레벨의 면 법선에 의해 제공되는 방향과 반대로 진행할 수도 있다. 특히 이러한 경우, 구동 중에 반도체 몸체로부터 발생하는 복사는 지지 기판 웨이퍼를 통과하여 출력될 수도 있다.
상기 절단들은, 반도체 몸체가 반도체층 스택과 지지 기판으로 구성되는 일 계단을 포함하도록 진행되는 것이 적합하다. 반도체층 스택은 지지 기판의 제1 영역에서 상기 반도체층 스택을 향하는 측을 덮고, 반면 반도체 스택을 향한 지지 기판의 연결 영역의 면은 반도체층 스택을 포함하지 않는다.
반도체층 시퀀스를 관통하는 절단 및 그에 대해 오프셋되어 지지 기판을 관통하는 절단이 적어도 두 개의 쌍으로 존재한다면, 적어도 하나의 반도체 몸체, 바람직하게는 복수 개의 반도체 몸체들, 그러나 더욱 바람직하게는 모든 반도체 몸체들의 반도체층 스택은 제1 부분 영역을 포함할 수 있고, 상기 제1 부분 영역은 결합 레벨에 대해 실질적으로 평행하게 지지 기판의 테두리 위로 돌출된다.
이후, 반도체 몸체는, 반도체층 시퀀스와 지지 기판으로 구성된 제2 계단을 포함하되, 반도체층 스택의 제1 부분 영역은 오프셋 방향에서 지지 기판 옆으로 존재하는 돌출부를 나타낸다.
다른 말로 하면, 반도체층 시퀀스 및 지지 기판 웨이퍼를 포함하는 결합은 서로 마주하여 오프셋된 적어도 한 쌍의 절단으로 인해 분할된다. 상기 절단은, 한편으로는 지지 기판 웨이퍼와 반대 방향에 있는 반도체층 시퀀스의 측으로부터, 다른 한편으로는 반도체층 시퀀스와 반대 방향에 있는 지지 기판 웨이퍼의 측으로부터 안내되며, 바람직하게는 한편으로는 성장 방향을 따르고 다른 한편으로는 그와 반대 방향으로 안내된다. 따라서, 결합 레벨에서 구조화 결합이 풀린 영역과 함께 비로소, 적어도 하나의 연결된 "절단"이 발생하는데, 반도체층 시퀀스와 반대 방향에 있는 지지 기판 웨이퍼의 측으로부터 보았을 때, 상기 절단은 우선 지지 기판 웨이퍼를 절단시킨 이후 꺾이고, 이어서, 결합 레벨에 평행하게, 바람직하게는 오프셋 방향을 따라 진행하다가, 상기 절단이 다시 한번 꺾여서, 바람직하게는 성장 방향에서 반도체층 시퀀스를 절단시킨다.
예컨대, 하나의 오프셋 방향만 존재한다면, 반도체층 시퀀스를 관통하는 절단 및 지지 기판에 실행되는 절단은 상기 오프셋 방향에 대해 평행하게 진행하며 공통의 레벨에 배치될 수 있어서, 상기 절단들은 함께, 반도체층 시퀀스와 지지 기판 웨이퍼를 관통하여 직선으로 이어지는 하나의 절단을 형성하게 된다.
반도체층 시퀀스와 지지 기판 웨이퍼를 관통하는 절단들이 오프셋 방향에 대해 평행하지 않다면, 상기 절단들은 예컨대 서로 오프셋될 수 있고 및/또는 서로 다른 만곡들을 포함할 수 있어서, 적어도 하나의 반도체 몸체에서 반도체층 스택은 그에 부속한 지지 기판의 연결 영역을 덮지 않고, 바람직하게는 상기 방향을 따라 지지 기판의 테두리 위로 돌출되는 제1 부분 영역을 포함하게 된다. 더욱 바람직하게는, 이러한 절단들은 상기 오프셋 방향에 대해 수직으로 진행한다.
그러나, 제1 및 제2 오프셋 방향이 있고, 상기 두 개의 방향이 결합 레벨에 있고, 바람직하게는 서로 수직으로 존재하는 경우도 있을 수 있다. 일반적으로, 반도체층 시퀀스와 지지 기판 웨이퍼를 관통하는 적어도 하나의 절단 쌍은 제1 오프셋 방향에서 서로 마주하여 오프셋되고, 반도체층 시퀀스와 지지 기판 웨이퍼를 관통하는 적어도 다른 하나의 쌍은 제2 오프셋 방향에서 서로 마주하여 오프셋된다. 이러한 경우, 적어도 하나의 반도체 몸체에서, 반도체층 스택은 제1 및 제2 오프셋 방향에서 그에 연관된 지지 기판과 반대로 이동된다. 바람직하게는, 절단들이 실행되되, 반도체층 시퀀스를 관통하는 절단이 지지 기판에서 반도체층 시퀀스의 전면측에 이르기까지 진행하는 절단의 예상 돌출부로 정의되는 영역들 중 어느 영역에도 전혀 포함되지 않도록 한다.
더욱 바람직한 실시예에서, 지지 기판에서 진행되는 절단 및 반도체층 시퀀스를 관통하는 절단에 있어서, 서로 평행하게 진행하는 복수 개의 제1 절단들이 존재하고, 서로 평행하며 상기 제1 개수의 절단들에 대해 수직으로 진행하는 복수 개의 제2 절단들이 존재한다.
바람직하게는, 반도체층 시퀀스를 관통하는 절단 및/또는 지지 기판 웨이퍼를 관통하는 절단은 경우에 따라서 단일층, 복수 개의 층들 또는 모든 다른 층들을 분할한다.
그러나, 절단들이 모여 직선으로 이어진 하나의 절단을 형성할 때 발생할 수 있는 것처럼, 반도체층 시퀀스를 관통하는 절단이 지지 기판 웨이퍼를 절단시키는 일은 없으며 지지 기판 웨이퍼를 관통하는 절단이 반도체층 시퀀스를 절단시키는 일도 없다.
바람직하게는, 지지 기판 웨이퍼 및/또는 반도체층 시퀀스를 관통하는 절단들은 톱질 및/또는 다른 적합한 기계적(예컨대 밀링) 또는 화학적(예컨대 건식 식각)인 물질 제거 방법을 이용하여 수행된다. 상기 방법에 있어서, 대안적으로 적합한 실시예에 따르면, 절단은 물질 제거 레이저 공정을 이용하여 이루어질 수 있다.
상기와 관련하여, "절단"이란 개념은, 반도체층 시퀀스의 결합 이전 또는 이후에 발생된 전체 트렌치들(trenchs)을 의미하며, 상기 트렌치들은 반도체층 시퀀스 또는 지지 기판 웨이퍼를 적어도 부분적으로 절단하고 이를 통해 -경우에 따라서 결합 레벨에서 상기 구조화 결합에 의해 결합되지 않은 영역들과 함께- 반도체층 스택들 내지 지지 기판들로 분할한다.
방법의 바람직한 실시예에서, 구조화 결합의 형성은, 우선 반도체층 시퀀스를 지지 기판 웨이퍼와 전체 영역에 걸친 결합을 형성하는 단계를 포함한다. 이어서, 상기 전체 영역에 걸친 결합이 국부적으로 다시 분리된다.
상기 실시예의 바람직한 형성예에 따르면, 희생층이 생성된다. 바람직하게는, 희생층은 결합층 또는 결합면에 인접한다. 상기 결합층 또는 결합면을 이용하여 상기 전체 영역에 걸친 결합이 이루어진다. 바람직하게는, 지지 기판 웨이퍼와 반도체층 시퀀스 사이의 결합이 국부적으로 분리되는 것이, 희생층의 국부적 손상 또는 파괴에 의해 이루어진다. 또한, 특히 다른 목적으로 사용되는 층이 희생층으로도 적합할 수 있고, 희생층으로 식별되어 사용될 수 있다.
바람직하게는, 상기 결합의 국부적 분리는 레이저 복사를 이용하여 이루어진다. 이 때, 적합하게는, 희생층은 지지 기판 웨이퍼를 투과하는 레이저 복사에 의해 조사된다. 이 때, 바람직하게는, 희생층으로 적합한 물질들은 적합한 밴드갭들, 특히 작은 밴드갭들 및/또는 작은 화학적 안정성을 가지며, 예컨대 GaN, InGaN 또는 다른 질화물-화합물 반도체 물질들을 포함한다.
두 개의 물질 층들을 전자기 복사를 조사하여 전면으로 분리하기 위한 방법은, 예컨대, WO 98/14986 A1의 인쇄본에 개시되어 있고, 이의 개시 내용은 본문에서 참조로서 포함된다.
상기와 관련하여, 제1 라인에서 조사하는 것은, 상기 결합이 풀려져야 하는 위치에서 실질적으로 이루어진다.
이러한 일은, 예컨대 마스크를 이용한 조사에 의해 달성된다. 이 때, 마스크는 지지 기판 웨이퍼와 결합되어 있을 필요는 없다. 그러나, 대안적으로, 상기 마스크는 지지 기판 웨이퍼상에 적층될 수도 있다. 마스크는 면의 방식으로(planar) 또는 차례대로 조사되고, 이는 예컨대 선형 광원이 상기 마스크에 대해 상대 이동하면서 이루어진다.
마스크를 이용하는 조사에 대한 대안으로서, 충분히 작은 빔 단면(beam cross section)을 가진 적어도 하나의 레이저 빔을 사용할 수 있는데, 상기 레이저 빔은 지지 기판에 대해 상대 이동하며 이 때 희생층은 소기의 구조에 상응하여 파괴되고, 이러한 방식으로 지지 기판과 결합되지 않은 반도체층 시퀀스의 영역들이 발생한다.
본 발명에 따른 방법의 대안적인 실시예에서, 처음에는, 반도체층 시퀀스와 지지 기판 웨이퍼 사이의 전체 영역에 걸친 결합이 형성되지는 않는다. 오히려, 반도체층 시퀀스 및 지지 기판 웨이퍼는 국부적으로만 상호 간에 결합하는데, 제1 라인에서 소정 영역들, 즉 차후 단계의 반도체 몸체들에서 반도체층 스택과 지지 기판이 겹쳐있게 되는 영역들에서만 결합한다.
지지 기판 웨이퍼와 반도체층 시퀀스 사이의 전면적 또는 국부적 결합은 예컨대 결합층을 이용하여 형성될 수 있다. 상기 결합층은 지지 기판 웨이퍼 또는 반도체층 시퀀스상에 형성될 수 있다.
결합층은 예컨대 땜납층을 포함하고, 상기 땜납층은 특히 예컨대 Au, AuSn, Pd, In 및/또는 Pt와 같은 금속 땜납을 포함하거나, 그것으로 구성된다. 대안적으로 또는 추가적으로, 예컨대 에폭시 수지계 접착제층이 결합층으로서 고려될 수 있다.
다른 대안으로서, 확산 공정에 의해 고정을 매개하는 결합층이 고려될 수 있다. 이를 위해, 예컨대 게르마늄-금-층들, 금속 산화물- 내지 금속 질화물 층들 및/또는 유전체층들이 적합하다. 유전체층들은 예컨대 SiO, SiN 및/또는 TiN을 포함하거나 그것으로 구성될 수 있다.
다른 형성예에서, 접합층 없는 결합 즉 지지 기판 웨이퍼와 반도체층 시퀀스 사이의 결합층 없이 결합면에서 이루어지는 결합도 고려된다.
지지 기판 웨이퍼가 그와 성장 방향에서 인접하는 면에 고정되는 것은, 예컨대 정전기력 및/또는 확산에 의해 이루어지며, 상기 확산은 예컨대 공융 물질의 형성을 유발할 수 있다. 상기 결합을 형성하기 위해, 예컨대 반도체층 시퀀스와 지지 기판 웨이퍼 사이에 전기 전압이 인가될 수 있고 및/또는 지지 기판 웨이퍼 및/또는 반도체층 시퀀스에 열이 공급될 수 있다.
반도체층 시퀀스와 지지 기판 웨이퍼 사이에서 처음부터 국부적인 결합만 형성된다면, 바람직하게는 상기 부분적 결합은 납땜 공정을 이용하여 이루어진다. 이를 위해, 방법의 적합한 형성예에서, 땜납층은 결합층의 소기의 디자인에 상응하여 이미 구조화되어, 반도체층 시퀀스와 결합되어야 할 지지 기판 웨이퍼의 주요 면상에 또는 지지 기판을 향해 있는 반도체층 시퀀스의 후면측상에 적층된다.
이 때, 상기 구조화는 마스크를 이용하여 이루어지는데, 상기 마스크를 관통하여 땜납은 예컨대 증착 또는 스퍼터링을 이용하여 적층된다. 대안적인 형성예에서, 땜납은 전면으로 적층되어, 예컨대 리소그라피 공정을 포함하는 다음의 방법 단계에서 구조화된다.
그 외에, 구조화 접착면 또는 접합층 없는 구조화 결합은 예컨대 양극 본딩(anodic bonding)을 이용하여 형성될 수 있으며, 상기 양극 본딩은 가령 구조화 층의 양극 본딩, 특히 금속층과 같이 전기 전도성 구조화 층의 양극 본딩이 있다.
본 발명에 따른 방법에서, 반도체층 시퀀스의 테두리 영역들 및/또는 반도체 몸체를 위해 구비되는 반도체층 스택들 사이에 있는 영역들과 같이, 반도체층 시퀀스의 부분 영역들이 생성될 수 있는데, 상기 영역들은 소기의 반도체 몸체의 구성 요소는 아니며, 여기서 반도체층 스택으로 표시되지 않는다. 바람직하게는, 이러한 영역들은 지지 기판 웨이퍼와 전혀 결합하지 않거나, 예컨대 반도체층 시퀀스와 지지 기판 웨이퍼의 전체 영역에 걸친 결합과 같은 결합 이후, 다시 지지 기판 웨이퍼로부터 분리된다. 반도체층 스택을 정의하기 위해, 반도체층 시퀀스와 지지 기판 웨이퍼를 관통하는 절단이 형성된 이후, 이러한 부분 영역들은 제거되는 것이 바람직하다. 대안적으로, 반도체층 시퀀스의 상기 영역들은, 지지 기판 웨이퍼에서 예컨대 지지 기판 웨이퍼의 테두리 영역들과 같이 지지 기판을 나타내지 않는 부분들과 결합될 수 있다.
그러나, 바람직하게는, 상기 방법을 수행하여, 말하자면, 반도체층 시퀀스를 절단에 의해 분할하되, 반도체 몸체를 위해 사용되지 않는 반도체층 시퀀스의 부분 영역들은 전체 반도체층 시퀀스에서 가능한한 작은 부분만 차지하도록 분할한다.
바람직하게는, 본 발명에 따른 방법을 이용하면, 반도체층 스택을 향해있는 지지 기판의 면의 일부는 상기 반도체층 스택에 의해 덮이지 않는, 반도체 몸체가 웨이퍼 결합물에서 제조될 수 있다. 상기 방법에 의해, 바람직하게는, 준비된 반도체층 시퀀스를 매우 양호하게 활용할 수 있어서, 반도체 몸체를 비용 경제적으로 제조할 수 있게 된다.
방법의 바람직한 실시예에서, 반도체 몸체상에는 하나의-바람직하게는 적어도 부분적으로 복사 투과성인- 접촉층이 적층되고, 상기 접촉층은, 상기 지지 기판과 반대 방향에 있는 반도체층 스택의 면을 적어도 부분적으로 덮고, 지지 기판의 연결 영역 즉 반도체층 스택과 겹치지 않는 영역의 적어도 일부분을 덮는다. 어쨋든, 바람직하게는, 접촉층은 실질적으로 지지 기판과 반대 방향에 있는 반도체층 스택의 전체 면을 덮는다.
바람직한 실시예에서, 접촉층은 반도체층 스택의 전면측으로부터 적어도 일 측면을 지나 지지 기판의 연결 영역으로 연장된다. 바람직하게는, 접촉층은 반도체층 스택의 적어도 일 측면을 적어도 부분적으로 덮는다.
특히 이러한 실시에에서, 접촉층은 복수 개의 부분으로 형성되는 것이 적합할 수 있다. 예컨대, 접촉층의 부분 영역들이 서로 평행하지 않은 면들상에 적층되는 경우, 예컨대, 상기 접촉층의 부분 영역들은 차례로 형성될 수 있다. 이를 위해, 접촉층의 부분 영역, 특히 반도체층 스택의 전면측상에도 형성되는 접촉층의 부분 영역은 전자기 복사에 대해 적어도 부분적으로 투과성을 가진 물질을 포함하고, 반면 다른 부분 영역은 실질적으로 복사 비투과성을 가질 수 있다. 적합하게는, 접촉층의 부분 영역들은 잇닿아 인접하거나, 겹쳐져서, 전기가 통하도록 결합된다.
접촉층 또는 상기 접촉층의 부분 영역은, 바람직하게는 특히 인듐-주석-산화물(ITO)과 같은 투명 전도성 산화물(transparent conductive oxode, TCO) 및/또는 도전성 폴리머를 포함하거나, 그것으로 구성된다.
접촉층은 예컨대 반도체 몸체상에 직접 적층될 수 있다. 대안적으로, 접촉층은 예컨대 지지 호일(foil)상에 적층되고, 이어서, 반도체 몸체상에 라미네이팅(laminating)될 수 있다. 예컨대 접촉층이 도전성 폴리머라면, 상기 접촉층은 그 자체로 호일을 나타내며 특히 반도체 몸체상에 라미네이팅될 수 있다. 이러한 방법 단계는, 예컨대 DE 103 39 985 A1의 인쇄본에 기재되어 있으며, 이의 개시내용은 본문에서 참조로 포함된다.
적합한 실시예에서, 접촉층의 형성 전에, 지지 기판의 연결 영역의 적어도 일부상에는 제1 전기 절연층이 적층된다. 이는, 특히 전기 전도성 지지 기판에서, 반도체층 스택을 전기적으로 단락시키지 않기 위해 적합하다.
접촉층이 반도체층 스택의 측면을 지나 지지 기판의 연결 영역으로 연장된다면, 바람직하게는 적어도 접촉층의 영역에서 상기 측면상에는 제2 전기 절연층이 적층된다.
제1 및/또는 제2 전기 절연층은 예컨대 규소 산화물 및/또는 규소 질화물을 포함할 수 있고, 이는 가령 SiO2, SiN 또는 SiOxNy이다. 상기 층은 접착제층 내지 폴리머층일 수 있다. 바람직하게는, 상기 층은 라미네이팅되거나 분무된다. 접촉층이 지지 호일상에 적층되거나, 접촉층이 호일을 나타낸다면, 제1 및/또는 제2 전기 절연층은 상기 접촉층상에도 적층될 수 있다. 이후, 상기 제1 및/또는 제2 전기 절연층은 바람직하게는 접촉층과 함께 반도체 몸체상에 적층되고, 특히 라미네이팅된다. 이러한 방법 단계는 예컨대 DE 103 39 985 A1의 인쇄본에 기재되며, 이의 개시 내용은 본문에서 참조로 포함된다.
제1 및 제2 전기 절연층은 일체형으로 형성될 수 있는데, 예컨대 반도체층 스택의 측면의 제2 전기 절연층이 지지 기판의 연결 영역상에서 제1 전기 절연층으로서 연장된다. 이러한 점은, 예컨대 접촉층이 지지 호일에 적층되거나 호일을 나타내는 경우 매우 적합하다.
다른 형성예에서, 예컨대 본딩 패드와 같은 제1 및/또는 제2 전기 연결층은 지지 기판의 연결 영역상에 형성된다. 특히, 제1 및/또는 제2 전기 연결층은 금속을 포함한다. 예컨대 제1 및/또는 제2 전기 연결층은 AuSn, PdIn, Sn Au, Al, Bi의 물질들 중 적어도 하나의 물질을 포함하거나 그것으로 구성된다.
이 때, 바람직하게는, 제1 전기 연결층은 접촉층상에 배치되고, 이러한 방식으로 반도체층 스택의 전면측과 전기가 통하도록 결합된다.
바람직하게는, 제2 전기 연결층은 지지 기판을 향해 있는 반도체층 스택의 후면측과 전기가 통하도록 결합된다.
지지 기판 웨이퍼가 전기적으로 충분히 전도성을 가지는 경우, 상기 층은 지지 기판상에 직접 배치되고, 지지 기판은 제2 연결층과 반도체층 스택의 후면측 사이의 전기적 결합으로서 역할할 수 있다. 이 때, 제2 연결층은 반도체층 스택을 향한 지지 기판의 전면측 또는 반도체층 스택과 반대 방향에 있는 지지 기판의 후면측에 적층될 수 있다.
지지 기판 웨이퍼가 전기적으로 충분한 전도성을 가지지 않는 경우, 바람직하게는, 상기 지지 기판 웨이퍼와 반도체층 시퀀스 사이에 전기적으로 충분한 도전층이 배치되고, 상기 도전층은 지지 기판 웨이퍼의 연결 영역을 적어도 부분적으로 덮으며, 이후 상기 도전층상에 제2 연결층이 형성된다.
이러한 경우, 전기적 도전층은 반도체층 시퀀스와 지지 기판 웨이퍼가 결합하기 전에 적층되는 것이 바람직하다. 상기 층은 예컨대 구조화되어 적층되거나 적층된 이후 구조화될 수 있다.
방법에서 처음부터 구조화 결합이 형성된다면, 전기적 도전층은 지지 기판 웨이퍼상에 적층되는 것이 적합하다.
우선, 전체 영역에 걸친 결합이 형성된다면, 전기적 도전층은 반도체층 시퀀스 뿐만아니라 지지 기판 웨이퍼상에도 적층될 수 있다. 적합하게는, 반도체층 시퀀스와 지지 기판 웨이퍼 사이의 결합이 부분적으로 분리될 때, 지지 기판의 연결 영역상에 배치되는 전기적 도전층의 일부가 노출된다. 희생층이 구비된다면, 전기적 도전층은 바람직하게는 상기 희생층에 인접한다.
반도체층 스택이 제1 부분 영역을 포함하고, 상기 제1 부분 영역이 성장 방향과 수직을 이루며 지지 기판의 테두리 위로 돌출되면, 즉 지지 기판과 겹치지 않으면, 제2 전기 연결층은 대안적으로 반도체층 스택의 제1 부분 영역의 후면측상에 형성될 수 있다. 이러한 경우, -예컨대 전기 절연성 내지 불충분한 도전성을 가진 지지 기판에서- 제2 전기 연결층은 지지 기판의 후면측상에도 연장되어, 상기 후면측을 부분적으로 또는 완전히 덮을 수 있다. 전기 절연성 지지 기판에서, 바람직하게는 반도체 몸체는 간단한 방식으로-예컨대 종래의 다이 본딩(die-bonding) 방법을 이용하여- 종래의 소자 하우징에 장착되어 접촉될 수 있다.
방법의 실시예에서, 반도체층 시퀀스는 성장 기판 웨이퍼를 포함한다. 이 때, 예컨대 벌크-기판 웨이퍼(bulk-substrate wafer)(=단일 물질, 바람직하게는 반도체 물질로 구성된 웨이퍼), 또는 준(quasi)-기판 웨이퍼를 의미할 수 있다. 상기 준 기판 웨이퍼는 예컨대 캐리어 및 상기 캐리어상에 적층되는 반도체 물질 소재의 층을 포함한다. 바람직하게는, 성장 기판 웨이퍼상에서, 반도체층 시퀀스의 나머지 층들이 에피택시얼 성장된다. 실시예에서, 성장 기판 웨이퍼는 반도체층 시퀀스가 지지 기판 웨이퍼와 결합하기 이전 또는 이후에 얇아지거나 제거될 수 있다.
실시예에서, 반도체층 시퀀스는 Ⅲ-Ⅴ 화합물 반도체 물질을 기반으로 하고, 예컨대 질화물-화합물 반도체 물질 또는 인화물 화합물 반도체 물질을 기반으로 한다. 다른 실시예에서, 반도체층 시퀀스는 Ⅱ-Ⅵ 화합물 반도체 물질을 기반으로 한다.
Ⅲ-Ⅴ 화합물 반도체 물질은 예컨대 Al, Ga, In과 같은 3 주족(main group)의 적어도 하나의 원소 및 예컨대 B, N, P, As와 같은 5 주족의 원소를 포함한다. 특히, "Ⅲ-Ⅴ 화합물 반도체 물질"이란 개념은, 2원, 3원 또는 4원 화합물을 포함하며, 상기 화합물은 3 주족의 적어도 하나의 원소 및 5 주족의 적어도 하나의 원소를 포함하고, 특히 질화물- 및 인화물- 화합물 반도체를 포함한다. 상기와 같은 2원, 3원 또는 4원 화합물은 예컨대 단일 또는 복수 개의 도핑 재료 및 추가 구성 요소를 포함할 수 있다.
그에 상응하여, Ⅱ-Ⅵ 화합물 반도체 물질은 예컨대 Be, Mg, Ca, Sr과 같은 2 주족의 적어도 하나의 원소 및 O, S, Se와 같은 6 주족의 원소를 포함한다. 특히, Ⅱ-Ⅵ 화합물 반도체 물질은 2원, 3원 또는 4원 화합물을 포함하고, 상기 화합물은 2 주족의 적어도 하나의 원소 및 6 주족의 적어도 하나의 원소를 포함한다. 상기와 같은 2원, 3원 또는 4원 화합물은 예컨대 단일 또는 복수 개의 도핑 재료 및 추가 구성 요소를 포함할 수 있다. 예컨대 Ⅱ-Ⅵ 화합물 반도체 물질들에는 ZnO, ZnMgO, CdS, ZnCdS, MgBeO가 있다.
상기와 관련하여, "질화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체층 시퀀스 또는 상기 반도체층 시퀀스의 적어도 일부, 더욱 바람직하게는 적어도 활성 영역 및/또는 성장 기판 웨이퍼가 질화물-화합물 반도체 물질을 포함하고, 바람직하게는 0≤n≤1, 0≤m≤1 및 n+m≤1인 AlnGamIn1-n-mN을 포함하거나 그것으로 구성된다는 것을 의미한다. 이 때, 이러한 물질은 상기 수식에 따라 수학적으로 정확한 구성을 가질 필요는 없다. 오히려, 예컨대 단일 또는 복수 개의 도핑 재료 및 추가적인 구성 요소들을 포함할 수 있다. 그러나, 상기 수식은 결정 격자의 실질적인 구성 요소들(Al, Ga, In, N)만은 포함하는 것이 간단한데, 비록 이들이 미량의 다른 성분으로 부분적으로 대체 및/또는 보충될 수 있다고 하더라도 말이다.
이와 관련하여, "인화물-화합물 반도체 물질을 기반으로 한다"는 말은, 반도체층 시퀀스 또는 상기 반도체층 시퀀스의 적어도 일부, 더욱 바람직하게는 적어도 활성 영역 및/또는 성장 기판 웨이퍼가 바람직하게는 AlnGamIn1-n-mP 또는 AsnGamIn1-n-mP을 포함하고, 이 때 0≤n≤1, 0≤m≤1 및 n+m≤1인 것을 의미한다. 이 때, 이러한 물질은 상기 수식에 따라 수학적으로 정확한 구성을 가질 필요는 없다. 오히려, 예컨대 단일 또는 복수 개의 도핑 재료 및 추가적인 구성 요소들을 포함할 수 있다. 그러나, 상기 수식은 결정 격자의 실질적인 구성 요소들(Al 내지 As, Ga, In, P)만은 포함하는 것이 간단한데, 비록 이들이 미량의 다른 성분으로 부분적으로 대체될 수 있다고 하더라도 말이다.
바람직하게는, 지지 기판 웨이퍼는 사파이어를 포함하거나, 그것으로 구성된다. 그러나, 예컨대, 바람직하게는 GaN 또는 SiC를 포함하거나 그것으로 구성되는 반도체 웨이퍼와 같이, 다른 물질들도 지지 기판 웨이퍼로 사용될 수 있다. 또한, 금속-, 플라스틱- 또는 유리판들도 지지 기판 웨이퍼로 고려된다.
바람직하게는, 반도체층 시퀀스를 관통하는 적어도 하나의 절단 및 그와 인접하며 지지 기판 웨이퍼를 관통하는 절단은 50 ㎛ 또는 그 이상만큼 서로 마주하여 오프셋된다. 상기 절단들은 동일한 반도체 몸체를 한정한다. 더욱 바람직하게는, 상기 절단들은 100 ㎛ 또는 그 이상만큼 서로 마주하여 오프셋된다. 다른 말로 하면, 반도체층 시퀀스 및 지지 기판 웨이퍼로부터 결합 레벨로 연장되는 이러한 절단들에 있어서, 그 간격이 50 ㎛와 같거나 크고, 더욱 바람직하게는 100 ㎛와 같거나 크다.
절단들에 의해 한정되는 반도체 몸체는 지지 기판의 연결 영역 및/또는 반도체층 스택의 제1 부분 영역을 포함하고, 상기 영역은 제1 및/또는 제2 오프셋 방향을 따라 50 ㎛와 같거나 크게, 더욱 바람직하게는 100 ㎛와 같거나 크게 신장된다.
바람직한 실시예에서, 지지 기판은 신장성 베이스(base)상에 배치되고, 상기 신장성 베이스가 신장되어, 반도체 몸체들 사이의 간격이 커지게 된다. 다른 말로 하면, 반도체 몸체들은 신장성 베이스의 신장 시 서로 갈라진다.
이를 위해, 예컨대, 신장성 베이스는 반도체층 시퀀스와 결합된다. 반도체 몸체 특히 반도체층 시퀀스와 신장성 베이스 사이의 결합은, 상기 신장성 베이스가 신장될 때 상기 결합이 완전히 풀리지 않도록 이루어지는 것이 적합하다. 다른 말로 하면, 상기 신장 시, 반도체 몸체는 신장성 베이스 상에서 고정되어 남아있다. 예컨대, 반도체층 시퀀스와 상기 신장성 베이스 사이의 고정을 이루기 위해서는, 접착제층 및/또는 래커층의 부착력을 이용한다. 다른 실시예에서, 반도체층 시퀀스는 두 개의 신장성 베이스들에 탄성 고정되고, 이 때 예컨대 하나의 신장성 베이스는 반도체층 시퀀스의 전면측에, 다른 하나의 신장성 베이시는 반도체층 시퀀스의 후면측에 인접한다.
반도체 몸체의 그 이후 공정은 이러한 방식으로 간단화된다. 신장성 베이스가 신장될 때, 그와 동시에, 반도체 몸체의 제2 부분 영역이 적어도 부분적으로 각각 노출된다. 상기 제2 부분 영역은 반도체 몸체가 갈라지기 전에, 인접한 반도체 몸체의 단일 또는 복수 개의 반도체층 스택들에 의해 덮여 있을 수 있다. 이후, 반도체 몸체들은 신장성 베이스에 의해 간단한 방식으로 개별화될 수 있다.
이 때, 신장성 베이스의 신장은, 반도체층 시퀀스와 지지 기판 웨이퍼 사이의 결합 레벨에 대해 실질적으로 평행하게 이루어진다.
반도체층 시퀀스를 관통하는 절단 및 지지 기판 웨이퍼를 관통하는 절단의 배치에 따라, 신장성 베이스가 단일 방향으로만 신장되기에 충분하게 할 수 있다. 그러나, - 특히, 반도체 몸체의 반도체 층 스택이 하나 이상의 오프셋 방향으로 그에 연관된 각 지지 기판 위로 돌출되는 경우- 신장성 베이스가 복수 개의 방향들, 예컨대 두 개의 상호 수직하는 방향으로 신장되는 것도 바람직할 수 있다. 상기 신장은 예컨대 신장성 베이스의 주 연장면에서 실질적으로 등방으로 이루어질 수 있다.
실시예에서, 신장성 베이스는 호일을 포함하고, 상기 호일은 예컨대 폴리에틸렌으로 구성된다. 변형예에서, 상기 호일은 반도체층 시퀀스를 향한 측에서 접착제로 코팅된다. 다른 실시예에서, 신장성 베이스는 강망 메쉬(expanded metal mesh)를 포함하거나 그것으로 구성된다.
일반적으로, 강망 메쉬는 격자형 물질을 의미하는 것으로서, 특히 상기 물질의 신장력은 메쉬들이 형성되어 증가한다. 강망 메쉬란 금속("강망")을 의미할 수 있으나, 또한 예컨대 플라스틱으로도 제조될 수 있다. 강망 메쉬는, 예컨대 하나의 재료에 펀칭 또는 오프셋된 절단들을 수행하여 형성될 수 있고, 이 때 바람직하게는 어떠한 물질 손실도 발생하지 않고, 상기 재료는 신장 변형된다.
바람직하게는, 강망 메쉬는 신장력 외에도 높은 형태 안정성을 가지며, 특히 신장이 이루어지는 레벨에 대해 수직인 방향으로 그러하다. 또한, 강망 메쉬의 신장력은 격자 구조를 적합하게 형성하여 소기의 특정한 공간 방향을 따라 조정될 수 있어서, 신장의 크기 및 방향은 반도체층 시퀀스와 지지 기판 웨이퍼를 관통하는 절단들에 상응하여 맞춰질 수 있다.
본 발명에 따른 복사-방출 반도체 몸체는, 전자기 복사를 생성하는 데 적합한 반도체층 스택 및 지지 기판을 포함하고, 이 때
- 반도체층 스택은 적어도 부분적으로 지지 기판의 제1 영역 위에 배치되되, 지지 기판의 연결 영역이 상기 반도체층 스택을 포함하지 않도록 배치되고; 그리고
- 반도체층 스택의 제1 부분 영역은 지지 기판의 테두리 위로 돌출된다.
다른 말로 하면, 반도체층 스택의 제2 부분 영역만 지지 기판과 겹쳐진다. 반도체층 스택을 내려다본 평면도에서, 즉 지지 기판과 반대 방향에 있는 반도체층 스택의 면을 내려다본 평면도에서, 반도체층 스택의 제1 부분 영역은 지지 기판 옆으로 배치된다. 즉 반도체층 스택의 제1 부분 영역은 지지 기판의 맞은편에서 돌출부를 나타낸다.
더욱 바람직한 실시예에서, 반도체층 스택과 지지 기판에서 결합 레벨에 대해 실질적으로 평행한 면들은 실제로 동일하게 신장된다.
즉, 바람직하게는, 반도체층 스택 및 지지 기판은 주 연장면에서 동일한 모서리 길이를 가진다. 그러나, 이들의 서로 인접한 측면들은, 어느 경우에서도, 서로 동일한 평면을 이루어 배치되지 않고 서로 마주하여 오프셋된다. 다른 말로 하면, 지지 기판과 반대 방향에 있는 반도체층 스택의 면을 내려다본 평면도에서, 반도체층 스택과 지지 기판은 합동을 이루지 않는다. 그 대신, 반도체층 스택은 적어도 하나의 오프셋 방향을 따라 지지 기판의 적어도 하나의 측면 위로 돌출되며, 따라서 반도체층 스택의 제1 부분 영역은 지지 기판의 맞은편에서 돌출부를 나타낸다.
바람직한 실시예에서, 반도체 몸체상에는 -바람직하게는 적어도 부분적으로 복사 투과성인- 접촉층이 적층되고, 상기 접촉층은 적어도 부분적으로 상기 지지 기판과 반대 방향에 있는 상기 반도체층 스택의 면 및 상기 지지 기판의 연결 영역의 적어도 일부를 덮는다. 어쨋든, 바람직하게는, 접촉층은 실질적으로 지지 기판과 반대 방향에 있는 반도체층 스택의 전체 면을 덮는다.
바람직한 실시예에서, 접촉층은 반도체층 스택의 전면측으로부터 적어도 하나의 측면을 지나 지지 기판의 연결 영역으로 연장된다. 바람직하게는, 접촉층은 반도체층 스택의 적어도 하나의 측면을 적어도 부분적으로 덮는다.
접촉층은 복수 개의 부분으로 구성될 수 있다. 예컨대, 접촉층의 부분 영역, 특히 반도체층 스택의 전면측에 배치되는 접촉층의 부분 영역은 전자기 복사에 대해 적어도 부분적으로 투과성을 가지는 물질을 포함할 수 있고, 반면 다른 부분 영역은 실질적으로 복사 비투과성이다. 적합하게는, 접촉층의 부분 영역들은 상호 인접하거나 겹쳐져서, 전기가 통하도록 결합된다.
바람직하게는, 접촉층 또는 상기 접촉층의 부분 영역은, 예컨대 인듐-주석-산화물(ITO)과 같은 투명 전도성 산화물(transparent conductive oxide, TCO) 및/또는 도전성 폴리머를 포함하거나, 그것으로 구성된다.
바람직한 실시예에서, 지지 기판의 연결 영역상에서 상기 지지 기판과 접촉층 사이에는 제1 전기 절연층이 적층되고, 상기 제1 전기 절연층은 지지 기판의 연결 영역을 적어도 국부적으로 덮는다. 제1 전기 절연층은, 예컨대, 반도체층 스택이 도전성 지지 기판 및 접촉층에 의해 단락되는 것을 방지할 수 있다.
접촉층이 반도체층 스택의 측면을 지나서도 연장되면, 바람직하게는 반도체층 스택의 측면상에는 제2 전기 절연층이 적층되고, 상지 제2 전기 절연층은 상기 측면을 부분적으로 또는 완전히 특히 접촉층의 영역에서 덮는다. 더욱 바람직하게는, 지지 기판 웨이퍼 상에 배치된 제1 전기 절연층은 반도체층 스택의 측면에서의 제2 전기 절연층으로서도 연장된다.
지지 기판의 연결 영역상에는, 제1 전기 연결층 또는 제1 및 제2 전기 연결층이 배치될 수 있다. 제1 전기 연결층은 반도체층 스택의 전면측과 전기가 통하도록 결합되고, 이를 위해 바람직하게는 접촉층상에 배치된다. 제2 전기 연결층은 반도체층 스택의 후면측과 전기가 통하도록 결합된다. 제1 및/또는 제2 전기 연결층에는 예컨대 연결 와이어가 고정될 수 있고, 반도체 몸체는 그의 구동에 필요한 전기 전류를 상기 연결 와이어에 의해 공급받는다.
바람직하게는, 예컨대 본딩 패드와 같은 전기 연결층이 지지 기판과 반대 방향에 있는 반도체층 스택의 전면측상에 배치될 필요가 없다. 또한, 반도체층 스택의 전면측 위에는 연결 와이어들이 안내될 필요가 없다.
반도체 몸체로부터 출력되는 복사가 투과하는 면은 바람직하게는 복사 흡수성 연결층에 의해 작아지지 않는다. 또한, 본 발명에 따른 반도체 몸체에서, 연결 와이어가 반도체층 스택의 전면측 위로 안내되지 않는 경우, 반도체층 스택의 전면측 다음에 배치되는 광학 부재가 상기 전면측에 매우 가깝게 배치될 수 있다.
바람직하게는, 제2 전기 연결층은 반도체층 스택의 제1 부분 영역에서 상기 전면측의 맞은편에 위치한 후면측에 배치되고, 더욱 바람직하게는 반도체층 스택과 반대 방향에 있는 지지 기판의 후면측까지 연장되는데, 이는 특히 예컨대 지지 기판이 충분한 전기 전도성을 가지지 않을 때 그러하다.
따라서, 반도체층 스택은 간단한 방식으로 전기적으로 접촉될 수 있다. 예컨대, 이러한 실시예에서는, 제1 및 제2 전기 접촉면을 배치하기 위해, 지지 기판의 연결 영역을 그의 주 연장면에서 상호 간에 전기적으로 분리되는 복수 개의 영역들로 구조화시킬 필요가 없다.
반도체 몸체의 적합한 실시예에서, 반도체층 스택은 성장 기판을 포함하고, 바람직하게는, 상기 성장 기판상에서 반도체층 스택의 나머지 층들이 에피택시얼 성장된다.
성장 기판이란, 벌크 기판 또는 준 기판을 의미할 수 있다. 이 때, 벌크 기판은 일반적으로 단일 물질-예컨대 반도체 물질-로 구성되고, 상기 기판은 반도체층 스택의 물질들로 구성된 반도체층 시퀀스가 성장하기에 매우 적합하다. 준 기판은 예컨대 캐리어 및 상기 물질로 구성되어 상기 캐리어상에 적층되며 대부분 얇은 층을 포함한다.
바람직하게는, 반도체층 스택은 특히 인화물- 또는 질화물-화합물 반도체 물질과 같은 Ⅲ-Ⅴ 화합물 반도체 물질을 기반으로 하거나, Ⅱ-Ⅵ 화합물 반도체 물질을 기반으로 한다. 바람직하게는, 지지 기판은 사파이어를 포함하거나, 그것으로 구성된다.
바람직하게는, 접촉층은 구동 중에 반도체층 스택으로부터 발생되는 전자기 복사에 대해 적어도 부분적으로 투과성을 가진다. 상기 접촉층은 예컨대 투명 전도성 산화물, 특히 인듐-주석-산화물(ITO)로 구성되거나, 그러한 물질을 포함할 수 있다.
더욱 바람직한 실시예에서, 반도체층 스택의 전면측을 내려다본 평면도상에서, 지지 기판의 연결 영역의 테두리는 그와 인접한 반도체층 스택의 측면과 반대로 50 ㎛ 또는 그 이상만큼, 더욱 바람직하게는 100 ㎛ 또는 그 이상만큼 오프셋된다.
다른 말로 하면, 지지 기판의 연결 영역은 적어도 하나의 오프셋 방향에서 50 ㎛과 같거나 크게, 특히 100 ㎛과 같거나 크게 신장된다.
다른 실시예에서, 반도체층 스택의 제1 부분 영역의 측면 및 그와 인접한 지지 기판의 테두리는 서로 마주하여 50 ㎛ 또는 그 이상만큼 서로 마주하여 오프셋된다.
지지 기판의 연결 영역과 유사하게, 반도체층 스택의 제1 부분 영역도 적어도 하나의 오프셋 방향에서 50 ㎛과 같거나 크게 신장된다.
다른 실시예에 따르면, 반도체층 스택의 제1 부분 영역, 지지 기판 및 평면의 베이스에 의해 한정되는 캐비티는 적어도 부분적으로 충전 물질로 채워진다.
다른 말로 하면, 반도체층 스택의 제1 부분 영역에 의해 형성된 돌출부 하부에 위치하는 공간은 적어도 부분적으로 충전 물질로 채워진다. 이를 통해, 바람직하게는, 반도체층 스택과 반대 방향에 있는 지지 기판의 측에, 지지 기판 및 충전 물질의 확대된 저장 공간, 실질적으로 평면의 저장 공간이 형성된다. 더욱 바람직하게는 전체 캐비티가 충전 물질로 채워진다.
바람직하게는, 이러한 방식으로, 한편으로는 반도체 몸체의 기계적 안정성 및/또는 내구성이 향상된다. 바람직하게는, 다른 한편으로는, 상기와 같은 충전 물질이 반도체층 스택의 제1 부분 영역의 후면측에 적층되는 제2 전기 연결층 및/또는 상기 연결층에 고정된 연결 와이어를 경우에 따라서 기계적 손상으로부터 보호할 수 있다.
충전 물질은 예컨대 에폭시 수지, 다염화비페닐(polychlorinated biphenyl, PCB) 또는 비스-벤조씨클로부틴(bis-benzocyclobutene, BCB)을 의미할 수 있다. 매우 바람직하게는, 충전 물질은 지지 기판 및/또는 반도체층 스택의 열 팽창 계수에 맞춰진다.
본 발명의 다른 장점들, 바람직한 실시예들 및 형성예들은 도 1A 내지 6E와 관련하여 이하에서 기재되는 실시예들에 제공된다.
도 1A 내지 1G는 본 발명에 따른 방법의 제1 실시예에 있어서, 다양한 단계의 광전자 반도체 몸체를 개략적 단면도로 도시한다.
도 2A 및 2B는 도 1D 및 1E에 도시된 방법 단계들의 복수 개의 광전자 반도체 몸체들을 개략적 평면도들로 도시한다.
도 3A 및 3B는 본 발명에 따른 방법의 제2 실시예에 있어서, 다양한 단계의 광전자 반도체 몸체를 개략적 단면도들로 도시한다.
도 4A 및 4B는 본 발명에 따른 방법의 제3 실시예에 따라 제조되는 본 발명에 따른 광전자 반도체 몸체를 개략적 평면도 내지 개략적 단면도로 도시한다.
도 5는 본 발명에 따른 방법의 제4 실시예에 따라 제조되는 본 발명에 따른 광전자 반도체 몸체를 개략적 평면도로 도시한다.
도 6A 내지 6E는 본 발명에 따른 광전자 반도체 몸체의 다양한 실시예들을 개략적 평면도로 도시한다.
실시예들 및 도면들에서, 동일하거나 동일하게 작용하는 구성 요소들은 각각 동일한 참조번호로 표시된다. 도시된 요소들 및 이들의 서로 간의 크기 비율은 기본적으로 축적에 맞는 것으로 볼 수 없고, 오히려 예컨대 층들과 같은 개별 요소들은 더 나은 도시 및/또는 더 나은 이해를 위해 과장되어 확대 도시될 수 있다.
도 1A 내지 1G에서 확인할 수 있는, 복수 개의 복사-방출 반도체 몸체들을 제조하기 위한 본 발명에 따른 방법의 실시예에서, 반도체층 시퀀스(2)가 준비되고, 상기 반도체층 시퀀스는 구동 중에 전자기 복사를 생성한다(도 1A 참조).
반도체층 시퀀스(2)는 예컨대 GaN 또는 다른 질화물-화합물 반도체 물질을 기반으로 하고, 성장 기판(3)을 포함하며, 상기 성장 기판상에서 반도체층 시퀀스(2)의 나머지 층들이 에피택시얼 증착된다. 에피택시얼 증착은 예컨대 화학적(화학 기상 증착(chemical vapor deposition, CVD) 또는 물리 기상 증착(physical vapor deposition, PVD) 또는 다른 적합한 에피택시얼 증착 방법을 이용하여 이루어진다.
상기에서, 반도체층 시퀀스(2)는 복사 방출을 위해 적합하며, 바람직하게는 복사 생성을 위해 pn 접합, 더블 이종 구조, 단일 양자 우물 또는 더욱 바람직하게는 다중 양자 우물 구조(MQW)를 포함한다. 여기서, 양자 우물 구조란 명칭은 양자화의 차원성에 대한 정보를 포함하지 않는다. 따라서, 상기 명칭은 특히 양자 홈통들, 양자선들, 양자 점들 및 상기 구조들의 각 조합을 포함한다. MQW 구조를 위한 예시는 WO 01/39282, US 5,831,277, US 6,172,382 B1 및 US 5,684,309의 인쇄본에 기재되어 있고, 이의 개시 내용은 여기서 참조로 포함된다.
상기에서, 구동 중에 반도체 몸체에서 생성되는 복사는 지지 기판 웨이퍼(1)와 반대 방향에 있는 반도체층 시퀀스(2)의 전면측(201)을 실질적으로 투과하여 그 위에 위치한 반 공간(half space)로 출력되어, 도 1A에 화살표로 표시된 주 출사 방향(21)이 도출된다.
반도체층 시퀀스(2)의 나머지 층들과 반대 방향에 있는 성장 기판 웨이퍼(3) 의 면(302)상에는 예컨대 InGaN 소재의 희생층(4)이 적층되고, 상기 희생층은 다음의 공정 단계에서 부분적으로 파괴된다.
또한, 지지 기판 웨이퍼(1)가 준비되고, 여기서 상기 지지 기판 웨이퍼는 사파이어로 구성된다. 상기 실시예에서, 사파이어 소재의 지지 기판 웨이퍼(1)의 장점은, 상기 웨이퍼가 전자기 복사에 대해 적어도 부분적으로 투과성을 가지고, 반도체층 시퀀스(2)와 유사한 열 팽창 계수를 가진다는 것이다.
반도체층 시퀀스(2)와 지지 기판 웨이퍼(1)는 결합층(5)을 이용하여 결합된다. 상기에서, 결합층(5)은 지지 기판 웨이퍼(1)상에 형성된다. 이어서, 성장 기판 웨이퍼(3)는 반도체층 시퀀스(2)와 반대 방향에 있는 측(302)에서 상기 지지 기판 웨이퍼(1)상에 형성된 결합층(5)과 결합된다. 상기 측은 희생층(4)에 의해 덮인다.
경우에 따라서, 성장 기판 웨이퍼(3)에서의 흡수 또는 그 밖에 성장 기판 웨이퍼의 물질의 단점들에 대처하기 위해, 반도체층 시퀀스(2)가 지지 기판 웨이퍼(1)와 결합하기 이전 또는 이후에 성장 기판 웨이퍼(3)는 얇아지거나 완전히 제거될 수 있다.
특히, 성장 기판 웨이퍼(3)가 반도체층 시퀀스(2)와 지지 기판 웨이퍼(1)의 결합 이후 얇아지거나 완전히 제거될 때, 바람직하게는, 상기 결합은, 성장 기판 웨이퍼(3)와 반대 방향에 있는 반도체층 시퀀스(2)의 측이 지지 기판 웨이퍼(1)와 결합되는 방식으로 이루어진다. 특히, 이러한 경우, 반도체 몸체들로부터 구동 중에 발생하는 복사는 지지 기판 웨이퍼를 투과하여 출력될 수 있다.
상기에서, 결합층(5)은 규소 산화물 및/또는 규소 질화물로 구성되고, 상기 결합은 두 개의 웨이퍼를 결합하기 위한 종래의 방법을 이용하여 이루어질 수 있다. 그러나, 예컨대 에폭시 수지와 같은 접착제 또는 예컨대 Au, AuSn, Pd, In, PdIn 또는 Pt와 같은 납땜 금속과 같은 땜납이 사용될 수 있다.
이어서, 반도체층 시퀀스(2)는 지지 기판 웨이퍼(1)와 반대 방향에 있는 전면측(201)으로부터 절단(6)에 의해 개별 반도체층 스택(200)으로 분할된다(도 1B 참조). 여기서, 상기 절단(6)은 성장 기판 웨이퍼(3)와 희생층(4)까지 절단시킨다.
상기에서, 결합층(5)은 반도체층 시퀀스를 관통하는 절단들(6)에 의해 절단되지 않는다. 실시예의 적합한 형성예에서는, 결합층(5)이 반도체층 시퀀스(2)를 관통하는 절단들(6)에 의해 절단된다. 이러한 점은, 예컨대 다음 단계에서 성장 기판 웨이퍼(3)과 지지 기판 웨이퍼(1)사이의 결합을 나중에 국부적으로 분리시킬 때 장점으로 작용할 수 있다.
방법의 대안적 형성예에서, 반도체층 시퀀스(2)를 관통하는 절단들(6)의 깊이에 따라, 결합층(5) 또는 지지 기판 웨이퍼(1)에 트렌치들이 생성될 수 있으나, 지지 기판 웨이퍼(1)가 완전히 절단되지는 않는다.
지지 기판 웨이퍼(1)는, 반도체층 시퀀스(2)를 관통하는 절단들(6)의 맞은편에서 오프셋된 절단들(7)에 의해, 반도체층 시퀀스(2)와 반대 방향에 있는 후면측(101)으로부터 개별 지지 기판들(100)로 분할된다.
반도체층 시퀀스 내지 지지 기판 웨이퍼를 관통하는 복수 개의 절단들(6, 7)은, 도 1B에 도시된 절단면 바깥에서 진행하되, 도 1B에 도시된 절단들(6, 7)(도 2A 참조)에 대해 수직으로 진행하여, 여기서, 직사각형의 밑면 바람직하게는 정사 각형의 밑면을 가지는 지지 기판 및 반도체층 스택이 생성된다. 그러나, 절단들은 포개어져 수직을 이루지 않으며, 특히 서로에 대해 다른 각도로 경사져서 진행할 수 있어서, 예컨대 삼각형 또는 평행사변형 형태의 밑면을 가지는 반도체층 스택들 및/또는 지지 기판들이 제조될 수 있다.
상기 실시예에 따르면, 반도체층 시퀀스를 관통하며 인접한 절단들(6)과 지지 기판을 관통하며 인접한 절단들(7)은 동일한 간격을 가지고 있어서, 지지 기판들(100)과 반도체층 스택들(200)의 모서리 길이는 주 연장 레벨에서 동일하다.
반도체 몸체가 서로 다른 규격을 가지고 제조되는 경우, 웨이퍼 위에서의 절단 간격은 달라질 수 있다.
상기에서, 지지 기판 웨이퍼(1)를 관통하는 절단들(7)은 결합층(5)도 절단시키나, 희생층(4)을 절단시키지는 않는다. 실시예의 적합한 형성예에서는, 희생층(4)이 상기 지지 기판 웨이퍼(1)를 관통하는 절단(7)에 의해서도 절단된다. 이러한 점은, 예컨대 다음 단계에서 희생층(4)이 국부적으로 파괴되는 데 장점으로 작용할 수 있다.
방법의 대안적인 실시예에서, 지지 기판 웨이퍼(1)를 관통하는 절단들(7)의 깊이에 따라, 상기 절단들은 희생층(4)에서, 또는 희생층(4)이 절단되면, 성장 기판 웨이퍼(3)에서, 또는 희생층(4) 및 성장 기판 웨이퍼(3)가 절단되면 반도체층 시퀀스(2)의 나머지 층들에서 트렌치들을 생성시킬 수 있으나, 이 때 반도체층 시퀀스(2)가 완전히 절단되지는 않는다.
상기에서, 반도체층 시퀀스를 관통하는 절단들(6) 및 지지 기판 웨이퍼(1)를 관통하는 절단들의 배치는, 지지 기판 웨이퍼(1)를 관통하는 절단(7)에 의해 생길 수 있는 돌출부가 반도체층 시퀀스(2)의 전면측(201)까지 삽입될 수 있는 어떤 영역에서도 반도체층 시퀀스(2)를 관통하는 절단들(6)을 전혀 포함하지 않도록 이루어진다.
다른 말로 하면, 반도체층 시퀀스(2)를 관통하는 어떤 절단(6)도 지지 기판 웨이퍼(1)를 관통하는 절단(7)의 연장부를 나타내지 않는다. 지지 기판 웨이퍼(1)를 관통하는 절단(7) 및 반도체층 시퀀스(2)를 관통하는 절단(6)이 서로 평행하지 않고 교차하는 지점에서만, 준 1차원적인(quasi one dimensional) 영역(24)(도 2A 참조)이 생성되고, 상기 영역에서는 반도체층 시퀀스(2) 뿐만아니라 지지 기판 웨이퍼(1)도 절단된다.
이어서, 도 1C에서 확인할 수 있듯이, 희생층(4)은 마스크(8), 지지 기판 웨이퍼(1) 및 결합층(5)을 투과하는 레이저 복사(화살표(9)로 표시됨)에 의해 조사된다. 대안적으로, 상기 조사는, 반도체층 시퀀스(2) 및/또는 지지 기판 웨이퍼(1)가 분할되기 전에 이루어질 수 있다.
마스크(8)는, 각 반도체층 스택(200)에서 지지 기판 웨이퍼(1)로부터 분리되어야 할 제1 부분 영역(210)이 조사되고, 제2 부분 영역(220)이 차광되도록 선택된다. 이 때, 상기 조사를 위해 구비되는 것이 아닌 제2 부분 영역들(220)은 반도체층 스택들(200)과 지지 기판들(100)의 결합이 국부적으로 분리된 이후, 각 지지 기판(100)이 정확히 하나의 반도체층 스택(200)과 결합하도록 선택된다.
희생층(4)은 레이저 복사(9)의 일부를 흡수하고, 조사된 위치에서는 파괴된 다. 상기와 같은 레이저 분리 방법은, 예컨대 WO 98/14986 A1의 인쇄본에 기재되어 있고, 이의 개시 내용은 여기서 참조로 포함된다.
레이저 복사(9)이 조사된 이후, 반도체층 스택(200)은 정확히 하나의 지지 기판(100)과 각각 결합된다. 반도체층 스택(200)과 단일 또는 복수 개의 다른 지지 기판들(100)과의 결합은 희생층(4)이 파괴됨으로써 분리된다. 상기 지지 기판들은 적어도 부분적으로 반도체층 스택(200)의 하부에 배치된다. 반도체층 스택(200) 및 상기 반도체층 스택에 부속하여 결합되는 지지 기판(100)은 함께 하나의 반도체 몸체(10)를 형성한다.
다른 방법 단계에서, 절단들(6, 7)이 이루어진 이후 반도체 몸체(10)의 구성 요소가 되지 않는, 지지 기판 웨이퍼(1)의 영역들(20)과 반도체층 시퀀스(2)의 영역들은 성장 기판 웨이퍼(3)등과 함께 간단한 방법으로 제거될 수 있다.
반도체층 시퀀스(2), 성장 기판 웨이퍼(3) 및 지지 기판 웨이퍼(1)로 구성되는 결합이 최종적으로 개별화되기 전에, 개별 지지 기판들(100)로 분할된 지지 기판 웨이퍼(1)는 신장성 베이스(11)와 결합된다(도 1D 참조). 예컨대, 신장성 베이스(11)는 호일을 의미하고, 상기 호일은 폴리에틸렌을 포함하거나 그것으로 구성되거나 다른 적합한 물질로 구성된다. 대안적으로, 강망 메쉬가 신장성 베이스(11)로 사용된다.
신장성 베이스(11)와 지지 기판 웨이퍼(1)사이의 결합은 기계적으로 안정을 이루어서, 그 이후 상기 베이스가 신장될 때, 그 결합은, 반도체 몸체(10)와 신장성 베이스(11)와의 결합이 유지할 때까지 남아있다. 즉, 지지 기판들(100)과 신장 성 베이스(11)의 결합은 상기 베이스가 신장될 때 적어도 완전히 풀리지는 않는다. 예컨대, 반도체 몸체들(10)과 신장성 베이스(11)사이에 접착제- 또는 레커층이 배치되고, 상기 층은 이들의 고정을 매개한다.
상기 실시예에 따른 방법에서, 지지 기판 웨이퍼(1)는 지지 기판들(100)로 분할된 이후, 반도체층 시퀀스(2)를 관통하는 절단(6)이 실행되기 전에 신장성 베이스(11)상에 안착되는 것이 바람직하다. 또한, 이러한 일이, 반도체층 시퀀스(2)를 관통하는 절단(6)이 실행된 이후 이루어지는 것도 고려할 수는 있다.
신장성 베이스(11)가 그의 주 연장면에서 신장됨으로써, 반도체 몸체들(10)이 갈라지는데(도 1E 참조), 인접한 반도체 몸체(10)들이 더 이상 겹쳐있지 않고 신장성 베이스(11)에 개별적으로 포함될 수 있을 때까지 갈라진다.
상기 실시예에 대한 대안적 실시예에서, 신장성 베이스(11)는 반도체층 시퀀스(2)의 전면측(201)과 결합되고, 이어서, 상기 신장성 베이스(11)가 신장되기 전에 상기 지지 기판 웨이퍼(1)를 관통하는 절단(7)이 실행된다.
반도체 몸체(10)가 갈라짐으로써, 지지 기판들(100)에서 반도체 몸체(10)의 반도체층 스택(200)과 더 이상 결합되지 않는 연결 영역들(120)이 노출된다. 반도체 몸체(10)가 갈라지기 전에, 이러한 연결 영역들(120)은 그와 인접한 반도체 몸체들(10)에 연관된 반도체층 스택들(200)과 겹쳐있다.
그와 동시에 반도체층 스택(200)의 제1 부분 영역(210)의 후면측들(212)이 노출된다. 반도체층 스택(200)의 제1 부분 영역(210)의 후면측(212)은 그에 부속한 지지 기판(100)의 맞은편에서 돌출부를 형성하며, 상기 돌출부 및 신장성 베이스(11)와 함께 캐비티(12)를 한정한다.
신장성 베이스(11)가 신장된 이후, 다음의 방법 단계를 위해, 반도체 몸체들(10)은 간단한 방식으로 임의적 순서로 상기 신장성 베이스(11)로부터 제거된다. 그러나, 상기 반도체 몸체가, 다음 방법 단계 예컨대 인광체 및/또는 확산 입자를 포함한 물질로 코팅하는 단계를 위해 상기 신장성 베이스상에 남아있을 수 있다.
도 2A 및 2B는 신장성 베이스(11)상에 배치되는 반도체 몸체(10)를 도시하되, 상기 신장성 베이스(11)가 신장되어 개별화되기 이전 내지 이후의 상태를 평면도로 도시한다.
도 2B에서는, 반도체 몸체(10)에 속하는 각 지지 기판(100)의 제1 영역이 그에 연관된 반도체층 스택(200)과 어떻게 겹쳐지고, 반면 지지 기판(100)의 연결 영역(120)이 그에 연관된 반도체층 스택(200)의 옆에 놓이게 되는지를 확인할 수 있다.
각 반도체층 스택(200)의 제1 부분 영역(210)은 제1 오프셋 방향(22) 및 제2 오프셋 방향(23)에서 그에 연관된 지지 기판(100) 위로 돌출된다. 반도체층 스택(200)의 제2 부분 영역(220)은 지지 기판(100)의 제1 부분 영역(110)과 겹쳐진다.
신장성 베이스(11)가 신장된 이후, 반도체 몸체(10)의 지지 기판(100)의 적어도 일부분의 연결 영역(120)상에는 제1 전기 절연층(13a)이 적층되고, 상기 제1 전기 절연층은 제2 전기 절연층(13b)으로서 반도체층 스택(200)의 측면(221)위로 연장된다(도 1F 참조). 상기에서, 제1 및 제2 전기 절연층(13a, 13b)은 규소 산화 물로 구성된다.
이어서, 예컨대 인듐-주석-산화물(ITO)로 구성된 접촉층(14)이 반도체층 스택(200)의 전면측(201)에 적층되고, 상기 접촉층은 상기 전기 절연층(13a, 13b)상에서 지지 기판(100)의 연결 영역(120)의 적어도 일부분에 이르기까지 연장된다(도 1F 참조). 제1 및 제2 패시베이션층(13a, 13b)은 접촉층(14)에 의한 반도체층 스택(200)의 단락을 방지한다.
이어서, 지지 기판(100)의 연결 영역(120)상에 형성되는 접촉층(14)의 부분상에는, 예컨대 금속층과 같은 제1 전기 연결층(15)이 적층된다. 상기 금속층은 특히 AuSn을 포함한다. 마찬가지로, 예컨대, 특히 AuSn을 포함하는 금속층과 같은 제2 전기 연결층(16)은, 반도체 몸체가 신장성 베이스에 포함된 이후, 반도체층 스택(200)의 제1 부분 영역(210)의 후면측(212) 및 지지 기판(100)의 후면측(101)상에 적층된다. 따라서, 반도체 몸체는 종래의 다이 본딩 방법을 이용하여 종래의 소자 하우징에서 바람직한 방식으로 장착될 수 있다.
제2 전기 연결층(15) 및 제2 전기 연결층(16)에 의해, 전기 전류가 반도체 몸체(10)에 인가될 수 있다. 이를 위해, 예컨대 연결 와이어(17)는 제1 전기 연결층(15)상에 적층될 수 있고, 상기 연결 와이어에 의해 반도체 몸체에 구동 전류가 공급될 수 있다(도 1G 참조).
예컨대, 돌출부(210) 하부의 캐비티(12)는 에폭시 수지 또는 BCB와 같은 충전 재료(18)로 적어도 부분적으로 채워질 수 있다. 상기에서, 상기 공간(12)은 충전 재료(18)로 실질적으로 완전히 채워져서, 상기 공간에서 반도체층 스택(200)과 반대 방향에 있는 하측은 지지 기판(100)의 후면측(101) 내지 그 위에 배치된 제2 전기 연결층(16)과 함께 반도체 몸체(10)의 저장 공간을 형성한다. 따라서, 반도체 몸체(10)의 내구성이 향상될 수 있다.
도 3A 및 3B에 도시된 실시예에 따르면, 도 1A 내지 1G에 따른 실시예와 유사하게, 지지 기판 웨이퍼(1) 및 반도체층 시퀀스(2)가 준비된다. 상기 반도체층 시퀀스는 구동중에 전자기 복사를 생성하고, 성장 기판 웨이퍼(3)를 포함하며, 상기 성장 기판 웨이퍼상에서 반도체층 시퀀스(2)의 나머지층들이 에피택시얼 성장된다.
이어서, 지지 기판 웨이퍼(1)상에는 구조화 결합층(5)이 적층된다. Au, AuSn, Pd, In, PdIn 또는 Pt와 같은 납땜 금속은 마스크를 통과하여 구조화 결합층(5)으로서 적층된다.
대안적으로, 상기 결합의 전면측(201)의 맞은 편에 위치한 후면측(302)상에서는, 결합층(5)이 성장 기판(3), 반도체층 시퀀스(2)의 나머지 층들 및 경우에 따라서 또다른 층들로부터 적층될 수 있다.
또한, 구조화되지 않은 결합층(5)이 적층되고, 이후 상기 층은 예컨대 식각 공정을 이용하여 구조화될 수 있다.
이어서, 후면측(302) 및 지지 기판 웨이퍼(1)는 결합되어 가열되어서, 납땜 금속이 용융되며, 땜납층은 지지 기판 웨이퍼(1)와 반도체층 시퀀스(2)사이의 기계적으로 안정된 구조화 결합을 형성한다.
납땜 금속 대신, 예컨대 에폭시 수지와 같은 접착제가 상기 구조화 결합 층(5)을 형성하기 위해 사용될 수 있다. 결합층(5)의 가열은, 상기 층의 특성에 따라, 경우에 따라서 제거되거나, 예컨대 경화와 같은 다른 방법 단계에 의해 대체 또는 보완될 수 있다.
이어서, 상기 앞서서 기재된 실시예와 유사하게, 반도체층 시퀀스(2)를 관통하는 절단들(6) 및 지지 기판 웨이퍼(1)를 관통하는 절단들(7)이 실행된다. 이러한 절단들(6, 7)은 반도체층 시퀀스(2)를 개별 반도체층 스택들(200)로, 지지 기판 웨이퍼(1)를 개별 지지 기판들(100)로 분할한다(도 3B 참조).
구조화 결합층(5)이 형성되어, 각 반도체층 스택(200)이 정확히 하나의 지지 기판(100)과 결합하여 개별 반도체 몸체(10)가 생성되도록 한다. 지지 기판 웨이퍼(1)는 개별 지지 기판들(100)로 분할된 이후 신장성 베이스(11)상에 배치되고, 바람직하게는 반도체층 시퀀스가 상기 절단들(6)에 의해 분할되기 전에 배치된다. 상기 단계 및 다음의 방법 단계는 도 1D 내지 1G에 따른 실시예와 유사하게 수행된다.
방법의 제3 실시예에 따라 제조된 광전자 반도체 몸체(도 4A 참조)에서, 제2 전기 접촉면(16)은, 도 1F 및 1G에 도시된 실시예처럼, 반도체층 스택(200)의 제1 영역(210)의 후면측(212)상에 배치되지 않는다. 그 대신, 성장 기판(3)과 지지 기판(100) 사이에 전기 도전층(19)이 배치되고, 상기 도전층은 지지 기판(100)의 연결 영역(120)의 일부분을 덮는데, 상기 일부분은 반도체층 스택(200)을 포함하지 않는 부분이다. 이러한 도전층(19)상에는 제2 전기 연결층(16)이 적층된다.
그에 반해, 접촉층(14)은 도 1F 및 1G에 따라 앞서 기재된 실시예에 상응하 여 형성된다.
상기에서, 전기가 통하지 않는 지지 기판(100)은 예컨대 사파이어 소재이다.
따라서, 접촉층(14)은 지지 기판(100)의 연결 영역(12)상에 직접 적층되고, 그 사이에 제1 패시베이션층(13a)이 구비되지는 않는다. 접촉층(14)에 의한 반도체층 스택의 전기적 단락을 방지하기 위해, 반도체층 스택(200)의 측면(221)상에 제2 패시베이션층(13b)이 배치된다.
도 4A 및 4B에 도시된 바와 같이, 제1 및 제2 전기 연결층(15, 16)은 반도체층 스택(200)의 서로 다른 측에 배치될 필요는 없다. 도 5에 따른 반도체 몸체의 배치에서는, 두 개의 전기 연결층들(15, 16)이 반도체층 스택(200)의 동일한 측면들(221)에 인접하여 나란히 이웃 배치되는데, 이러한 배치는 특히, 반도체층 스택(200)이 상기 측면(221)과 대향하는 측에서 지지 기판(100)의 테두리위로 돌출되고, 그와 인접한 지지 기판의 전면의 맞은편에서 돌출부(210)을 포함하는 경우에, 적합하고 바람직하다.
지지 기판(100)과 성장 기판(3)이 전기 전도성을 가진다면, 제2 전기 연결층(16)은 지지 기판(100) 상에 직접 적층될 수 있다; 다른 경우에, 도전층(19)이 도 4A에 따른 실시예와 유사하게 구비될 수 있는데, 상기 도전층이 반도체층 스택(200)과 지지 기판(100) 사이에 배치되고, 지지 기판(100)의 연결 영역(120)상에 연장되어, 상기 도전층 상에 제2 전기 연결층(16)이 배치될 수 있다.
지지 기판(100)이 전기 전도성을 가지거나 접촉층(14)이 도전층(19)상에 적층된다면, 도 1F의 실시예와 유사하게, 접촉층(14)과 도전층(19) 내지 도전성 지지 기판(100)사이에 제1 전기 절연층(13a)이 배치되어야 한다.
도 6A 내지 6E는 지지 기판(100)상에 배치된 반도체층 스택(200)의 다양한 예시들을 도시한다.
도 6A의 실시예에 따르면, 반도체층 스택(200) 및 상기 반도체층 스택(200)의 전면측(201)을 내려다본 평면도상에서의 지지 기판(100)은 측면 길이들(l1 및 l2 내지 l3 및 l4)를 가진 직사각형 형태를 가진다. 상기에서, 반도체층 스택(200) 및 지지 기판(100)의 측면 길이들은 실질적으로 동일한데, 즉 l1=l3 및 l2=l4이다.
반도체층 스택(200)의 짧은 측들(211, 221)은 지지 기판(100)의 짧은 측들(111, 121)의 맞은편에서 평행 이동되어, 말하자면 오프셋되어 배치된다. 그에 반해, 반도체층 스택(200)과 지지 기판(100)의 상호 인접한 두 개의 긴 측들은 공통의 면에 각각 위치한다. 따라서, 반도체층 스택(200)은 반도체 몸체(10)의 짧은 측에서 (오프셋 방향(22)에서) 지지 기판(100)의 일 측(111)위로 돌출된다.
반도체층 스택(200)의 제1 부분 영역(210)에서 지지 기판(100)위로 돌출되는 측면(211)은 지지 기판(100)의 제1 영역(110)에서 상기 반도체층 스택(200)에 의해 덮이는, 그와 인접한 측면(111)과 간격(d)을 가지고, 상기에서 상기 간격은 50 ㎛보다 크다.
그에 상응하여, 지지 기판(100)의 연결 영역(120)의 측면(121)은 그와 인접한 반도체층 스택(200)의 측면(221)과 간격(a)을 가지고, 여기서 상기 간격은 위에 언급한 간격(d)과 동일한 값을 가진다.
반도체층 스택(200) 및 지지 기판(100)에서 오프셋 방향(22) 및 성장 방향(21)으로 연장된 면에 대해 평행한 측면들, 즉 길이들(l1, l3)을 가진 측들은 서로 마주하여 오프셋되지 않는다.
복수 개의 복사-방출 반도체들을 제조하기 위한 본 발명에 따른 방법에서, 상기 면에 대해 평행하게 진행하며, 반도체층 시퀀스(2) 및 지지 기판 웨이퍼(7)를 관통하는 각 절단(6, 7)은 서로 마주하여 오프셋되지 않고, 반도체 몸체(10)를 관통하는 공통의 절단을 형성한다. 상기 공통의 절단은, 성장 방향(21)을 따르는 반도체 몸체(10)를 완전히 절단한다.
도 6B의 실시예에 따르면, 반도체층 스택(200)은 제1 오프셋 방향(22)에서 지지 기판(100)의 측면을 따라 상기 지지 기판 위로 돌출되는 것 뿐만이 아니다. 오히려, 반도체층 스택은 지지 기판(100)의 맞은편에서 대각선으로도 이동된다. 상기에서, 반도체층 스택(200)의 제1 부분 영역(210)의 각 측면(211) 및 그와 인접한 지지 기판(100)의 제1 영역(110)의 측면(111)사이의 간격(d)은 동일하게 커진다. 대안적으로, 제1 오프셋 방향(22)을 따르는 간격(d)은 제2 오프셋 방향(23)을 따르는 간격보다 크거나 작을 수 있다. 그렇게되면, 정확한 대각선의 오프셋은 이루어지지 않는다.
도 6A에 따른 실시예와 같이, 지지 기판(100)의 연결 영역(120)의 측면(121)이 그와 인접하는 반도체층 스택(200)의 제2 부분 영역(220)의 측면(221)과 이루는 간격(a)은 상기 언급한 간격(d)에 상응한다.
반도체층 스택(200) 및 지지 기판(100)은 지지 기판의 주 연장 방향을 따라 동일한 크기를 가질 필요는 없다. 도 6C에 따른 실시예는 반도체층 스택(200)의 일 예시를 도시하며, 상기 반도체층 스택은 그에 연관된 지지 기판보다 작은 길이(l1)를 가진다. 즉 상기 지지 기판의 길이(ㅣ3)는 상기 길이(ㅣ1)보다 크다. 상기 실시예에서, 반도체층 스택(200)은 그에 부속한 지지 기판(100)의 폭(l4)보다 큰 폭(l2)을 가진다.
이 때, 반도체층 스택(200)의 배치는, 상기 반도체층 스택(200)을 내려다본 평면도에서 보았을 때, 상기 반도체층 스택(200)과 지지 기판(100)의 중심이 포개어지도록 배치된다. 지지 기판(100)의 연결 영역(120)은 반도체층 스택(200)을 따라서 그보다 돌출된다. 전기 연결층들(15, 16)은 도 4A 내지 4B에 도시된 바와 같이 배치될 수 있다. 상기 폭을 따라, 반도체층 스택(200)의 제1 부분 영역(210)은 지지 기판 위로 돌출되어, 돌출부(210)을 형성한다. 대안적으로, 반도체층 스택(200) 및 지지 기판(100)의 하나 이상의 측면들은 서로 동일한 평면을 이루어 배치될 수 있다.
도 6D에 도시된 실시예에 따르면, 반도체층 스택(200)을 내려다본 평면도에서, 반도체층 시퀀스(200)는 원형 단면을 가진다. 상기 반도체층 시퀀스는 평면도상에서 상기 반도체층 스택(200)상에 위치한다. 상기 반도체층 시퀀스는 정사각형 지지 기판(100)상에 배치되고, 지지 기판(100)의 모서리를 따라 오프셋되어, 상기 반도체층 시퀀스는 제1 부분 영역(210)을 포함하고, 상기 제1 부분 영역의 측 면(211)이 그와 인접한 지지 기판(100)의 측면(111)과 최대 간격(d)을 가진다. 상기와 같은 반도체 몸체를 이용하면, 개선된 복사 출력을 달성할 수 있다.
상기와 같은 반도체 몸체를 제조할 때, 반도체층 스택들(200)사이에서 잘려져 나간 부분으로서 반도체층 시퀀스(2)의 잔여 부분들은 제거되는 것이 적합하다.
도 6E의 실시예에 따른 반도체 몸체에서, 지지 기판(100)의 측면들은 예컨대 두 개의 대향하는 측들(111)에서 리세스들(12)을 포함한다. 상기 리세스들(12)은 지지 기판(10)의 전체 두께를 지나 연장되며, 예컨대 약 절반의 측면 길이에 상응하는 폭을 가진다. 이러한 리세스들(12)의 영역에는, 반도체층 스택의 제1 부분 영역(210)이 그와 인접한 지지 기판의 테두리 위로 돌출되며, 각각 돌출부(210)을 형성하며, 상기 돌출부는 리세스들(12)의 형태로 제공되고, 깊이(d)를 가진다. 상기에서, 리세스들(12)은 직사각형 단면을 가진다. 그러나, 상기 리세스들은 반원형, 삼각형 또는 사다리꼴 형태의 단면을 가지며 형성될 수도 있다.
지지 기판의 나머지 측면들은 반도체층 스택(200)의 맞은편에서 돌출부들(120)을 포함하고, 바람직하게는, 상기 돌출부들은 리세스들(12)과 동일한 크기를 가진다. 돌출부들(120) 및 리세스들(12)이 동일한 크기를 가진다면, 상기와 같은 복수의 반도체 몸체(10)를 제조할 때, 절단들(6, 7)은, 반도체 몸체의 상기 돌출부들(120)이 그와 인접한 반도체 몸체(10)의 리세스들(12)에 놓이도록 실행된다. 인접한 지지 기판들(100)은 퍼즐 조각들과 유사하게 상호 맞물리고, 인접한 반도체층 스택들(200)사이에는 반도체층 시퀀스가 잘려진 부분이 없는 것이 바람직하다.
돌출부들(120)은 각각 깊이(a)를 가지고 지지 기판(100)의 연결 영역(120)을 나타내며, 상기 연결 영역은 반도체층 스택(200)을 포함하지 않고, 전기 접촉면들(15, 16)상에 배치될 수 있다. 이 때, 상기 배치는 예컨대 도 4A 및 4B에 도시된 바와 같이 이루어질 수 있다. 이와 마찬가지로, 도 1F 및 1G에 도시된 바와 같이, 돌출부들(210)중 하나의 영역에서, 제2 전기 접촉면(16)이 반도체층 스택(200)의 후면측(212)상에 배치되는 것은 대안적으로 가능하다.
도 6E의 실시예에 따른 반도체 몸체(10)에서, 반도체층 스택(200)이 어느 위치에서도 그보다 돌출하게 되는, 지지 기판(100)의 모서리는 존재하지 않는다. 반도체 몸체(10)는 바람직하게는 높은 내구성을 가진다.
상기와 같은 반도체 몸체는, 본 발명에 따른 방법들 중 어느 하나의 방법에 따라 제조될 수 있으며, 이 때, 반도체 몸체들(10)사이에 반도체층 시퀀스(2) 또는 지지 기판 웨이퍼(1)의 부분들이 사용되지 않은 채로 잔여되어, 제거될 필요는 없다.
본 발명은 실시예들에 의거한 기재 내용에만 한정되지는 않는다. 오히려, 본 발명은 각 새로운 특징 및 특징들의 각 조합을 포함하며, 특히, 특징들의 각 조합은 특허 청구 범위에 포함된다. 비록 이러한 특징들 또는 이러한 조합들이 그 자체로 명백하게 특허 청구 범위들 또는 실시예들에 제공되지 않더라도 말이다.
본 특허 출원은 독일 특허 출원 102006020537.5 및 102006033502.3의 우선권을 주장하며, 이의 개시 내용은 여기서 참조로 포함된다.

Claims (42)

  1. 지지 기판을 포함하는 복수의 복사-방출 반도체 몸체를 제조하는 방법에 있어서,
    지지 기판 웨이퍼(1)를 준비하는 단계;
    전자기 복사(electromagnetic radiation)를 생성하도록 구성된 반도체층 시퀀스(semiconductor layer sequence)(2)를 형성하는 단계;
    상기 반도체층 시퀀스와 상기 지지 기판 웨이퍼의 구조화 결합을 형성하는 단계;
    상기 반도체층 시퀀스(2)를 관통하는 절단들(6)을 이용하여 상기 반도체층 시퀀스(2)를 복수 개의 반도체층 스택들(semiconductor layer stacks)(200)로 분할하는 단계;
    상기 지지 기판 웨이퍼(1)를 관통하는 절단들(7)을 이용하여 상기 지지 기판 웨이퍼(1)를 복수 개의 지지 기판들(100)로 분할하는 단계; 및
    상기 반도체층 스택들(200)을 그에 연관된 지지 기판들(100)과 함께 분리하여 개별 반도체 몸체들(10)을 형성하는 단계;를 포함하며,
    상기 구조화 결합은, 적어도 하나의 반도체층 스택(200)이 그에 연관된 정확히 하나의 지지 기판(100)과 결합하는 방식으로 형성되고;
    상기 지지 기판 웨이퍼를 관통하는 적어도 하나의 절단은 상기 반도체층 시퀀스를 관통하는 절단들 중 어느 절단에 의해서도, 상기 지지 기판 웨이퍼와 상기 반도체층 시퀀스를 관통하는 직선형 절단이 이루어지는 방식으로 연장되지 않는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  2. 청구항 1에 있어서,
    상기 구조화 결합을 형성하는 단계는, 상기 지지 기판 웨이퍼(1)와 상기 반도체층 시퀀스(2)의 전체 영역에 걸친 결합을 형성하는 단계 및 그 이후에 상기 전체영역에 걸친 결합이 국부적으로 분리되는(detached) 단계를 포함하는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  3. 청구항 2에 있어서,
    희생층(4)이 생성되거나, 식별되어서, 상기 희생층을 따라 상기 결합이 국부적으로 분리되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 결합은 레이저 복사(9)를 이용하여 국부적으로 분리되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  5. 청구항 1에 있어서,
    상기 구조화 결합은, 상기 반도체층 시퀀스(2)를 상기 지지 기판 웨이퍼(1)와 국부적으로만 결합시킴으로써 형성되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 지지 기판 웨이퍼(1)와 상기 반도체층 시퀀스(2) 사이의 상기 구조화 결합은 결합층(5)을 이용하여 형성되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  7. 청구항 6에 있어서,
    상기 반도체층 시퀀스(2) 및 상기 지지 기판 웨이퍼(1) 중 적어도 하나와 더불어 상기 결합층(5)도 분할되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  8. 청구항 6에 있어서,
    상기 구조화 결합을 형성하는 단계는 납땜 공정을 포함하는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  9. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 지지 기판 웨이퍼(1)를 관통하는 절단들(7) 및 상기 반도체층 시퀀스(2)를 관통하는 절단들(6) 중 적어도 하나는 톱질을 포함하는 기계적 방법에 의해, 또는 레이저 복사를 이용하여 수행되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  10. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    적어도 하나의 반도체 몸체(10)상에 접촉층(14)이 적층되고, 상기 접촉층은, 상기 지지 기판(100)과 반대 방향에 있는 반도체층 스택(200)의 전면측(201)을 적어도 부분적으로 덮고, 상기 지지 기판(100)의 연결 영역(120)의 적어도 일부분을 덮는데, 상기 연결 영역의 일부분은 상기 반도체층 스택(200)에 의해 덮이지 않는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  11. 청구항 10에 있어서,
    상기 접촉층(14)은 또한 상기 반도체층 스택(200)의 적어도 일 측면(221)위로 연장되며, 상기 측면을 적어도 부분적으로 덮는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  12. 청구항 10에 있어서,
    상기 접촉층의 적어도 부분 영역은 적어도 부분적으로 복사 투과성인 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  13. 청구항 10에 있어서,
    상기 접촉층(14)은 인듐-주석-산화물(ITO)을 포함하는 투명 전도성 산화물을 기반으로 하여 제조되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  14. 청구항 10에 있어서,
    적어도 하나의 반도체 몸체(10)에 대해, 상기 접촉층(14)의 형성 이전에, 연관된 지지 기판(100)의 연결 영역(120)의 적어도 일부분상에는 제1 전기 절연층(13a)이 적층되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  15. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    적어도 하나의 반도체 몸체(10)에 제2 전기 절연층(13b)이 적층되고, 상기 제2 전기 절연층은 상기 반도체층 스택(200)의 적어도 일 측면(221)을 적어도 부분적으로 덮는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  16. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 반도체층 스택의 전면측을 내려다본 평면도에서, 상기 반도체층 시퀀스(2)를 관통하는 적어도 하나의 절단(6) 및 그와 인접하며 상기 지지 기판 웨이퍼(1)를 관통하는 절단(7)은 서로에 대해 50 ㎛ 또는 그 이상만큼 오프셋(offset)되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  17. 청구항 10에 있어서,
    상기 반도체층 스택(200)의 전면측(201)과 전기가 통하도록 결합되는 제1 전기 연결층(15)이, 적어도 하나의 반도체 몸체(10)의 상기 지지 기판(100)의 연결 영역(120)에 위치된 상기 접촉층(14)상에 형성되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  18. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 반도체층 스택(200)의 전면측(201)에 대향하는 상기 반도체층 스택(200)의 후면측(302)과 전기가 통하도록 결합되는 제2 전기 연결층(16)이, 적어도 하나의 반도체 몸체(10)의 상기 지지 기판(100)의 연결 영역(120)상에 형성되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  19. 청구항 18에 있어서,
    적어도 하나의 반도체 몸체(10)에 대해, 상기 제2 전기 연결층(16)은 상기 반도체층 스택의 제1 부분 영역(210)의 후면측(212)상에 형성되고, 상기 제1 부분 영역은 연관된 지지 기판(100)의 가장자리(111)를 넘어 돌출되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  20. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 반도체층 시퀀스(2)는 성장 기판 웨이퍼(3)를 포함하는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  21. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 반도체층 시퀀스(2)는 질화물-화합물 반도체 물질 또는 인화물-화합물 반도체 물질을 포함하는 Ⅲ-Ⅴ 화합물 반도체 물질을 기반으로 하거나, Ⅱ-Ⅵ 화합물 반도체 물질을 기반으로 하는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  22. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    사파이어를 포함하는 지지 기판 웨이퍼(1)가 제공되는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  23. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 지지 기판 웨이퍼(1)를 신장성 베이스(11)상에 배치하는 단계; 및
    상기 반도체 몸체(10)들이 서로 갈라지도록 상기 신장성 베이스(11)를 신장시키는 단계를 포함하는 복수의 복사-방출 반도체 몸체 제조 방법.
  24. 청구항 23에 있어서,
    상기 신장성 베이스(11)는 호일(foil)을 포함하고, 상기 호일은 폴리에틸렌을 포함하는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  25. 청구항 23에 있어서,
    상기 신장성 베이스(11)는 강망 메쉬(expanded metal mesh)를 포함하는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  26. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    적어도 하나의 반도체 몸체(10)에 대해, 상기 반도체층 스택(200)의 제1 부분 영역(210), 상기 지지 기판(100) 및 평면의 베이스에 의해 한정되는 캐비티(12)가 충전 물질(18)로 적어도 부분적으로 채워지는 것인 복수의 복사-방출 반도체 몸체 제조 방법.
  27. 지지 기판(100) 및 전자기 복사를 생성하도록 구성된 반도체층 스택(200)을 포함하는 복사-방출 반도체 몸체(10)에 있어서,
    상기 반도체층 스택(200)이 상기 지지 기판(100)상에 배치되어, 상기 지지 기판(100)을 향해 있는 상기 반도체층 스택의 후면측의 적어도 일부분이 상기 반도체층 스택을 향해 있는 상기 지지 기판(100)의 제1 영역(110)의 표면을 덮고, 상기 반도체층 스택을 향해 있는 상기 지지 기판(100)의 연결 영역(120)의 표면이 상기 반도체층 스택(200)을 포함하지 않도록 하고;
    상기 반도체층 스택(200)의 제1 부분 영역(210)은 상기 지지 기판(100)의 가장자리(111)를 넘어 돌출되는 것인 복사-방출 반도체 몸체(10).
  28. 청구항 27에 있어서,
    상기 반도체 몸체에 접촉층(14)이 적층되고, 상기 접촉층은 상기 반도체층 스택(200)의 전면측(201)을 적어도 부분적으로 덮고, 상기 지지 기판(100)의 연결 영역(120)의 적어도 일부분을 덮는 것인 복사-방출 반도체 몸체.
  29. 청구항 27 또는 청구항 28에 있어서,
    상기 지지 기판(100)의 상기 연결 영역(120)의 적어도 일부분상에는 제1 전기 절연층(13a)이 적층되는 것인 복사-방출 반도체 몸체.
  30. 청구항 27 또는 청구항 28에 있어서,
    상기 반도체층 스택(200)의 측면들(221) 중 적어도 일 측면에 제2 전기 절연층(13b)이 적층되고, 상기 제2 전기 절연층은 상기 측면을 적어도 부분적으로 덮는 것인 복사-방출 반도체 몸체.
  31. 청구항 28에 있어서,
    상기 지지 기판(100)의 연결 영역(120)에 위치된 상기 접촉층(14)상에는 제1 전기 연결층(15)이 배치되고, 상기 제1 전기 연결층은 상기 지지 기판(100)과 반대 방향에 있는 상기 반도체층 스택(200)의 전면측(201)과 전기가 통하도록 결합되는 것인 복사-방출 반도체 몸체.
  32. 청구항 27 또는 청구항 28에 있어서,
    상기 지지 기판(100)의 상기 연결 영역(120)상에 제2 전기 연결층(16)이 배치되고, 상기 제2 전기 연결층은 상기 반도체층 스택(200)의 전면측(201)에 대향하는 상기 반도체층 스택(200)의 후면측(302)과 전기가 통하도록 결합되는 것인 복사-방출 반도체 몸체.
  33. 청구항 32에 있어서,
    상기 제2 전기 연결층(16)은 상기 반도체층 스택(200)의 제1 부분 영역(210)의 후면측(212)상에 배치되는 것인 복사-방출 반도체 몸체.
  34. 청구항 27 또는 청구항 28에 있어서,
    상기 반도체층 스택(200)은 성장 기판(3)을 포함하는 것인 복사-방출 반도체 몸체.
  35. 청구항 27 또는 청구항 28에 있어서,
    상기 반도체층 스택(200)의 제1 부분 영역(210), 상기 지지 기판(100) 및 평면의 베이스에 의해 한정되는 캐비티(12)가 충전 물질(18)로 적어도 부분적으로 채워지는 것인 복사-방출 반도체 몸체.
  36. 청구항 28에 있어서,
    상기 접촉층(14)은 상기 반도체층 스택(200)으로부터 구동 중에 생성되는 전자기 복사에 대해 적어도 부분적으로 투과성을 가지는 것인 복사-방출 반도체 몸체.
  37. 청구항 28에 있어서,
    상기 접촉층(14)은 인듐-주석-산화물(ITO)을 포함하는 투명 전도성 산화물을 포함하는 것인 복사-방출 반도체 몸체.
  38. 청구항 27 또는 청구항 28에 있어서,
    상기 반도체층 스택(200)은 질화물-화합물 반도체 물질 또는 인화물-화합물 반도체 물질을 포함하는 Ⅲ-Ⅴ 화합물 반도체 물질을 기반으로 하거나, Ⅱ-Ⅵ 화합물 반도체 물질을 기반으로 하는 것인 복사-방출 반도체 몸체.
  39. 청구항 27 또는 청구항 28에 있어서,
    상기 지지 기판(100)은 사파이어를 포함하는 것인 복사-방출 반도체 몸체.
  40. 청구항 27에 있어서,
    상기 반도체층 스택(200) 및 상기 지지 기판(100)의 상호 마주한 면들은 동일한 측면 길이들(l1, l3; l2, l4)을 가지는 것인 복사-방출 반도체 몸체.
  41. 청구항 27 또는 청구항 28에 있어서,
    상기 반도체층 스택의 전면측을 내려다본 평면도에서, 상기 지지 기판(100)의 연결 영역(120)의 하나의 가장자리(121) 및 상기 반도체층 스택(200)의 인접한 측면(221)은 서로에 대해 50 ㎛ 또는 그 이상만큼 오프셋되는 것인 복사-방출 반도체 몸체.
  42. 청구항 27 또는 청구항 28에 있어서,
    상기 반도체층 스택의 전면측을 내려다본 평면도에서, 상기 반도체층 스택(200)의 제1 부분 영역(210)의 측면(211) 및 상기 지지 기판(100)의 인접한 가장자리(111)는 50 ㎛ 또는 그 이상만큼 오프셋되는 것인 복사-방출 반도체 몸체.
KR1020087029410A 2006-05-03 2007-05-03 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법 KR101329435B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102006020537 2006-05-03
DE102006020537.5 2006-05-03
DE102006033502.3 2006-07-19
DE102006033502A DE102006033502A1 (de) 2006-05-03 2006-07-19 Strahlungsemittierender Halbleiterkörper mit Trägersubstrat und Verfahren zur Herstellung eines solchen
PCT/DE2007/000793 WO2007124737A1 (de) 2006-05-03 2007-05-03 Strahlungsemittierender halbleiterkörper mit trägersubstrat und verfahren zur herstellung eines solchen

Publications (2)

Publication Number Publication Date
KR20090013218A KR20090013218A (ko) 2009-02-04
KR101329435B1 true KR101329435B1 (ko) 2013-11-14

Family

ID=38332444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087029410A KR101329435B1 (ko) 2006-05-03 2007-05-03 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법

Country Status (8)

Country Link
US (2) US8088649B2 (ko)
EP (1) EP2013917A1 (ko)
JP (1) JP5138675B2 (ko)
KR (1) KR101329435B1 (ko)
CN (1) CN101432900B (ko)
DE (1) DE102006033502A1 (ko)
TW (1) TWI343662B (ko)
WO (1) WO2007124737A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008009108A1 (de) * 2008-02-14 2009-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterlasers sowie Halbleiterlaser
JP2009212179A (ja) * 2008-03-03 2009-09-17 Sanyo Electric Co Ltd 半導体レーザ素子および半導体レーザ素子の製造方法
KR100999779B1 (ko) * 2010-02-01 2010-12-08 엘지이노텍 주식회사 발광소자, 발광소자의 제조방법 및 발광소자 패키지
WO2011111937A2 (ko) * 2010-03-09 2011-09-15 신왕균 투명 엘이디 웨이퍼 모듈 및 그 제조방법
KR101159782B1 (ko) 2010-02-05 2012-06-26 신왕균 투명 엘이디 웨이퍼 모듈 및 그 제조방법
GB2480873B (en) * 2010-06-04 2014-06-11 Plastic Logic Ltd Reducing defects in electronic apparatus
DE102010032813A1 (de) * 2010-07-30 2012-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
TWI463620B (zh) 2012-08-22 2014-12-01 矽品精密工業股份有限公司 封裝基板之製法
DE102013111120A1 (de) * 2013-10-08 2015-04-09 Osram Opto Semiconductors Gmbh Halbleiterchip und Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips
WO2017004497A1 (en) 2015-07-01 2017-01-05 Sensor Electronic Technology, Inc. Substrate structure removal
US10950747B2 (en) * 2015-07-01 2021-03-16 Sensor Electronic Technology, Inc. Heterostructure for an optoelectronic device
US10363629B2 (en) * 2017-06-01 2019-07-30 Applied Materials, Inc. Mitigation of particle contamination for wafer dicing processes
DE102017130131B4 (de) * 2017-12-15 2021-08-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und optoelektronisches Halbleiterbauteil
DE102019108701A1 (de) * 2019-04-03 2020-10-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Mehrzahl von Bauteilen, Bauteil und Bauteilverbund aus Bauteilen
CN112993755B (zh) * 2019-11-29 2022-02-18 山东华光光电子股份有限公司 一种半导体激光器芯片及其应用方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900009289A (ko) * 1988-12-17 1990-07-04 안시환 발광장치
JPH09277595A (ja) * 1996-02-13 1997-10-28 Oki Data:Kk 光プリントヘッド
JP2005522873A (ja) 2002-04-09 2005-07-28 オリオール， インク． 縦方向構造を有するｌｅｄの製作方法
KR20060024763A (ko) * 2003-01-31 2006-03-17 오스람 옵토 세미컨덕터스 게엠베하 반도체 소자 제조 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329529A (en) 1993-04-02 1994-07-12 Thomson Consumer Electronics, Inc. Digital data arbitration apparatus
US5486826A (en) 1994-05-19 1996-01-23 Ps Venture 1 Llc Method and apparatus for iterative compression of digital data
US5684309A (en) * 1996-07-11 1997-11-04 North Carolina State University Stacked quantum well aluminum indium gallium nitride light emitting diodes
DE19640594B4 (de) * 1996-10-01 2016-08-04 Osram Gmbh Bauelement
CN1297016C (zh) * 1997-01-09 2007-01-24 日亚化学工业株式会社 氮化物半导体元器件
US5831277A (en) * 1997-03-19 1998-11-03 Northwestern University III-nitride superlattice structures
JP3395620B2 (ja) * 1997-12-16 2003-04-14 日亜化学工業株式会社 半導体発光素子及びその製造方法
JP2000012959A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体発光装置
DE19955747A1 (de) * 1999-11-19 2001-05-23 Osram Opto Semiconductors Gmbh Optische Halbleitervorrichtung mit Mehrfach-Quantentopf-Struktur
DE10017337C2 (de) * 2000-04-07 2002-04-04 Vishay Semiconductor Gmbh Verfahren zum Herstellen lichtaussendender Halbleiterbauelemente
JP2003092450A (ja) * 2001-09-19 2003-03-28 Sharp Corp 半導体発光装置
JP2003124151A (ja) * 2001-10-17 2003-04-25 Disco Abrasive Syst Ltd サファイア基板のダイシング方法
US6955976B2 (en) * 2002-02-01 2005-10-18 Hewlett-Packard Development Company, L.P. Method for dicing wafer stacks to provide access to interior structures
JP2004037485A (ja) * 2002-06-28 2004-02-05 Mitsubishi Electric Corp 半導体光変調器と半導体光装置
DE10339985B4 (de) 2003-08-29 2008-12-04 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit einer transparenten Kontaktschicht und Verfahren zu dessen Herstellung
JP4195352B2 (ja) 2003-09-10 2008-12-10 三星エスディアイ株式会社 発光素子基板およびそれを用いた発光素子
JP3801160B2 (ja) 2003-09-11 2006-07-26 セイコーエプソン株式会社 半導体素子、半導体装置、半導体素子の製造方法、半導体装置の製造方法及び電子機器
US20050205883A1 (en) * 2004-03-19 2005-09-22 Wierer Jonathan J Jr Photonic crystal light emitting device
TWI232604B (en) 2004-07-23 2005-05-11 Supernova Optoelectronics Corp Manufacturing method of metal reflection layer for gallium nitride based light-emitting diode
JP2006054246A (ja) * 2004-08-10 2006-02-23 Disco Abrasive Syst Ltd ウエーハの分離方法
TWI235511B (en) 2004-11-03 2005-07-01 Chipmos Technologies Inc Method of manufacturing light emitting diode package and structure of the same
TWI251355B (en) 2004-12-22 2006-03-11 Opto Tech Corp A LED array package structure and method thereof
TWI251357B (en) 2005-06-21 2006-03-11 Epitech Technology Corp Light-emitting diode and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900009289A (ko) * 1988-12-17 1990-07-04 안시환 발광장치
JPH09277595A (ja) * 1996-02-13 1997-10-28 Oki Data:Kk 光プリントヘッド
JP2005522873A (ja) 2002-04-09 2005-07-28 オリオール， インク． 縦方向構造を有するｌｅｄの製作方法
KR20060024763A (ko) * 2003-01-31 2006-03-17 오스람 옵토 세미컨덕터스 게엠베하 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR20090013218A (ko) 2009-02-04
CN101432900B (zh) 2012-05-02
TWI343662B (en) 2011-06-11
JP2009535826A (ja) 2009-10-01
DE102006033502A1 (de) 2007-11-15
US20110186904A1 (en) 2011-08-04
CN101432900A (zh) 2009-05-13
US20090218587A1 (en) 2009-09-03
WO2007124737A1 (de) 2007-11-08
EP2013917A1 (de) 2009-01-14
TW200802985A (en) 2008-01-01
US8258521B2 (en) 2012-09-04
JP5138675B2 (ja) 2013-02-06
US8088649B2 (en) 2012-01-03

Similar Documents

Publication Publication Date Title
KR101329435B1 (ko) 지지 기판을 포함하는 복사-방출 반도체 몸체 및 이의 제조방법
KR101894045B1 (ko) 발광 다이오드 패키지 및 그의 제조 방법
EP2519961B1 (en) Thin-film led with p and n contacts electrically isolated from the substrate
KR101978968B1 (ko) 반도체 발광소자 및 발광장치
JP6099752B2 (ja) オプトエレクトロニクスコンポーネントの製造方法、およびオプトエレクトロニクスコンポーネント
EP2206165B1 (en) Robust light emitting diode structure with removed substrate and added optical element, method of manufacturing the same
KR101989212B1 (ko) 광전자 반도체 칩, 그리고 광전자 반도체 칩의 제조 방법
TWI415302B (zh) 光電半導體本體
KR20110019416A (ko) 광전 소자 및 그 제조 방법
TW201029232A (en) Radiation-emitting semiconductor chip
EP2751831B1 (en) Discontinuous patterned bonds for semiconductor devices and associated systems and methods
JP6410870B2 (ja) 発光ダイオード
KR20100074100A (ko) 광전 반도체칩，광전 소자，및 광전 소자의 제조 방법
TW200401459A (en) GaN based led lighting extraction efficiency using digital diffractive phase grating
KR20110020225A (ko) 복사 방출 소자 및 복사 방출 소자 제조 방법
JP5564799B2 (ja) 窒化ガリウム系半導体電子デバイスを作製する方法
KR102256590B1 (ko) 발광 다이오드
JP2011211050A (ja) 発光素子
KR20140140399A (ko) 복수개의 발광 요소들을 갖는 발광다이오드 및 그것을 제조하는 방법
KR101318492B1 (ko) 발광 다이오드 및 발광 다이오드 램프
KR102233268B1 (ko) 발광 다이오드 및 그 제조 방법
US20220028926A1 (en) Method for Producing a Radiation-Emitting Semiconductor Device and Radiation-Emitting Semiconductor Device
KR102001663B1 (ko) 발광 다이오드 패키지
JPH10242583A (ja) 半導体レーザ素子の製造方法および半導体レーザ装置
CN117525257A (zh) Led芯片及其制备方法、显示面板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee