KR101894045B1 - 발광 다이오드 패키지 및 그의 제조 방법 - Google Patents

발광 다이오드 패키지 및 그의 제조 방법 Download PDF

Info

Publication number
KR101894045B1
KR101894045B1 KR1020160065562A KR20160065562A KR101894045B1 KR 101894045 B1 KR101894045 B1 KR 101894045B1 KR 1020160065562 A KR1020160065562 A KR 1020160065562A KR 20160065562 A KR20160065562 A KR 20160065562A KR 101894045 B1 KR101894045 B1 KR 101894045B1
Authority
KR
South Korea
Prior art keywords
layer
light emitting
emitting diode
pad
type semiconductor
Prior art date
Application number
KR1020160065562A
Other languages
English (en)
Other versions
KR20160068715A (ko
Inventor
인치현
박준용
이규호
서대웅
채종현
김창훈
이성현
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Publication of KR20160068715A publication Critical patent/KR20160068715A/ko
Application granted granted Critical
Publication of KR101894045B1 publication Critical patent/KR101894045B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

본 발명은 발광 다이오드 패키지 및 그의 제조 방법에 관한 것이다. 본 발명에 의하면, 제1형 반도체층, 제2형 반도체층, 및 상기 제1형 반도체층과 제2형 반도체층의 사이에 위치하는 활성층을 포함하는 반도체 구조체층; 상기 반도체 구조체층의 제2형 반도체층 상에 위치하는 오믹콘택층; 상기 오믹콘택층 상에 위치하는 제1 패드; 상기 오믹콘택층과 상기 제1 패드를 부분적으로 덮되, 상기 제1 패드를 오픈하는 제1 개구부를 포함하는 제1 절연막; 및 상기 제1 절연막의 제1 개구부를 통해 상기 제1 패드와 전기적으로 접촉하는 제1 연결배선을 포함하고, 상기 제1 절연막은 DBR층을 포함하는 발광 다이오드 패키지가 제공된다.

Description

발광 다이오드 패키지 및 그의 제조 방법{LIGHT EMITTING DIODE PACKAGE AND METHOD FOR THE SAME}
본 발명은 발광 다이오드 패키지 및 그의 제조 방법에 관한 것이다.
발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.
상기 발광 다이오드는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.
상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 빛의 형태로 방출된다.
일반적으로 발광 다이오드 패키지는 우선 성장 기판을 이용하여 상기 성장 기판의 일측 표면 상에 발광 다이오드가 형성된 발광 다이오드 칩을 형성하고, 상기 발광 다이오드 칩을 패키지화하여 발광 다이오드 패키지를 형성하였다. 예를 들어 플립 칩형 발광 다이오드 패키지를 제조하는 경우에는 성장 기판 상에 발광 다이오드가 형성된 발광 다이오드 칩을 형성하고, 상기 발광 다이오드 칩을 서브 마운트 등에 실장하고, 상기 서브 마운트에 실장된 플립 칩을 패키지화하는 공정을 진행하여 발광 플립 칩형 발광 다이오드 패키지를 제조하였다.
그러므로 종래의 발광 다이오드 패키지는 발광 다이오드 칩을 제조하는 공정과 패키지화하는 공정으로 이루어져 있어 공정이 복잡할 뿐만 아니라 복잡한 공정에 의해 불량률이 높고, 제조 비용이 높다는 문제점이 있다.
또한, 종래의 발광 다이오드 패키지는 성장 기판 상에 발광 다이오드 칩을 제조하고, 칩을 서브 마운트 등에 실장하여 패키지화함으로써 발광 다이오드 패키지는 그 크기가 커 모바일 제품 등에 적용하는데 한계가 있다는 문제점이 있었다.
또한, 종래의 발광 다이오드 패키지는 측면에서 형광체층을 통해 변환되지 않은 광이 추출되어 형광체층을 통해 변환된 광의 광 특성을 나쁘게 한다는 문제점이 있었다.
또한, 종래의 발광 다이오드 패키지는 발광 다이오드 칩의 대면적화가 어렵다는 문제점이 있었다.
또한, 종래의 발광 다이오드 패키지는 발광 다이오드 칩을 대면적화하는 경우, 방열이 어려울 뿐만 아니라 전류 분산(current spreading)이 어렵다는 문제점이 있다.
또한, 종래의 발광 다이오드 패키지는 발광 다이오드 칩을 제조하는 공정과 패키지화하는 공정으로 이루어져 있어 공정이 복잡할 뿐만 아니라 복잡한 공정에 의해 불량률이 높고, 제조 비용이 높다는 문제점이 있었다.
본 발명의 목적은 발광 다이오드 칩을 제작하는 동시에 패키지화하는 공정을 제공하여 웨이퍼 레벨의 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 발광 다이오드 패키지의 측면에서 형광체층을 통해 변환되지 않은 광이 추출되는 것을 방지 혹은 줄이는 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 발광 면적이 대면적인 대면적의 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 방열이 용이하며 전류 분산이 용이한 대면적의 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 공정이 단순할 뿐만 아니라 불량이 낮고, 제조 비용이 낮은 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 제1형 반도체층, 제2형 반도체층, 및 상기 제1형 반도체층과 제2형 반도체층의 사이에 위치하는 활성층을 포함하는 반도체 구조체층; 상기 반도체 구조체층의 제2형 반도체층 상에 위치하는 오믹콘택층; 상기 오믹콘택층 상에 위치하는 제2 패드; 상기 오믹콘택층과 상기 제2 패드를 부분적으로 덮되, 상기 제2 패드를 오픈하는 제1 개구부를 포함하는 제1 절연막; 및 상기 제1 절연막의 제1 개구부를 통해 상기 제2 패드와 전기적으로 접촉하는 제2 연결배선을 포함하고, 상기 제1 절연막은 DBR층을 포함하는 발광 다이오드 패키지가 제공된다.
본 발명의 또 다른 측면에 따르면, 기판; 상기 기판의 일측 표면 상에 구비되며, 제1형 반도체층, 활성층 및 제2형 반도체층을 포함하는 반도체 구조체층; 상기 제1형 반도체층 및 제2형 반도체층 상에 각각 구비된 제1 및 제2 범프; 적어도 상기 반도체 구조체층을 덮는 보호층; 및 상기 보호층 상에 구비되되, 상기 제1 및 제2 범프에 각각 연결된 제1 및 제2 범프 패드를 포함하는 발광 다이오드 패키지가 제공된다.
상기 기판은 그 모서리에 측면 경사를 포함할 수 있다.
상기 발광 다이오드 패키지는 상기 기판의 타측 표면 상에 형광체층을 구비할 수 있다.
상기 기판은 타측 표면에 패턴을 포함할 수 있다.
상기 보호층은 상기 제1 및 제2 범프의 측면을 감쌀 수 있다.
상기 보호층은 상기 제1 및 제2 범프의 일부를 노출시킬 수 있다.
상기 제1 및 제2 범프는 각각 복수 개 구비될 수 있다.
상기 발광 다이오드 패키지는 상기 제1 및 제2 범프 패드들과 각각 대응되는 제1 및 제2 전극을 일측 표면 상에 구비한 서브스트레이트(substrate); 및 상기 제1 및 제2 범프 패드와 제1 및 제2 전극 각각을 전기적으로 연결하는 도전성 접합물질을 포함할 수 있다.
상기 도전성 접합물질은 상기 반도체 구조체층의 측면의 적어도 일부를 덮을 수 있다.
상기 도전성 접합물질은 상기 보호층의 측면의 적어도 일부를 덮을 수 있다.
상기 도전성 접합물질은 상기 기판의 측면의 적어도 일부를 덮을 수 있다.
상기 도전성 접합물질은 제1 도전성 접합물질 및 제2 도전성 접합물질을 포함하며, 상기 제1 도전성 접합물질은 상기 제1 범프 패드와 전기적으로 연결되고, 상기 제2 도전성 접합물질은 상기 제2 범프 패드와 전기적으로 연결되며, 상기 제1 도전성 접합물질 및 제2 도전성 접합물질은 서로 이격되어 있을 수 있다.
상기 발광 다이오드 패키지는 상기 반도체 구조체층 상에 구비되되, 상기 제1형 반도체층의 일부를 노출시키는 제1개구부 및 상기 제2형 반도체층의 일부를 노출시키는 제2개구부를 구비한 패시베이션층을 포함할 수 있다.
상기 발광 다이오드 패키지는 상기 패시베이션층 상에 구비되며, 상기 제1개구부를 통해 상기 제1형 반도체층과 접촉하는 제1접촉 패드 및 상기 제2개구부를 통해 상기 제2형 반도체층과 접촉하는 제2 접촉 패드를 포함할 수 있다.
상기 발광 다이오드 패키지는 상기 보호층 상에 구비되되, 상기 제1 범프와 제1 범프 패드 사이에 구비된 제1 전류 확산층 및 상기 제2 범프와 제2 범프 패드 사이에 구비된 제2 전류 확산층을 포함할 수 있다.
본 발명에 의하면, 발광 다이오드 칩을 제작하는 동시에 패키지화하는 공정을 제공하여 웨이퍼 레벨의 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 효과가 있다.
또한, 본 발명에 의하면, 발광 다이오드 패키지의 측면에서 형광체층을 통해 변환되지 않은 광이 추출되는 것을 방지 혹은 줄이는 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 효과가 있다.
또한, 본 발명에 의하면, 발광 면적이 대면적인 대면적의 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 효과가 있다.
또한, 본 발명에 의하면, 방열이 용이하며 전류 분산이 용이한 대면적의 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 효과가 있다.
또한, 본 발명에 의하면, 공정이 단순할 뿐만 아니라 불량이 낮고, 제조 비용이 낮은 발광 다이오드 패키지 및 그의 제조 방법을 제공하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 패키지를 도시한 단면도이다.
도 2 및 도 3은 본 발명의 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다.
도 4 및 도 5는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 단면도이다.
도 7 및 도 8은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다.
도 9 및 도 10은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지의 연결 배선들을 도시한 평면도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 단면도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이다.
도 16 및 도 17은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 이의 회로도이다.
도 18 및 도 19는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 이의 회로도이다.
도 20 내지 도 27은 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법을 보여주는 단면도들이다.
도 28 내지 도 38은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법을 보여주는 단면도들이다.
도 39 내지 도 41은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법을 보여주는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 패키지를 도시한 단면도이다.
도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지(1100)는 기판(1110), 반도체 구조체층(1120), 접촉 패드들(1130), 범프들(1140), 보호층(1150) 및 범프 패드들(1160)을 포함할 수 있다.
또한, 상기 발광 다이오드 패키지(1100)는 형광체층(1170), 패시베이션층(1180) 및 전류 분산층(1190)을 더 포함할 수 있다. 이때, 상기 형광체층(1170), 패시베이션층(1180) 및 전류 분산층들(1190)은 필요에 따라 생략될 수도 있다.
상기 기판(1110)은 성장 기판일 수 있으며, 상기 성장 기판은 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있으나, 바람직하게는 상기 성장 기판은 사파이어 기판일 수 있다.
상기 기판(1110)은 그 일측 표면 상에 상기 반도체 구조체층(1120), 접촉 패드들(1130), 범프들(1140), 보호층(1150) 및 범프 패드들(1160)을 순차적으로 구비할 수 있다.
상기 기판(1110)은 그 타측 표면(1112)에 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 구비할 수 있다. 또한 상기 기판(1110)은 그 모서리에 측면 경사(1114)를 구비할 수 있다. 상기 측면 경사(1114)는 상기 기판(1110)의 측면으로 진행하는 광의 광 추출 효율을 높이는 역할을 할 수 있다.
본 발명의 일 실시 예에 따른 발광 다이오드 패키지(1100)는 상기 기판(1110)의 일측 표면 상에 구비된 반도체 구조체층(1120)에서 광이 발광하여 상기 기판(1110)의 타측 표면 방향으로 추출하는 형태로 구비될 수 있다.
상기 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같은 패턴들 또는 요철들은 상기 기판(1110)의 타측 표면 방향으로 추출되는 광의 광 추출 효율을 높이는 역할을 한다. 상기 반도체 구조체층(1120), 정확하게는 활성층(1124)에서 발광된 광이 상기 기판(1110)의 타측 표면 방향으로 추출할 때, 상기 광의 진행 경로에 따라 상기 광이 상기 기판(1110)의 타측 표면에서 전반사를 일으켜 광이 추출하지 못하는 현상이 발생 될 수 있는데, 상기 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같은 패턴들 또는 요철들은 상기 기판(1110)의 타측 표면에서 발생되는 전반사를 감소시켜 상기 광이 기판(1110)의 타측 표면으로 추출될 확률을 높여 발광 다이오드 패키지(1100)의 광 추출 효율을 높이는 역할을 한다.
한편, 상기 기판(1110)의 타측 표면 상, 바람직하게는 상기 반도체 구조체층(1120)에서 발광된 광이 추출되는 상기 기판(1110)의 표면 상에는 상기 형광체층(1170)을 구비할 수 있다. 상기 형광체층(1170)이 상기 반도체 구조체층(1120)에 발광된 광의 파장을 변환시키는 역할함으로, 상기 형광체층(1170)은 광의 파장을 변환하는 형광체 물질을 포함하여 이루어질 수 있다.
상기 반도체 구조체층(1120)은 제1형 반도체층(1122), 활성층(1124) 및 제2형 반도체층(1126)을 포함할 수 있으며, 상기 기판(1110)과 제1형 반도체층(1122) 사이에 버퍼층(미도시)을 구비할 수 있다.
상기 버퍼층(미도시)은 상기 기판(1110)과 제1형 반도체층(1122) 사이의 격자 부정합을 완화하기 위해 구비될 수 있다. 또한, 상기 버퍼층(미도시)은 단일층 또는 복수층으로 이루어질 수 있으며, 복수층으로 이루어질 경우, 저온 버퍼층과 고온 버퍼층으로 이루어질 수 있다.
상기 제1형 반도체층(1122)은 상기 기판(1110) 상에 구비될 수 있으며, 도 1에 도시된 바와 같이 그 일부가 노출된 형태로 구비될 수 있는데, 이는 상기 활성층(1124) 및 제2형 반도체층(1126)의 일부를 메사 식각하여 노출될 수 있다. 상기 메사 식각 시 상기 제1형 반도체층(1122)의 일부도 식각될 수 있다.
상기 제1형 반도체층(1122)은 제1형 불순물, 예컨대 N형 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있고, 상기 제1형 반도체층(1122)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제1형 반도체층(1122)은 초격자층을 포함할 수 있다.
상기 활성층(1124)은 상기 제1형 반도체층(1122) 상에 구비될 수 있으며, 상기 활성층(1124)은 단일층 또는 복수층으로 이루어질 수 있다. 또한, 상기 활성층(1124)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 제2형 반도체층(1126)은 상기 활성층(1124) 상에 구비될 수 있으며, 상기 제2형 반도체층(1126)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있고, 상기 제2형 반도체층(1126)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제2형 반도체층(1126)은 초격자층을 포함할 수 있다.
또한, 상기 반도체 구조체층(1120)은 상기 활성층(1124)과 제2형 반도체층(1126) 사이에 블로킹층(미도시)을 포함할 수 있다. 상기 블로킹층(미도시)은 전자와 정공의 재결합 효율을 높이기 위해 구비될 수 있으며, 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 블로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, 예컨대, AlGaN을 포함하여 이루어질 수 있다.
상기 패시베이션층(1180)은 상기 반도체 구조체층(1120)을 구비한 기판(1110) 상에 구비될 수 있다. 상기 패시베이션층(1180)은 그 하부의 상기 반도체 구조체층(1120)을 외부 환경으로부터 보호하는 역할을 하며, 실리콘 산화막을 포함하는 절연막으로 이루어질 수 있다.
상기 패시베이션층(1180)은 메사 식각으로 노출된 상기 제1형 반도체층(1122) 표면의 일부를 노출시키는 제1개구부(1182) 및 상기 제2형 반도체층(1126) 표면의 일부를 노출시키는 제2개구부(1184)를 구비할 수 있다.
상기 접촉 패드들(1130)은 제1 접촉 패드(1132) 및 제2접촉 패드(1134)를 포함할 수 있다. 상기 제1접촉 패드(1132)는 상기 제1개구부(1182)를 통해 노출된 상기 제1형 반도체층(1122)과 접촉하여 구비될 수 있다. 상기 제2 접촉 패드(1134)는 상기 제2개구부(1184)를 통해 노출된 상기 제2형 반도체층(1126)과 접촉하여 구비될 수 있다. 이때, 상기 패시베이션층(1180)이 구비되지 않은 경우에는 상기 제1 접촉 패드(1132) 및 제2접촉 패드(1134)는 각각 상기 제1형 반도체층(1122) 및 제2형 반도체층(1126)의 일정 위치에 상기 반도체층들과 접촉하여 구비될 수 있다.
이때, 도에서는 도시하고 있지 않지만, 상기 제2형 반도체층(1126)은 그 상부가 제2형 불순물이 고농도로 도핑된 고농도 도핑 제2형 반도체층(미도시)을 포함할 수 있고, 상기 제2형 반도체층(1126)과 상기 제2접촉 패드(1134) 사이에는 오믹 콘택을 위한 콘택층(미도시)을 더 포함할 수도 있다.
상기 접촉 패드들(1130)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함하여 이루어질 수 있다. 상기 콘택층(미도시)은 ITO, ZnO 또는 IZO 등과 같은 TCO와 Ni/Au 등과 같은 콘택 물질을 포함하여 이루어질 수 있다.
상기 범프들(1140)은 제1범프(1142) 및 제2범프(1144)를 포함할 수 있다. 상기 제1범프(1142)는 상기 제1접촉 패드(1132) 상에 구비될 수 있고, 상기 제2범프(1144)는 상기 제2접촉 패드(1134) 상에 구비될 수 있다. 상기 범프들(1140)은 Au를 포함하여 이루어질 수 있다. 한편, 상기 범프들(1140)은 스터드 범프(Stud Bump)로 형성될 수도 있고, 상기 범프들(1140)을 이루는 물질을 증착 또는 코팅한 후 식각하여 형성할 수도 있다.
상기 보호층(1150)은 상기 기판(1110) 상에 구비되며, 적어도 상기 반도체 구조체층(1120)을 덮어 보호하는 역할을 한다. 예컨대, 도 1에 도시된 바와 같이 상기 기판(1110)의 일정 영역 상에 구비된 반도체 구조체층(1120)의 표면뿐만 아니라 측면들 역시 보호하는 역할을 한다. 상기 보호층(1150)은 실리콘계 산화물, 실리콘계 질화물 등의 무기물로 이루어질 수 있고, 레진 등과 같은 유기물로 이루어질 수도 있다.
상기 전류 확산층들(1190)은 상기 보호층(1150) 상에 구비되되, 상기 범프들(1140)과 전기적으로 연결되어 구비될 수 있다. 상기 전류 확산층들(1190)은 상기 범프 패드들(1160)이 상기 보호층(1150)을 구비한 기판(1110) 상에 구비될 때, 용이하게 형성될 수 있도록 하는 역할을 함으로 생략될 수도 있다. 상기 전류 확산층들(1190)은 제1 전류 확산층(1192) 및 제2 전류 확산층(1194)을 포함하며, 상기 제1 전류 확산층(1192)은 상기 제1범프(1142)와 전기적으로 연결되어 구비되고, 상기 제2 전류 확산층(1194)은 상기 제2범프(1144)와 전기적으로 연결되어 구비될 수 있다.
상기 전류 확산층들(1190)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함하여 이루어질 수 있다.
상기 범프 패드들(1160)은 상기 전류 확산층들(1190) 상에 구비될 수 있다. 즉, 상기 범프 패드들(1160)은 제1 범프 패드(1162) 및 제2 범프 패드(1164)로 구비될 수 있으며, 상기 범프들(1140)과 전기적으로 연결되어 구비될 수 있다.
상기 범프 패드들(1160)은 상기 범프들(1140)과 동일하게 Au를 포함하여 이루어질 수 있다.
이때, 상기 제1 범프 패드(1162) 및 제2 범프 패드(1164) 각각은 상기 제1 전류 확산층(1192) 및 제2 전류 확산층(1194)의 크기에 비해 작은 크기로 구비될 수도 있고, 상기 제1 접촉 패드(1132) 및 제2 접촉 패드(1134)의 크기에 비해 작은 크기로 구비될 수도 있으나, 이에 한정되지 않는다. 즉, 상기 제1 범프 패드(1162) 및 제2 범프 패드(1164) 각각은 상기 제1 전류 확산층(1192) 및 제2 전류 확산층(1194)의 크기에 비해 조금 더 클 수도 있고 동일할 수도 있으며, 상기 제1 접촉 패드(1132) 및 제2 접촉 패드(1134)의 크기에 비해 조금 더 클 수도 있고, 동일할 수도 있다.
따라서, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지(1100)는 기판(1110) 상에 반도체 구조체층(1120), 접촉 패드들(1130) 및 범프들(1140)을 구비하고, 적어도 상기 반도체 구조체층(1120), 바람직하게는 상기 반도체 구조체층(1120), 접촉 패드들(1130) 및 범프들(1140)을 보호하는 보호층(1150)을 구비하며, 상기 보호층(1150) 상에 상기 범프들(1140)과 전기적으로 연결된 범프 패드들(1160)을 구비함으로써, 상기 반도체 구조체층(1120)을 형성하는 기판 자체를 패키지화, 즉, 웨이퍼 레벨에서 패키지화되어, 별도의 패키지 공정을 불필요하고, 그로 인해 그 크기가 작은 발광 다이오드 패키지를 제공할 수 있다.
도 2 및 도 3은 본 발명의 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다. 이때, 도 3은 도 2의 A-A'선을 따라 절취한 단면도를 도시하고 있으며, 도 2는 상기 기판(1110)의 일측 표면 방향으로 바라본 평면도이다.
도 2 및 도 3을 참조하여 설명하면, 본 발명의 다른 실시 예에 따른 발광 다이오드 패키지(1200)는 도 1을 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 패키지(1100)와는 범프 패드들(1160)에서 차이가 있을 뿐 다른 구성은 동일하므로 동일한 구성에 대해서는 그 설명을 생략하고, 차이가 있는 범프 패드들(1160)에 대해서만 설명하도록 한다.
즉, 본 발명의 다른 실시 예에 따른 발광 다이오드 패키지(1200)는 기판(1110), 반도체 구조체층(1120), 접촉 패드들(1130), 범프들(1140), 보호층(1150) 및 범프 패드들(1160)을 포함할 수 있다.
또한, 상기 발광 다이오드 패키지(1200)는 도들에서는 도시하고 있지 않으나, 도 1을 참조하여 설명한 발광 다이오드 패키지(1100)에서 상술한 바와 같이 형광체층(1170), 패시베이션층(1180) 및 전류 분산층(1190)을 더 포함할 수 있다. 이때, 상기 형광체층(1170), 패시베이션층(1180) 및 전류 분산층들(1190)은 도시하지 않고 생략하였다. 또한, 상기 발광 다이오드 패키지(1200)는 상기 기판(1110)의 타측 표면(1112)에 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 구비할 수 있고, 상기 기판(1110)과 제1형 반도체층(1122) 사이에 버퍼층(미도시)을 구비할 수 있고, 상기 활성층(1124)과 제2형 반도체층(1126) 사이에 블로킹층(미도시)을 구비할 수 있고, 상기 제2형 반도체층(1126)과 제2접촉 패드(1134) 사이에 고농도 도핑 제2형 반도체층(미도시) 및 콘택층(미도시)을 구비할 수 있다.
상기 범프 패드들(1160)은 도 2 및 도 3에 도시된 바와 같이 발광 다이오드 패키지(1200)의 일측 표면, 상기 기판(1110)의 일측 표면 상에 구비된 보호층(1150)의 표면 상에 구비될 수 있다.
이때, 상기 범프 패드들(1160)은 제1 범프 패드(1162') 및 제2 범프 패드(1164')를 포함할 수 있으며, 상기 제1 범프 패드(1162') 및 제2 범프 패드(1164')은 동일한 크기로 상기 보호층(1150) 상에 구비될 수 있다. 특히, 도 2에 도시된 바와 같이 상기 제1 범프 패드(1162') 및 제2 범프 패드(1164')는 상기 반도체 구조체층(1120)에 대응하는 영역 내에 구비될 수도 있고, 도 2에서는 도시하고 있지는 않지만, 상기 보호층(1150)의 표면 전체를 덮는 형태로 구비될 수도 있다. 즉, 도 2 및 도 3에 도시된 발광 다이오드 패키지(1200)의 제1 범프 패드(1162') 및 제2 범프 패드(1164')는 도 1에 도시된 발광 다이오드 패키지(1100)의 제1 범프 패드(1162) 및 제2 범프 패드(1164)에 비해 그 크기가 커 상기 발광 다이오드 패키지(1200)들 다른 장치에 장착할 때 용이하게 장착할 수 있다.
도 4 및 도 5는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다. 이때, 도 5은 도 4의 B-B'선을 따라 절취한 단면도를 도시하고 있으며, 도 4는 상기 기판(1110)의 일측 표면 방향으로 바라본 평면도이다.
도 4 및 도 5를 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(1300)는 도 2 및 도 3을 참조하여 설명한 본 발명의 다른 실시 예에 따른 발광 다이오드 패키지(1200)와는 접촉 패드들(1130)에서 차이가 있을 뿐 다른 구성은 동일하므로 동일한 구성에 대해서는 그 설명을 생략하고, 차이가 있는 접촉 패드들(1130)에 대해서만 설명하도록 한다.
즉, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(1300)는 기판(1110), 반도체 구조체층(1120), 접촉 패드들(1130), 범프들(1140), 보호층(1150) 및 범프 패드들(1160)을 포함할 수 있다.
또한, 상기 발광 다이오드 패키지(1200)는 도들에서는 도시하고 있지 않으나, 도 1을 참조하여 설명한 발광 다이오드 패키지(1100)에서 상술한 바와 같이 형광체층(1170), 패시베이션층(1180) 및 전류 분산층(1190)을 더 포함할 수 있다. 이때, 상기 형광체층(1170), 패시베이션층(1180) 및 전류 분산층들(1190)은 생략하였다. 또한, 상기 발광 다이오드 패키지(1200)는 상기 기판(1110)의 타측 표면(1112)에 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 구비할 수 있고, 상기 기판(1110)과 제1형 반도체층(1122) 사이에 버퍼층(미도시)을 구비할 수 있고, 상기 활성층(1124)과 제2형 반도체층(1126) 사이에 블로킹층(미도시)을 구비할 수 있고, 상기 제2형 반도체층(1126)과 제2접촉 패드(1134) 사이에 고농도 도핑 제2형 반도체층(미도시) 및 콘택층(미도시)을 구비할 수 있다.
상기 접촉 패드들(1130), 특히 제2 접촉 패드(1134')는 도 4 및 도 5에 도시된 바와 같이 상기 제2형 반도체층(1124)의 표면을 넓게 덮고 있는 형태로 구비될 수 있다. 따라서 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(1300)는 넓은 제2 접촉 패드(1134')를 구비하여 상기 제2 접촉 패드(1134') 상에 복수 개의 제2 범프(1144)가 구비될 수 있다. 또한 상기 제1 접촉 패드(1132')도 넓게 형성하여 복수 개의 제1 범프(1142)를 구비할 수도 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 단면도이다.
도 6을 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)는 성장 기판(2110), 반도체 구조체층(2120), 접촉 패드들(2130), 범프들(2140), 보호층(2150), 범프 패드들(2160), 서브스트레이트(substrate)(2210), 전극들(2220) 및 도전성 접합물질(2230)을 포함할 수 있다.
또한, 상기 발광 다이오드 패키지(2100)는 형광체층(2170), 패시베이션층(2180) 및 패드 보호층(2190)을 더 포함할 수 있다. 이때, 상기 형광체층(2170), 패시베이션층(2180) 및 패드 보호층들(2190)은 필요에 따라 생략될 수도 있다.
상기 성장 기판(2110)은 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있으나, 바람직하게는 상기 성장 기판은 사파이어 기판일 수 있다.
상기 성장 기판(2110)은 그 일측 표면 상에 상기 반도체 구조체층(2120), 접촉 패드들(2130), 범프들(2140), 보호층(2150) 및 범프 패드들(2160)을 순차적으로 구비할 수 있다.
상기 성장 기판(2110)은 그 타측 표면(2112)에 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 구비할 수 있다. 또한 상기 성장 기판(2110)은 그 모서리에 측면 경사(2114)를 구비할 수 있다. 상기 측면 경사(2114)는 상기 성장 기판(2110)의 측면으로 진행하는 광의 광 추출 효율을 높이는 역할을 할 수 있다.
본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)는 상기 성장 기판(2110)의 일측 표면 상에 구비된 반도체 구조체층(2120)에서 광이 발광하여 상기 성장 기판(2110)의 타측 표면 방향으로 추출하는 형태로 구비될 수 있다.
상기 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같은 패턴들 또는 요철들은 상기 성장 기판(2110)의 타측 표면 방향으로 추출되는 광의 광 추출 효율을 높이는 역할을 한다. 상기 반도체 구조체층(2120), 정확하게는 활성층(2124)에서 발광된 광이 상기 성장 기판(2110)의 타측 표면 방향으로 추출할 때, 상기 광의 진행 경로에 따라 상기 광이 상기 성장 기판(2110)의 타측 표면에서 전반사를 일으켜 광이 추출하지 못하는 현상이 발생 될 수 있는데, 상기 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같은 패턴들 또는 요철들은 상기 성장 기판(2110)의 타측 표면에서 발생되는 전반사를 감소시켜 상기 광이 성장 기판(2110)의 타측 표면으로 추출될 확률을 높여 발광 다이오드 패키지(2100)의 광 추출 효율을 높이는 역할을 한다.
한편, 상기 성장 기판(2110)의 타측 표면 상, 바람직하게는 상기 반도체 구조체층(2120)에서 발광된 광이 추출되는 상기 성장 기판(2110)의 표면 상에는 상기 형광체층(2170)을 구비할 수 있다. 상기 형광체층(2170)이 상기 반도체 구조체층(2120)에 발광된 광의 파장을 변환시키는 역할함으로, 상기 형광체층(2170)은 광의 파장을 변환하는 형광체 물질을 포함하여 이루어질 수 있다.
상기 반도체 구조체층(2120)은 제1형 반도체층(2122), 활성층(2124) 및 제2형 반도체층(2126)을 포함할 수 있으며, 상기 성장 기판(2110)과 제1형 반도체층(2122) 사이에 버퍼층(미도시)을 구비할 수 있다.
상기 버퍼층(미도시)은 상기 성장 기판(2110)과 제1형 반도체층(2122) 사이의 격자 부정합을 완화하기 위해 구비될 수 있다. 또한, 상기 버퍼층(미도시)은 단일층 또는 복수층으로 이루어질 수 있으며, 복수층으로 이루어질 경우, 저온 버퍼층과 고온 버퍼층으로 이루어질 수 있다.
상기 제1형 반도체층(2122)은 상기 성장 기판(2110) 상에 구비될 수 있으며, 도 1에 도시된 바와 같이 그 일부가 노출된 형태로 구비될 수 있는데, 이는 상기 활성층(2124) 및 제2형 반도체층(2126)의 일부를 메사 식각하여 노출될 수 있다. 상기 메사 식각 시 상기 제1형 반도체층(2122)의 일부도 식각될 수 있다.
상기 제1형 반도체층(2122)은 제1형 불순물, 예컨대 N형 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있고, 상기 제1형 반도체층(2122)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제1형 반도체층(2122)은 초격자층을 포함할 수 있다.
상기 활성층(2124)은 상기 제1형 반도체층(2122) 상에 구비될 수 있으며, 상기 활성층(2124)은 단일층 또는 복수층으로 이루어질 수 있다. 또한, 상기 활성층(2124)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 제2형 반도체층(2126)은 상기 활성층(2124) 상에 구비될 수 있으며, 상기 제2형 반도체층(2126)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있고, 상기 제2형 반도체층(2126)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제2형 반도체층(2126)은 초격자층을 포함할 수 있다.
또한, 상기 반도체 구조체층(2120)은 상기 활성층(2124)과 제2형 반도체층(2126) 사이에 블로킹층(미도시)을 포함할 수 있다. 상기 블로킹층(미도시)은 전자와 정공의 재결합 효율을 높이기 위해 구비될 수 있으며, 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 블로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, 예컨대, AlGaN을 포함하여 이루어질 수 있다.
상기 패시베이션층(2180)은 상기 반도체 구조체층(2120)을 구비한 성장 기판(2110) 상에 구비될 수 있다. 상기 패시베이션층(2180)은 그 하부의 상기 반도체 구조체층(2120)을 외부 환경으로부터 보호하는 역할을 하며, 실리콘 산화막을 포함하는 절연막으로 이루어질 수 있다.
상기 패시베이션층(2180)은 메사 식각으로 노출된 상기 제1형 반도체층(2122) 표면의 일부를 노출시키는 제1개구부(2182) 및 상기 제2형 반도체층(2126) 표면의 일부를 노출시키는 제2개구부(2184)를 구비할 수 있다.
상기 접촉 패드들(2130)은 제1 접촉 패드(2132) 및 제2접촉 패드(2134)를 포함할 수 있다. 상기 제1접촉 패드(2132)는 상기 제1개구부(2182)를 통해 노출된 상기 제1형 반도체층(2122)과 접촉하여 구비될 수 있다. 상기 제2 접촉 패드(2134)는 상기 제2개구부(2184)를 통해 노출된 상기 제2형 반도체층(2126)과 접촉하여 구비될 수 있다. 이때, 상기 패시베이션층(2180)이 구비되지 않은 경우에는 상기 제1 접촉 패드(2132) 및 제2접촉 패드(2134)는 각각 상기 제1형 반도체층(2122) 및 제2형 반도체층(2126)의 일정 위치에 상기 반도체층들과 접촉하여 구비될 수 있다.
이때, 도에서는 도시하고 있지 않지만, 상기 제2형 반도체층(2126)은 제2형 불순물이 고농도로 도핑된 제2형 반도체층(미도시)을 포함할 수 있고, 상기 제2형 반도체층(2126)과 상기 제2접촉 패드(2134) 사이에는 오믹 콘택을 위한 콘택층(미도시)을 더 포함할 수도 있다.
상기 접촉 패드들(2130)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함하여 이루어질 수 있다. 상기 콘택층(미도시)은 ITO, ZnO 또는 IZO 등과 같은 TCO와 Ni/Au 등과 같은 콘택 물질을 포함하여 이루어질 수 있다.
상기 범프들(2140)은 제1범프(2142) 및 제2범프(2144)를 포함할 수 있다. 상기 제1범프(2142)는 상기 제1접촉 패드(2132) 상에 구비될 수 있고, 상기 제2범프(2144)는 상기 제2접촉 패드(2134) 상에 구비될 수 있다. 상기 범프들(2140)은 Au를 포함하여 이루어질 수 있다. 한편, 상기 범프들(2140)은 스터드 범프(Stud Bump)로 형성될 수도 있고, 상기 범프들(2140)을 이루는 물질을 증착 또는 코팅한 후 식각하여 형성할 수도 있다.
상기 보호층(2150)은 상기 성장 기판(2110) 상에 구비되며, 적어도 상기 반도체 구조체층(2120)을 덮어 보호하는 역할을 한다. 예컨대, 도 1에 도시된 바와 같이 상기 성장 기판(2110)의 일정 영역 상에 구비된 반도체 구조체층(2120)의 표면뿐만 아니라 측면들 역시 보호하는 역할을 한다. 상기 보호층(2150)은 실리콘계 산화물, 실리콘계 질화물 등의 무기물로 이루어질 수 있고, 레진 등과 같은 유기물로 이루어질 수도 있다.
상기 범프 패드들(2160)은 상기 보호층(2150) 상에 구비될 수 있다. 즉, 상기 범프 패드들(2160)은 제1 범프 패드(2162) 및 제2 범프 패드(2164)로 구비될 수 있으며, 상기 제1 범프 패드(2162)는 상기 제1범프(2142)와 전기적으로 연결되어 구비되고, 상기 제2 범프 패드(2194)는 상기 제2범프(2144)와 전기적으로 연결되어 구비될 수 있다.
상기 범프 패드들(2160)은 상기 범프들(2140)과 동일하게 Au를 포함하여 이루어질 수 있다.
상기 패드 보호층들(2190)은 상기 범프 패드들(2160) 상에 구비되되, 상기 범프들(2160)과 전기적으로 연결되며, 상기 범프 패드(2160)들을 보호하는 역할을 한다. 상기 패드 보호층들(2190)은 상기 성장 기판(2110)의 접합 또는 보관 시 상기 범프 패드들(2160)의 확산 또는 산화되는 것을 방지하는 역할도 한다. 상기 패드 보호층들(2190)은 제1 패드 보호층(2192) 및 제2 패드 보호층(2194)을 포함하며, 상기 제1 패드 보호층(2192)은 상기 제1 범프 패드(2162) 상에 구비되고, 상기 제2 패드 보호층(2194)은 상기 제2 범프 패드(2164) 상에 구비될 수 있다.
상기 패드 보호층(2190)은 Ni, Au, W, Pd, 유기물 등을 포함하여 이루어질 수 있다.
이때, 상기 제1 범프 패드(2162) 및 제2 범프 패드(2164) 각각은 상기 제1 패드 보호층(2192) 및 제2 패드 보호층(2194)의 크기에 비해 작거나 동일하게 구비될 수도 있으나, 이에 한정되지 않는다. 또한, 상기 제1 범프 패드(2162) 및 제2 범프 패드(2164)의 크기는 상기 반도체 구조체층(2120) 및 상기 범프(2140)의 디자인, 성능 및 특성에 따라 달라질 수도 있다.
상기 서브스트레이트(2210)는 PCB 또는 세라믹 등과 같은 절연성 기판일 수도 있고, 상기 성장 기판(2110), 정확하게는 사파이어 기판 보다 열전도성이 우수한 열전도성 기판으로 이루어질 수 있다. 상기 서브스트레이트(2210)는 그 내부는 열전도성이 우수한 금속으로 이루어지고, 그 외부는 절연물질층을 구비하여 절연되도록 구비될 수 있다. 상기 서브스트레이트(2210)는 상기 성장 기판(2110)과 동일한 크기로 구비될 수 있으나, 바람직하게는 상기 성장 기판(2110)에 비해 더 큰 크기로 구비될 수 있다.
상기 전극들(2220)은 상기 서브스트레이트(2210)의 일측 표면 상에 구비될 수 있다. 상기 전극들(2220)은 상기 성정 기판(2110) 상에 구비된 범프들(2160) 또는 패드 보호층들(2190)에 대응되도록 구비될 수 있다. 즉, 상기 전극들(2220)의 제1 전극(2222)은 상기 제1 범프 패드(2162) 또는 제1 패드 보호층(2192)와 대응되고, 상기 제2 전극(2224)은 상기 제2 범프 패드(2164) 또는 제2 패드 보호층(2194)와 대응되도록 구비될 수 있다. 상기 전극들(2220)은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)를 외부 기기 또는 외부 전원과 연결하는 접촉 단자의 역할을 할 수 있고, 다른 발광 다이오드 패키지(2100)와 전기적으로 연결하는 연결 배선의 역할을 할 수도 있다.
상기 도전성 접합물질(2230)은 상기 성장 기판(2110)을 상기 서브스트레이트(2210) 상에 실장하는 역할을 할 수 있다. 즉, 상기 도전성 접합물질(2230)은 상기 성장 기판(2110)과 서브스트레이트(2210)가 서로 물리적으로 결합되도록 한다. 또한, 상기 도전성 접합물질(2230)은 상기 성장 기판(2110) 상에 구비된 범프들(2160)과 상기 서브스트레이트(2210) 상에 구비된 전극들(2220)을 전기적으로 연결하는 역할을 한다. 이때, 상기 도전성 접합물질(2230)은 제1 도전성 접합물질(2232)과 제2 도전성 접합물질(2234)을 포함하며, 상기 제1 도전성 접합물질(2232)과 제2 도전성 접합물질(2234)은 서로 물리적·전기적으로 분리되어 있다. 상기 제1 도전성 접합물질(2232)은 상기 제1 범프 패드(2162) 또는 제1 패드 보호층(2192)과 제1 전극(2222)을 전기적으로 연결하고 있고, 상기 제2도전성 접합물질(2234)은 상기 제2 범프 패드(2164) 또는 제2 패드 보호층(2194)과 제2 전극(2224)을 전기적으로 연결하되, 상기 제1 도전성 접합물질(2232)과 상기 제2도전성 접합물질(2234)은 물리적으로 이격되어 있을 뿐만 아니라 전기적으로도 분리되어 있다. 이때, 상기 도전성 접합물질(2230)은 주석, 금, 은, 비스무스, 안티몬, 구리 등 중 적어도 하나의 물질을 포함하여 이루어질 수 있다.
상기 도전성 접합물질(2230)은 상기 성장 기판(2110)과 반도체 구조체층(2120)의 상부 측면, 정확하게는 상기 성장 기판(2110)과 상기 반도체 구조체층(2120)을 덮는 패시베이션층(2180) 또는 보호층(2150)의 상부 측면의 적어도 일부를 덮는 형태로 구비될 수 있다.
상기 도전성 접합물질(2230)은, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)가 형광체층(2170)을 구비하여 상기 발광층(2124)에서 발광된 광을 다른 파장을 변환시키는 구조일 때, 상기 발광층(2124)에서 발광된 광이 측면으로 진행하여 상기 형광체층(2170)에 의해 변환되지 않는 광이 외부로 추출되는 것을 방지하는 역할을 한다. 즉, 상기 도전성 접합물질(2230)은 상기 형광체층(2170)에 의해 변화되지 않는 광이 외부로 추출되는 것을 방지하여 상기 형광체층(2170)에서 파장이 변환된 광의 특성을 우수하게 하는 역할을 한다.
이때, 상기 도전성 접합물질(2230)이 상기 성장 기판(2110)과 반도체 구조체층(2120)의 상부 측면을 덮는다는 의미는 도 1에 도시된 바와 같이 상기 반도체 구조체층(2120)의 측면 전체와 상기 성장 기판(2110)의 측면(이때, 상기 성장 기판(2110)의 측면은 상기 형광체층(2170)이 구비된 상기 성장 기판의 측면 경사(2114)의 표면을 제외한 측면을 의미) 전체를 덮는 것을 의미할 수 있다. 또한, 상기 도전성 접합물질(2230)이 상기 성장 기판(2110)과 반도체 구조체층(2120)의 하부 측면을 덮는다는 의미는, 도들에서는 도시하고 있지 않지만, 상기 성장 기판(2110)의 측면은 덮지 않고 상기 반도체 구조체(2120)의 측면의 일부만을 덮거나, 상기 반도체 구조체(2120)의 측면 전체만은 덮거나, 상기 반도체 구조체(2120)의 측면뿐만 아니라 상기 성장 기판(2110)의 측면의 일부를 덮는 형태로 구비될 수 있다. 즉, 상기 도전성 접합물질(2230)이 상기 성장 기판(2110)과 반도체 구조체층(2120)의 상부 측면 및 하부 측면을 덮는다는 의미는 상기 반도체 구조체층(2120)의 발광층(2124)에서 발광된 광 중 상기 형광체층(2170)에 흡수되지 않은 광 중 일부 또는 전부가 추출되는 것을 방지하도록 상기 광의 진행 경로 상에 상기 도전성 접합물질(2230)이 구비되는 형태를 의미한다.
이때, 상기 도전성 접합물질(2230)이 제1 도전성 접합물질(2232)과 제2 도전성 접합물질(2234)을 포함하고 있고, 상기 제1 도전성 접합물질(2232)과 제2 도전성 접합물질(2234)은 전기적 절연을 위해 서로 분리될 필요가 있으므로, 이후 설명되는 도 7 및 도 9에서 도시된 바와 같이 상기 반도체 구조체층(2120)의 측면과 상기 성장 기판(2110)의 측면의 일부 영역은 덮지 않는 형태로 구비될 수 있다.
따라서, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)는 성장 기판(2110) 상에 반도체 구조체층(2120), 접촉 패드들(2130) 및 범프들(2140)을 구비하고, 적어도 상기 반도체 구조체층(2120), 바람직하게는 상기 반도체 구조체층(2120), 접촉 패드들(2130) 및 범프들(2140)을 보호하는 보호층(2150)을 구비하며, 상기 보호층(2150) 상에 상기 범프들(2140)과 전기적으로 연결된 범프 패드들(2160)을 구비함으로써, 상기 반도체 구조체층(2120)을 형성하는 성장 기판 자체를 패키지화, 즉, 웨이퍼 레벨에서 패키지화되어, 별도의 패키지 공정을 불필요하고, 그로 인해 그 크기가 작은 발광 다이오드 패키지를 제공할 수 있다.
또한, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)는 상기 성장 기판(2110)과 반도체 구조체층(2120)의 상부 측면 또는 하부 측면을 덮는 전도성 접합물질(2230)을 구비함으로써, 상기 활성층(2124)에서 발광된 광 중 상기 형광체층(2170)에 흡수되지 않고, 측면으로 광이 추출되는 것을 방지하는 발광 다이오드 패키지를 제공할 수 있다.
도 7 및 도 8은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다. 이때, 도 8은 도 7의 C-C'선을 따라 절취한 단면도를 도시하고 있으며, 도 7은 상기 성장 기판(2110)의 일측 표면 방향으로 바라본 평면도이다.
도 7 및 도 8을 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2200)는 도 6을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2100)와 비교하여 범프 패드들(2160)에서 큰 차이가 있을 뿐 다른 구성은 동일 또는 유사하므로 동일한 구성에 대해서는 그 자세한 설명을 생략하고, 차이가 있는 범프 패드들(2160)에 대해서 자세히 설명하도록 한다. 한편, 본 발명의 또 다른 실시 예에 따른 성장 기판(2110)은 그 모서리가 경사를 갖지 않은 형태로 구비될 수 있다.
즉, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2200)는 성장 기판(2110), 반도체 구조체층(2120), 접촉 패드들(2130), 범프들(2140), 보호층(2150), 범프 패드들(2160), 서브스트레이트(2210), 전극들(2220) 및 도전성 접합물질(2230)을 포함할 수 있다. 이때, 상기 도전성 접합물질(2230)은 도 7에 도시된 바와 같이 상기 반도체 구조체층(2120)의 측면과 상기 성장 기판(2110)의 측면의 일부 영역(도면 부호 2236으로 표시)은 덮지 않는 형태로 구비될 수 있다.
또한, 상기 발광 다이오드 패키지(2200)는 도들에서는 도시하고 있지 않으나, 도 6을 참조하여 설명한 발광 다이오드 패키지(2100)에서 상술한 바와 같이 패시베이션층(2180) 및 패드 보호층(2190)을 더 포함할 수 있고, 상기 패시베이션층(2180) 및 패드 보호층들(2190)은 생략될 수도 있다. 또한, 상기 발광 다이오드 패키지(2200)는 상기 성장 기판(2110)의 타측 표면(2112)에 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 구비할 수 있고, 상기 성장 기판(2110)과 제1형 반도체층(2122) 사이에 버퍼층(미도시)을 구비할 수 있고, 상기 활성층(2124)과 제2형 반도체층(2126) 사이에 블로킹층(미도시)을 구비할 수 있고, 상기 제2형 반도체층(2126)과 제2접촉 패드(2134) 사이에 고농도 도핑 제2형 반도체층(미도시) 및 콘택층(미도시)을 구비할 수 있다.
상기 범프 패드들(2160)은 도 7 및 도 8에 도시된 바와 같이 발광 다이오드 패키지(2200)의 일측 표면, 상기 성장 기판(2110)의 일측 표면 상에 구비된 보호층(2150)의 표면 상에 구비될 수 있다.
이때, 상기 범프 패드들(2160)은 제1 범프 패드(2162') 및 제2 범프 패드(2164')를 포함할 수 있으며, 상기 제1 범프 패드(2162') 및 제2 범프 패드(2164')은 동일한 크기로 상기 보호층(2150) 상에 구비될 수 있다. 특히, 도 7에 도시된 바와 같이 상기 제1 범프 패드(2162') 및 제2 범프 패드(2164')는 상기 반도체 구조체층(2120)에 대응하는 영역 내에 구비될 수도 있고, 도 7에서는 도시하고 있지는 않지만, 상기 보호층(2150)의 표면 전체를 덮는 형태로 구비될 수도 있다. 즉, 도 7 및 도 8에 도시된 발광 다이오드 패키지(2200)의 제1 범프 패드(2162') 및 제2 범프 패드(2164')는 도 6에 도시된 발광 다이오드 패키지(2100)의 제1 범프 패드(2162) 및 제2 범프 패드(2164)에 비해 그 크기가 커 상기 발광 다이오드 패키지(2200)들 다른 장치에 장착할 때 용이하게 장착할 수 있다.
*도 9 및 도 10은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도 및 단면도이다. 이때, 도 10은 도 9의 D-D'선을 따라 절취한 단면도를 도시하고 있으며, 도 9는 상기 성장 기판(2110)의 일측 표면 방향으로 바라본 평면도이다.
도 9 및 도 10을 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2300)는 도 7 및 도 8을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2200)와는 접촉 패드들(2130)에서 차이가 있을 뿐 다른 구성은 동일하므로 동일한 구성에 대해서는 그 설명을 생략하고, 차이가 있는 접촉 패드들(2130)에 대해서만 설명하도록 한다.
즉, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2300)는 성장 기판(2110), 반도체 구조체층(2120), 접촉 패드들(2130), 범프들(2140), 보호층(2150), 범프 패드들, 서브스트레이트(2210), 전극들(2220) 및 도전성 접합물질(2230)을 포함할 수 있다. 이때, 상기 도전성 접합물질(2230)은 도 7에 도시된 바와 같이 상기 반도체 구조체층(2120)의 측면과 상기 성장 기판(2110)의 측면의 일부 영역(도면 부호 2236으로 표시)은 덮지 않는 형태로 구비될 수 있다.
또한, 상기 발광 다이오드 패키지(2300)는 도들에서는 도시하고 있지 않으나, 도 6을 참조하여 설명한 발광 다이오드 패키지(2100)에서 상술한 바와 같이 패시베이션층(2180) 및 패드 보호층(2190)을 더 포함할 수 있고, 상기 패시베이션층(2180) 및 패드 보호층들(2190)은 생략될 수도 있다. 또한, 상기 발광 다이오드 패키지(2300)는 상기 성장 기판(2110)의 타측 표면(2112)에 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 구비할 수 있고, 상기 성장 기판(2110)과 제1형 반도체층(2122) 사이에 버퍼층(미도시)을 구비할 수 있고, 상기 활성층(2124)과 제2형 반도체층(2126) 사이에 블로킹층(미도시)을 구비할 수 있고, 상기 제2형 반도체층(2126)과 제2접촉 패드(2134) 사이에 고농도 도핑 제2형 반도체층(미도시) 및 콘택층(미도시)을 구비할 수 있다.
상기 접촉 패드들(2130), 특히 제2 접촉 패드(2134')는 도 9 및 도 10에 도시된 바와 같이 상기 제2형 반도체층(2124)의 표면을 넓게 덮고 있는 형태로 구비될 수 있다. 따라서 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(2300)는 넓은 제2 접촉 패드(2134')를 구비하여 상기 제2 접촉 패드(2134') 상에 복수 개의 제2 범프(2144)가 구비될 수 있다. 또한 상기 제1 접촉 패드(2132')도 넓게 형성하여 복수 개의 제1 범프(2142)를 구비할 수도 있다.
도 11 내지 도 13은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도들 및 단면도이다. 이때, 도 12는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지의 연결 배선들을 도시한 평면도이고, 도 13은 도 11의 E-E'선을 따라 절취한 단면도이다. 이때, 도 12에서는 이후 설명되는 연결 배선들(3160)이 노출되는 구조를 도시한 것으로, 연결 배선들(3160) 상의 구성 요소들은 생략하였다.
도 11 내지 도 13을 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)는 성장 기판(3110), 반도체 구조체층(3120), 오믹 콘택층(3130), 패드들(3140), 절연막들(3150), 연결 배선들(3160), 범프들(3170) 및 콘택부들(3180)을 포함할 수 있다.
이때, 상기 반도체 구조체층(3120)은 제1 형 반도체층(3122), 활성층(3124) 및 제2 형 반도체층(3126)을 포함할 수 있다. 상기 패드들(3140)은 제1 패드(3144) 및 제2 패드(3142)를 포함할 수 있다. 상기 절연막들(3150)은 제1 절연막(3152), 제2 절연막(3154) 및 제3 절연막(3156)을 포함할 수 있다. 상기 연결 배선들(3160)은 제1 연결 배선(3162) 및 제2 연결 배선(3164)을 포함할 수 있다. 상기 범프들(3170)은 제1 범프(3172) 및 제2 범프(3174)를 포함할 수 있다. 상기 콘택부들(3180)은 제1 콘택부(3182) 및 제2 콘택부(3184)를 포함할 수 있다.
상기 성장 기판(3110)은 사파이어 기판, 유리 기판, 실리콘 기판 등을 이용할 수 있으며, 이에 한정되지 않고, 상기 반도체 구조체층(3120)을 형성할 수 있는 어떠한 기판을 이용하여도 무방하나, 바람직하게는 사파이어 기판을 이용할 수 있다.
상기 반도체 구조체층(3120)은 상기 성장 기판(3110) 상에 구비될 수 있다. 이때, 상기 반도체 구조체층(3120)은 상기 성장 기판(3110) 상에 복 수개 구비될 수 있으며, 도 11 또는 12에 도시된 바와 같이 n×n 어레이 형태로 구비(이때, 상기 n은 1 이상, 바람직하게는 2 이상의 정수임)될 수 있으며, 본 발명의 또 다른 실시 예에서는 상기 반도체 구조체층(3120)들이 4×4 어레이 형태로 구비된 것을 개시하고 있다.
상기 반도체 구조체층(3120)들은 각각 상기 성장 기판(3110)의 구조체 영역(SR) 상에 구비될 수 있다. 이때, 상기 반도체 구조체층(3120)들의 제1 형 반도체층(3122)들은 서로 연결된 형태로 구비될 수 있고, 상기 제1형 반도체층(3122)들은 각각의 상기 구조체 영역(SR) 내에만 구비되고, 갭 영역(GR)들에서는 분리된 형태로 구비될 수도 있다.
한편, 상기 반도체 구조체층(3120)들은 이후 설명되는 바와 같이 상기 활성층(3124) 및 제2 형 반도체층(3126)을 메사 식각하여 상기 반도체 구조체층(3120)들 각각은 분리하는 갭 영역(GR)들에 의해 둘려 쌓여 있을 수 있다. 이때, 상기 갭 영역(GR)들은 도 3에 도시된 바와 같이 메사 식각에 의해 상기 반도체 구조체층(3120)의 활성층(3124) 및 제2 형 반도체층(3126)이 식각되어 노출된 영역, 즉 노출된 제1 형 반도체층(3122)의 일부 영역들이 구비될 수 있다.
상기 반도체 구조체층(3120)은 초격자층(미도시) 또는 전자 브로킹층(미도시)을 더 포함할 수 있다. 이때, 상기 반도체 구조체층(3120)은 상기 활성층(3124)을 제외한 다른 층들은 생략될 수 있다.
이때, 상기 제1 형 반도체층(3122)은 제1 형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있으며, N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있고, 단일층 또는 다중층으로 이루어질 수 있으며, 상기 제1 형 반도체층(3122)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.
상기 활성층(3124)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(3124)은 단일층 또는 복수층으로 이루어질 수 있다. 또한, 상기 활성층(3124)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있으며, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 제2 형 반도체층(3126)은 제2 형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있으며, P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있고, 단일층 또는 다중층으로 이루어질 수 있으며, 상기 제2 형 반도체층(3126)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.
상기 초격자층(미도시)은 상기 제1 형 반도체층(3122)과 활성층(3124) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층은 상기 활성층 이전에 형성되는 위치에 구비됨으로써 상기 활성층(3124)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(3124)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(3124)의 결정성을 우수하게 하는 역할을 할 수 있다.
상기 전자 브로킹층(미도시)은 상기 활성층(3124)과 제2 형 반도체층(3126) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.
상기 오믹 콘택층(3130)은 상기 반도체 구조체층(3120)들 상에 구비될 수 있다. 상기 오믹 콘택층(3130)은 상기 반도체 구조체층(3120)들의 상기 제2 형 반도체층(3126) 상에 구비될 수 있다. 상기 오믹 콘택층(3130)은 상기 제2 형 반도체층(3126)과의 오믹 콘택을 이루기 위해 구비될 수 있다.
상기 오믹 콘택층(3130)은 ITO으로 이루어질 수 있으며, 또한, 상기 오믹 콘택층(3130)은 Ni, Ag, Cu 등과 같은 금속 물질 또는 이들의 합금으로 이루어진 금속층을 단일 또는 복층으로 구비될 수 있다. 상기 오믹 콘택층(3130)이 금속 물질로 이루어지는 경우, 상기 오믹 콘택층(3130)은 상기 반도체 구조체층(3120)에서 발광된 광을 상기 성장 기판(3110) 방향으로 반사키는 역할을 할 수 있다.
상기 오믹 콘택층(3120)은 ITO로 이루어지는 경우, 500 내지 2000nm, 바람직하게는 1200nm의 두께로 구비될 수 있다.
상기 패드들(3140)은 제1 패드(3144) 및 제2 패드(3142)를 포함할 수 있으며, 상기 제1 패드(3144) 및 제2 패드(3142)는 각각 복수 개 구비될 수 있다.
상기 제1 패드(3144)는 상기 갭 영역(GR), 바꾸어 말하면, 상기 제2 형 반도체층(3126) 및 활성층(3124)이 메사 식각되어 노출된 제1 형 반도체층(3122)의 일정 영역 상에 구비될 수 있다. 이때, 상기 제1 패드(3144)는 상기 제1 형 반도체층(3122)에 전원을 공급하는 역할을 하므로, 상기 반도체 구조체층(3120)에 균일한 전류를 공급하기 위한 일정 위치에 구비되는 것이 바람직하며, 상기 반도체 구조체층(3120)들이 사각형 등과 같은 다각형인 경우, 상기 반도체 구조체층(3120)들의 모서리에 대응하는 상기 노출된 제1 형 반도체층(3122)의 일정 영역 상에 구비되는 것이 바람직하다.
상기 제1 패드(3144)는 금속 물질로 이루어질 수 있으며, Ni, Au 및 Ti 중 적어도 하나를 각각 포함하는 적어도 하나의 층으로 구비될 수 있으며, 바람직하게는 Ni/Au/Ti층의 세 개의 층으로 이루어질 수 있으며, 각 층의 두께는 각각 300nm, 3000nm 및 100nm로 구비될 수 있다. 이때, 상기 제1 패드(3144)를 이루는 물질 및 그 두께는 일 실시 예에 불과하며, 그 물질 및 두께는 다양하게 변경 가능하다. 예컨대, 상기 제1 패드(3144)는 Ti/Al층으로 구비될 수 있다.
상기 제2 패드(3142)는 상기 구조체 영역(SR), 바꾸어 말하면, 상기 제2 형 반도체층(3126)의 오믹 콘택층(3130) 상에 구비될 수 있다. 상기 제2 패드(3142)는 상기 오믹 콘택층(3130)을 통해 상기 제2 형 반도체층(3122)에 전원을 공급하는 역할을 하며, 상기 제1 패드에 대응하므로, 상기 제1 패드(3144)와의 위치 관계를 고려한 위치에 구비되는 것이 바람직하며, 상기 제2 형 반도체층(3126)의 중앙에 위치할 수 있다.
상기 제2 패드(3142)는 금속 물질로 이루어질 수 있으며, Cr 또는 Al을 각각 포함하는 적어도 하나의 층으로 구비될 수 있으며, 바람직하게는 Cr/Al/Cr층의 세 개의 층으로 이루어질 수 있으며, 각 층의 두께는 각각 10nm, 2500nm, 300nm로 구비될 수 있다. 이때, 상기 제2 패드(3142)를 이루는 물질 및 그 두께는 일 실시 예에 불과하며, 그 물질 및 두께는 다양하게 변경 가능하다. 예컨대, 상기 제2 패드(3142)는 Ni/Ag 또는 Ag-Cu층으로 구비될 수 있다.
상기 절연막들(3150)의 제1 절연막(3152)은 상기 제1 패드(3144) 및 제2 패드(3142)를 구비한 상기 성장 기판(3110) 상에 구비될 수 있다.
상기 제1 절연막(3152)은 상기 제1 패드(3144) 및 제2 패드(3142)를 각각 오픈하는 개구부들(3152a, 3152b)을 구비하고 있다. 이때, 상기 개구부들(3152a, 3152b)은 도 11 또는 12에 도시하고 있는 바와 같이 상기 반도체 구조체층(3120)의 모서리에 가까운 상기 갭 영역(GR)의 일정 영역 및 상기 반도체 구조체층(3120)의 중심, 즉 상기 구조체 영역(SR)의 중심에 위치한 상기 제1 패드(3144) 및 제2 패드(3142)의 일정 영역들을 노출하고 있다.
상기 제1 절연막(3152)은 산화막, 질화막 또는 유기물 절연막으로 구비될 수 있으며, 바람직하게는 실리콘 산화막으로 구비될 수 있다. 상기 제1 절연막(3152)은 2000 내지 10000nm, 바람직하게는, 4800nm의 두께로 구비될 수 있다.
한편, 상기 제1 절연막(3152)은 굴절률이 다른 절연막들로 이루어진 DBR(distributed bragg reflection)층으로 이루어질 수 있다. 즉, 상기 제1 절연막(3152)은 굴절률이 서로 다른 두 절연막이 반복하여 여러 번 적층된 형태로 구비될 수 있으며, 상기 제1 절연막(3152)이 DBR층으로 구비되는 경우, 상기 DBR층의 반사 특성을 이용하여 상기 성장 기판(3110) 방향으로 광 추출 효율을 높일 수 있다.
상기 연결 배선들(3160)은 제1 연결 배선(3162) 및 제2 연결 배선(3164)을 포함할 수 있다.
상기 제1 연결 배선(3162) 및 제2 연결 배선(3164)은 상기 제1 절연막(3152) 상에 구비되되, 서로 이격되어 전기적으로 분리된 형태로 구비될 수 있다. 또한, 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164)은 상기 반도체 구조체층(3120)들 전체를 전기적으로 연결하며, 상기 반도체 구조체층(3120)들을 병렬로 연결하는 역할을 한다. 즉, 상기 제1 연결 배선(3162)은 상기 제1 절연막(3152)의 개구부(3152a)를 통해 노출된 모든 제1 패드(3144)들과 연결되고, 상기 제2 연결 배선(3164)은 상기 제1 절연막(3152)의 개구부(3152b)를 통해 노출된 모든 제2 패드(3142)들과 연결되어 상기 반도체 구조체층(3120)들 모두를 병렬 연결한다.
이때, 도 12에서 도시된 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164)의 배선 형태는 본 발명의 또 다른 실시 예에 따른 일 형태를 도시한 것으로 필요하다면 다른 형태로 변경될 수 있다. 즉, 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164)은 상기 반도체 구조체층(3120)들을 병렬 연결하는 어떠한 형태의 패턴 형태로 구비되어도 무방하다. 또한, 상기 반도체 구조체층(3120)들을 직렬 연결하는 형태의 패턴 형태로 변경하여도 무방하다.
상기 연결 배선들(3160)은 도전성 금속으로 이루어질 수 있으며, Cr, Au 및 Ti를 포함하는 적어도 하나의 층으로 이루어질 수 있으며, 바람직하게는 Cr/Au/Ti층으로 이루어질 수 있다. 상기 Cr/Au/Ti층은 각각 10nm, 3000nm 및 100nm의 두께로 구비될 수 있다.
상기 절연막들(3150)의 제2 절연막(3154)은 상기 연결 배선들(3160)이 구비된 상기 성장 기판(3110) 상에 구비될 수 있다.
상기 제2 절연막(3154)은 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164)을 각각 오픈하는 개구부들(3154a, 3154b)을 구비하고 있다. 이때, 상기 개구부들(3154a, 3154b)은 도 2에 도시하고 있는 바와 같이 이후 설명되는 상기 범프들(3170)이 구비될 위치를 감안하여 복수 개 구비될 수 있다.
상기 제2 절연막(3154)은 산화막, 질화막 또는 유기물 절연막으로 구비될 수 있으며, 바람직하게는 실리콘 질화막으로 구비될 수 있다. 상기 제2 절연막(3154)은 2000 내지 10000nm, 바람직하게는, 4800nm의 두께로 구비될 수 있다.
상기 범프들(3170)은 제1 범프(3172) 및 제2 범프(3174)를 구비할 수 있다.
상기 제1 범프(3172)는 상기 제2 절연막(3154)의 개구부(3154a)를 통해 노출된 상기 제1 연결 배선(3162)에 연결되어 상기 제2 절연막(3154)의 일정 영역 상에 구비될 수 있다.
상기 제2 범프(3174)는 상기 제2 절연막(3154)의 개구부(3154b)를 통해 노출된 상기 제2 연결 배선(3164)에 연결되어 상기 제2 절연막(3154)의 일정 영역 상에 구비될 수 있으며, 상기 제1 범프(3172)와는 전기적으로 절연된 형태로 구비될 수 있다. 이때, 상기 제1 범프(3172)와 제2 범프(3174)는 이격되어 구비될 수 있으며, 상기 제1 범프(3172) 및 제2 범프(3174)를 구비한 발광 다이오드 패키지(3100)를 다른 기판 상에 실장할 때, 도전성 접착 물질이 번져서 단락되지 않을 정도로 충분히 이격되어 구비된다. 이때, 상기 도전성 접착 물질은 Cr, Ni, Ti, Au 및 Sn 중 적어도 하나를 포함할 수 있다.
상기 제1 범프(3172)와 제2 범프(3174)는 도 12 및 도 13에 도시된 바와 같이 상기 제2 절연막(3154) 상에 구비됨으로써 그 높이가 동일할 수 있다.
상기 범프들(3170)은 도전성 물질로 이루어질 수 있으며, 바람직하게는 Cr/Au/Ti층으로 이루어질 수 있으며, 상기 Cr/Au/Ti층은 각각 300nm, 10000nm 및 100nm의 두께로 구비될 수 있다.
상기 절연막들(3150)의 제3 절연막(3156)은 상기 범프들(3170)이 구비된 상기 성장 기판(3110) 상에 구비될 수 있다.
상기 제3 절연막(3156)은 상기 제1 범프(3172) 및 제2 범프(3174)를 각각 오픈하는 개구부들(3156a, 3156b)을 구비하고 있다. 이때, 상기 개구부들(3156a, 3156b)은 도 11 내지 도 13에 도시하고 있는 바와 같이 상기 제1 범프(3172) 및 제2 범프(3174) 각각의 일정 위치를 노출시키도록 구비될 수 있다.
상기 제3 절연막(3156)은 산화막, 질화막 또는 유기물 절연막으로 구비될 수 있다. 상기 제3 절연막(3156)은 1000 내지 5000nm, 바람직하게는, 3000nm의 두께로 구비될 수 있다.
한편, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)는 상기 성장 기판(3110)의 측면을 경사지게한 측면 경사(3112)를 구비할 수 있다. 상기 측면 경사(3112)는 상기 반도체 구조체층(3120)이 구비된 상기 성장 기판(3110)의 일측 표면으로부터 일정 두께로 구비될 수 있다.
이때, 상기 제3 절연막(3156)은 상기 성장 기판(3110)의 일측 표면의 상부뿐만 아니라 상기 성장 기판(3110)의 측면 경사(3112)의 표면 상부를 덮는 형태로 구비될 수도 있다.
상기 제3 절연막(3156)이 상기 성장 기판(3110)의 측면 경사(3112)의 표면 상부까지 덮는 형태로 구비됨으로써, 이후 설명될 상기 콘택부들(3180)을 구비한 발광 다이오드 패키지(3100)를 다른 기판 상에 실장할 때, 도전성 접착 물질이 상기 성장 기판(3110)의 측면 방향으로 타고 올라가 상기 반도체 구조체층(3120)의 측면, 특히 상기 제1 형 반도체층(3122)의 측면과 상기 도전성 접착 물질이 접촉하는 것을 방지하는 역할을 할 수 있다.
상기 콘택부들(3180)은 제1 콘택부(3182) 및 제2 콘택부(3184)를 포함할 수 있다.
상기 제1 콘택부(3182)는 상기 제3 절연막(3156)의 개구부(3156a)를 통해 노출된 상기 제1 범프(3172)에 연결되어 상기 제3 절연막(3156)의 일정 영역 상에 구비될 수 있다.
상기 제2 콘택부(3184)는 상기 제3 절연막(3158)의 개구부(3156b)를 통해 노출된 상기 제2 범프(3174)에 연결되어 상기 제3 절연막(3156)의 일정 영역 상에 구비될 수 있으며, 상기 제1 범프 보호층(3174)과는 전기적으로 절연된 형태로 구비될 수 있다. 이때, 상기 제1 콘택부(3182)와 제2 콘택부(3184)는 이격되어 구비될 수 있으며, 상기 제1 범프(3172) 및 제2 범프(3174)과 각각 동일한 형태로 구비될 수 있다.
상기 제1 콘택부(3182)와 제2 콘택부(3184)는 도 2 및 도 3에 도시된 바와 같이 상기 제3 절연막(3156) 상에 구비됨으로써 그 높이가 동일할 수 있다.
상기 콘택부들(3180)은 도전성 물질로 이루어질 수 있으며, 바람직하게는 Ni/Au층으로 이루어질 수 있으며, 상기 Ni/Au층은 각각 5㎛ 및 0.25㎛의 두께로 구비될 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이다.
도 14를 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3200)는 도 11 내지 도 13을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)를 복수 개로 직렬로 연결한 형태로 구비될 수 있다.
즉, 상기 발광 다이오드 패키지(3200)는 도 14에 도시한 바와 같이 세 개의 상기 발광 다이오드 패키지(3100)를 직렬로 연결한 형태로, 상기 제1 범프(3172)와 제2 범프(3174)가 서로 연결되도록 변형된 제1 범프(3172')들 및 제2 범프(3174')들을 구비하여 세 개의 발광 다이오드 패키지(3100)가 직렬로 연결되는 형태로 구비될 수 있다.
이때, 상기 발광 다이오드 패키지(3200)는 성장 기판(3110)은 서로 연결된 형태로 구비될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이다.
도 15를 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3300)는 도 14를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3200)를 복수 개로 병렬 연결, 바꾸어 말하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)를 복수 개 구비한 직렬 연결 어레이를 복수 개로 병렬로 연결한 형태로 구비될 수 있다.
즉, 상기 발광 다이오드 패키지(3300)는 도 15에 도시한 바와 같이 상기 세 개의 발광 다이오드 패키지(3100)를 직렬로 연결한 직렬 연결 어레이를 두 개 구비하고, 상기 직렬 연결 어레이들을 병렬로 연결한 형태로, 상기 제1 범프(3172)와 제2 범프(3174)가 서로 연결되도록 변형된 제1 범프(3172')들 및 제2 범프(3174')들을 구비하여 세 개의 발광 다이오드 패키지(3100)가 직렬로 연결되도록 한다. 그리고, 두 개의 직렬 연결 어레이의 제1 범프(3172)들 또는 제1 범프(3172')들 상에 구비되며, 상기 두 개의 직렬 연결 어레이의 제1 범프(3172)들 또는 제1 범프(3172')들에 연결되도록 변형된 제1 콘택부(3182') 및 두 개의 직렬 연결 어레이의 제2 범프(3174)들 또는 제2 범프(3174')들에 상에 구비되며, 상기 두 개의 직렬 연결 어레이의 제2 범프(3174)들 또는 제2 범프(3174')들에 연결되도록 변형된 제2 콘택부(3184')를 구비하여 두 개의 직렬 연결 어레이들을 병렬 연결하는 형태로 구비될 수 있다.
즉, 도 14 및 도 15를 참조하여 설명한 본 발명의 또 다른 실시 예들에 따른 발광 다이오드 패키지(3200, 3300)들은 하나의 발광 다이오드 패키지(3100)를 복 수개 구비하되, 상기 범프들(3170) 또는 콘택부들(3180)을 직렬 또는 병렬로 연결하여 다양한 형태의 발광 다이오드 패키지를 형성할 수 있음을 보여준다.
도 16은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이고, 도 17은 도 16에 도시된 발광 다이오드 패키지의 회로도이다.
*도 16 및 도 17을 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3400)는 도 11 내지 도 13을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)를 복수 개로 직렬로 연결한 형태로 구비하되, n×n 형태로 배열한 후 직렬로 연결한 형태로 구비될 수 있다.
상기 발광 다이오드 패키지(3400)는 도 16에 도시한 바와 같이, 예를 들어, 16개의 상기 발광 다이오드 패키지(3100)를 직렬로 연결한 형태로, 4개의 발광 다이오드 패키지(3100)를 하나의 열로 하여 네 개의 열로 배열한 형태로 구비될 수 있다.
즉, 상기 발광 다이오드 패키지(3400)는 첫 번째 열의 첫 번째 발광 다이오드 패키지(3100)의 제1 범프(3172) 상에 제1 콘택부(3182)가 구비되고, 마지막 열의 마지막 발광 다이오드 패키지(3100)의 제2 범프(3174) 상에 제2 콘택부(3184)가 구비되고, 각 열 내의 발광 다이오드 패키지(3100)들은 서로 직렬로 연결되도록 이웃하는 발광 다이오드 패키지(3100)들의 제1 범프(3172)와 제2 범프(3174)가 서로 연결되도록 변형된 제1 범프(3172')들 및 제2 범프(3174')들을 구비하며, 어느 하나의 열의 마지막 발광 다이오드 패키지(3100) 또는 어느 하나의 열의 첫 번째 발광 다이오드 패키지(3100)는 아래 열 또는 윗 열의 발광 다이오드 패키지(3100)들은 직렬로 연결되도록 아래 열 또는 윗 열의 발광 다이오드 패키지(3100)들의 제1 범프(3172)와 제2 범프(3174)가 서로 연결되도록 변형된 제1 범프(3172')들 및 제2 범프(3174')들을 구비할 수 있다.
도 18은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지를 도시한 평면도이고, 도 19는 도 18에 도시된 발광 다이오드 패키지의 회로도이다.
도 18 및 도 19를 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3500)는 도 11 내지 도 13을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)를 복수 개로 연결한 형태로 구비하여 n×n 형태로 배열한 형태로 구비되되, 교류 전원을 이용할 수 있도록 병렬 연결, 바람직하게는 부분적인 병렬 연결로 연결된 형태로 구비될 수 있다.
본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3500)는, 예를 들어 상기 발광 다이오드 패키지(3500)가 도 11 내지 도 13을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)가 4×4 형태로 구비되어 있다면, 제1 콘택부(3182) 및 제2 콘택부(3184)를 통해 교류 전원이 인가되면 전체 발광 다이오드 패키지(3100)들 중 2/3, 즉, 9개의 발광 다이오드 패키지(3100)들은 항상 발광하는 형태로 구비될 수 있다.
즉, 상기 발광 다이오드 패키지(3500)는 첫 번째 열의 첫 번째 발광 다이오드 패키지들(3100)의 제2 범프(3174)와 두 번째 열의 첫 번째 발광 다이오드 패키지(3100)의 제1 범프(3172)를 연결한 제1 콘택부(3182)를 구비하고, 세 번째 열의 마지막 발광 다이오드 패키지(3100)의 제2 범프(3174)와 네 번째 열의 마지막 발광 다이오드 패키지(3100)의 제1 범프(3172)를 연결하는 제2 콘택부(3184)를 구비할 수 있다.
또한, 상기 발광 다이오드 패키지(3500)는 상기 제1 콘택부(3182)와 연결되며, 첫 번째 열의 첫 번째 내지 세 번째 발광 다이오드 패키지(3100)들이 직렬로 연결된 제1 직렬 연결부(DC1)를 구비할 수 있다.
상기 발광 다이오드 패키지(3500)는 상기 제1 콘택부(3182)와 연결되며, 두 번째 내지 네 번째 열의 첫 번째 발광 다오드 패키지(3100)들이 직렬로 연결된 제2 직렬 연결부(DC2)를 구비할 수 있다.
상기 발광 다이오드 패키지(3500)는 상기 제2 콘택부(3184)와 연결되며, 첫 번째 내지 세 번째 열 각각의 마지막 발광 다이오드 패키지(3100)들이 직렬로 연결된 제3 직렬 연결부(DC3)를 구비할 수 있다.
상기 발광 다이오드 패키지(3500)는 상기 제2 콘택부(3182)와 연결되며, 네 번째 열의 두 번째 내지 마지막 발광 다이오드 패키지(3100)들이 직렬로 연결된 제4 직렬 연결부(DC4)를 구비할 수 있다.
상기 발광 다이오드 패키지(3500)는 두 번째 열의 세 번째 발광 다이오드 패키지(3100), 세 번째 열의 세 번째 발광 다이오드 패키지(3100), 두 번째 열의 두 번째 발광 다이오드 패키지(3100) 및 세 번쩨 열의 두 번째 발광 다이오드 패키지(3100)들이 직렬로 연결된 제5 직렬 연결부(DC5)를 구비할 수 있다.
그러므로, 상기 발광 다이오드 패키지(3500)는 상기 제1 직렬 연결부(DC1)와 제3 직렬 연결부(DC3)은 서로 역으로 연결되고, 상기 제2 직렬 연결부(DC2)와 제4 직렬 연결부(DC4)는 서로 역으로 연결되고, 상기 제5 직렬 연결부(DC5)는 상기 제1 직렬 연결부(DC1)와 제3 직렬 연결부(DC3) 사이 및 상기 제2 직렬 연결부(DC2)와 제4 직렬 연결부(DC4) 사이에 연결되어 상기 제1 콘택부(3182) 및 제2 콘택부(3184) 사이에 교류 전원이 연결되면, 어느 한 반파에서는 상기 제2, 제3 및 제5 직렬 연결부(DC2, DC3 및 DC5)가 발광되고, 다른 한 반파에서는 상기 제1, 제4 및 제5 직렬 연결부(DC1, DC4 및 DC5)가 발광될 수 있다.
도 20 내지 도 27은 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법을 보여주는 단면도들이다.
도 20을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법은 우선 기판(1110)을 준비한다.
이때, 상기 기판(1110)은 성장 기판일 수 있으며, 상기 성장 기판은 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있으나, 바람직하게는 상기 성장 기판은 사파이어 기판일 수 있다. 이때, 상기 기판(1110)의 그 타측 표면에는 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들이 미리 구비된 기판일 수도 있다.
이어서, 상기 기판(1110) 상에 제1형 반도체층(1122), 활성층(1124) 및 제2형 반도체층(1126)을 포함하는 복수의 반도체층을 형성할 수 있다. 이때, 상기 기판(1110)과 제1형 반도체층(1122) 사이에 버퍼층(미도시), 상기 활성층(1124)과 제2형 반도체층(1126) 사이에 블로킹층(미도시) 및 상기 제2형 반도체층(1126) 상에 고농도 도핑 제2형 반도체층(미도시)을 형성하는 공정을 더 진행할 수 있다.
상기 반도체층들은 에피텍셜 성장으로 형성할 수도 있고, 화학적 기상 증착법 또는 물리적 기상 증착법 등 다양한 형성 방법으로 상기 기판(1110) 상에 형성할 수 있다.
도 21을 참조하여 설명하면, 상기 기판(1110) 상에 형성된 상기 반도체층들을 식각하여 제1형 반도체층(1122), 활성층(1124) 및 제2형 반도체층(1126)을 포함하는 반도체 구조체층(1120)을 형성하고, 상기 반도체 구조체층(1120)의 상기 제1형 반도체층(1122) 및 제2형 반도체층(1126) 상에 각각 형성된 제1 접촉 패드(1132) 및 제2 접촉 패드(1134)를 포함하는 접촉 패드들(1130) 및 상기 제1 접촉 패드(1132) 및 제2 접촉 패드(1134) 상에 각각 형성된 제1 범프(1142) 및 제2 범프(1144)를 포함하는 범프들(1140)을 포함하는 발광 다이오드를 적어도 하나를 형성한다.
즉, 도 20을 참조하여 설명한 바와 같이 상기 기판(1110) 상에 상기 반도체층들을 형성한 후, 상기 반도체층들의 일부, 즉, 적어도 상기 제2형 반도체층(1126) 및 활성층(1124)을 식각하여 상기 제1형 반도체층(1122)의 일부를 노출시키는 메사 식각 공정과 상기 제2형 반도체층(1126), 활성층(1124) 및 제1형 반도체층(1122)을 포함하는 반도체층들을 식각하여 분리하는 반도체층 분리 식각 공정을 실시하여 상기 기판(1110) 상에 복수 개의 반도체 구조체층(1120)을 형성한다. 그리고, 상기 반도체 구조체층(1120)들 상에 각각 접촉 패드들(1130)과 범프들(1140)을 형성하여 발광 다이오드를 제조한다.
이때, 상기 범프들(1140)은 다양한 형태로 형성될 수 있다. 즉, 상기 범프들(1140)은 스터드 범프로 형성할 수 있고, 마스크 등을 이용하여 증착 및 식각 공정을 이용하여 형성할 수도 있고, 도금법을 이용하여 형성할 수도 있다.
한편, 본 발명의 일 실시 예에 따른 발광 다이오드 제조 방법은 범프들(1140)을 형성함에 있어, 상기 제1 접촉 패드(1132) 및 제2 접촉 패드(1134) 상에는 각각 하나의 제1 범프(1142) 및 제2 범프(1144)를 형성하는 것을 도시하고 이를 중심으로 설명하고 있으나, 도 4 및 도 5를 참조하여 설명하는 바와 같이 상기 제1 접촉 패드(1132) 및 제2 접촉 패드(1134) 상에 각각 복수 개의 제1 범프(1142) 및 복수 개의 제2 범프(1144)들이 형성될 수도 있다.
이때, 도 20 및 도 21을 참조하여 설명한 발광 다이오드를 제조하는 방법은 일 실시 예에 불과하며, 상기 상술한 방법 이외의 다른 방법, 즉, 공지된 다양한 방법으로 제조할 수도 있다.
도 22를 참조하여 설명하면, 상기 발광 다이오드가 형성된 기판(1110) 상에 절연 물질층(1152)을 형성한다. 이때, 상기 절연 물질층(1152)은 상기 기판(1110) 상에 절연 물질을 형성함으로써 형성할 수 있다. 상기 절연 물질층(1152)은 실리콘계 산화물, 실리콘계 질화물 등의 무기물로 이루어질 수 있고, 레진 등과 같은 유기물으로 이루어질 수 있으며, 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 증착법을 이용할 수 있으며, 스핀 코팅 등과 같은 코팅법을 이용하여 형성할 수 있다.
이때, 상기 절연 물질층(1152)은 적어도 상기 반도체 구조체층(1120), 바람직하게는 도 22에 도시된 바와 같이 상기 기판(1110)의 일측 표면 모두를 덮는 형태, 즉, 상기 반도체 구조체층(1120) 뿐만 아니라 상기 범프들(1140)을 완전히 덮는 형태로 형성된다.
도 23을 참조하여 설명하면, 상기 절연 물질층(1152)을 상기 범프들(1140)의 일부가 노출되도록 CMP(chemical mechanical polishing) 공정으로 평탄화하여 보호층(1150)을 형성한다. 이때, 상기 CMP 공정 뿐만 아니라 랩핑(lapping) 등의 다양한 방법으로 평탄화하여 상기 범프들(1140)이 노출된 보호층(1150)을 형성할 수 있다.
또한, 상기 절연 물질층(1152)을 형성할 때, 상기 범프들(1140)을 덮을 정도로 그 두께를 조절하여 형성한 후, 평탄화 공정을 이용하지 않고, 마스크를 이용하여 상기 범프들(1140)을 노출시키는 식각 공정을 실시하여 상기 범프들(1140)이 노출된 보호층(1150)을 형성할 수 있다.
도 24를 참조하여 설명하면, 상기 범프들(1140)이 노출된 보호층(1150) 상에 상기 범프 패드들(1160)을 형성할 수 있다. 이때, 도 24에서는 도시하고 있지 않으나, 상기 범프 패드들(1160)을 형성하기 이전에 상기 전류 분산층들(1190)을 형성하는 공정을 진행할 수도 있다.
상기 범프 패드들(1160)은 화학적 기상 증착법 또는 물리적 기상 증착법 등으로 증착한 후 패터닝하여 형성할 수도 있고, 도금법 등을 이용하여 형성할 수도 있다. 이때, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법에서의 상기 범프 패드들(1160)은 도 1을 참조하여 설명한 범프 패드들(1160)을 형성하는 것으로 설명하고 있으나, 도 2 및 도 3을 참조하여 설명한 범프 패드들(1160)과 같이 비교적 크기가 큰 범프 패드들을 형성할 수도 있다.
이때, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법은 도 20 내지 도 27을 참조하여 설명하는 바와 같이 하나의 발광 다이오드 패키지(1100)는 기판(1110) 상에 하나의 발광 다이오드가 구비된 형태인 것을 중심으로 설명하고 있으나, 상기 기판(1110) 상에 복수 개의 발광 다이오드를 형성하고, 상기 발광 다이오드들을 직렬 또는 병렬로 어레이(array)하여 구비된 형태로 제조할 수도 있다.
즉, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법은 도 24에 도시하고 있는 바와 같이 기판(1110)의 상기 제1 범프(1142) 및 제2 범프(1144) 상에 각각 제1 범프 패드(1162) 및 제2 범프 패드(1164)를 형성한 후 이후 공정에서 상기 기판(1110)을 분할하여 발광 다이오드 패키지를 제조하는 방법을 도시하고 설명하고 있다. 그러나, 상기 기판(1110) 상에 복수 개의 발광 다이오드를 형성하고, 이웃하는 발광 다이오드의 제1 범프(1142) 및 제2 범프(1144)를 하나의 범프 패드 또는 상기 전류 분산층으로 연결함으로써 두 개의 발광 다이오드를 직렬 또는 병렬로 연결하여 제조하고, 이후, 도 27을 참조하여 설명하는 기판 분할 공정에서 하나의 기판(1110) 상에 복수 개의 발광 다이오드가 구비되도록 상기 기판(1110)을 분할함으로써, 하나의 기판(1110) 상에 복수 개의 발광 다이오드가 어레이된 발광 다이오드 패키지를 제조할 수도 있다.
도 25를 참조하여 설명하면, 상기 기판(1110)의 일측 표면 상에 상기 범프 패드들(1160)을 형성한 후, 상기 기판(1110)의 타측 표면에는 레이저 또는 블라스트를 이용하여 상기 기판(1110)의 타측 표면(1112)의 일정 영역에는 상기 기판(1110)을 분할할 수 있는 V홈(1116)을 형성하고, 상기 기판(1110)의 타측 표면(1112)의 모서리에는 측면 경사(1114)를 형성할 수 있다.
이때, 상기 블라스트는 샌드 블라스트일 수 있다. 상기 기판(1110)의 타측 표면(1112)에 상기에서 상술한 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들이 미리 구비되어 있지 않은 경우, 상기 V홈(1116)을 형성하는 공정에서 상기 레이저 또는 블라스트로 상기 나방눈 패턴(미도시) 또는 블라스트 자국(미도시) 등과 같이 광 추출 효율을 높이기 위한 패턴들 또는 요철들을 형성할 수 있다. 이때, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법에 의해 제조된 발광 다이오드 패키지에 상기 측면 경사(1114)가 구비될 필요가 없는 경우에는 본 공정은 생략될 수 있다.
도 26을 참조하여 설명하면, 상기 기판(1110)의 타측 표면(1112) 상, 바람직하게는 상기 기판(1110)의 타측 표면(1112) 뿐만 아니라 측면 경사(1114) 및 V홈(1116) 상에 형광체층(1170)을 형성한다. 상기 형광체층(1170)은 컨포멀 코팅(conformal coating)으로 형성할 수 있다. 이때, 본 발명의 일 실시 예에 따른 발광 다이오드 패키지 제조 방법에 의해 제조된 발광 다이오드 패키지에 형광체층(1170)이 구비될 필요가 없는 경우에는 본 공정은 생략될 수 있다.
도 27을 참조하여 설명하면, 상기 기판(1110)을 분할하는 기판 분할 공정을 진행하여 발광 다이오드 패키지(1100)를 제조한다.
이때, 상기 기판(1110)의 타측 표면에 V홈(1116)이 형성되어 있는 경우, 상기 V홈(1116)을 기준으로 상기 기판(1110)을 분할하고, 상기 V홈(1116)이 측면 경사(1114)가 되도록 한다.
한편, 상기 기판(1110)을 분할하는 공정에서 상기 기판(1110)을 분할하고자 하는 가상의 분할 라인을 따라 상기 기판(1110) 내부에 내부 가공 레이저 빔을 조사하여 상기 기판(1110)의 분할을 용이하게 할 수 있다.
한편, 상기 기판(1110)의 타측 표면에 상기 V홈(1116)이 형성되어 있지 않는 경우, 일반적은 스크라이빙 공정을 이용하여 상기 기판(1110)을 분할하여 발광 다이오드 패키지(1100)를 제조할 수도 있다.
도 28 내지 도 38은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법을 보여주는 단면도들이다.
도 28을 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법은 우선 성장 기판(3110)을 준비한다.
이때, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법은 도 11 내지 도 13을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)를 제조하는 방법을 중심으로 설명하나, 도 14를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3200), 도 15를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3300), 도 16 및 도 17를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3400) 및 도 18 및 도 19를 참조하여 설명하는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3500)를 제조하는 방법으로도 적용될 수 있다.
상기 성장 기판(3100)은 도 38에 도시된 바와 같이 다이오드 영역(DR)과 분할 영역(VR)이 정의될 수 있다. 이때, 상기 다이오드 영역(DR)은 상기 발광 다이오드 패키지(3100)가 형성되는 영역이고, 상기 분할 영역(VR)은 상기 성장 기판(3110) 상에 형성된 복수 개의 발광 다이오드 패키지(3100)를 분할하기 위한 영역일 수 있다.
한편, 상기 다이오드 영역(DR)은 구조체 영역(SR)들과 갭 영역(GR)들을 포함할 수 있다.
상기 영역들이 정의된 성장 기판(3110)의 일측 표면 상에 제1 형 반도체층(3122), 활성층(3124) 및 제2 형 반도체층(3126)을 순차적으로 형성한다.
이때, 상기 제1 형 반도체층(3122), 활성층(3124) 및 제2 형 반도체층(3126)은 에피텍셜 성장으로 연속적으로 형성할 수 있다.
도 29를 참조하여 설명하면, 상기 성장 기판(3110)의 활성층(3124) 및 제2 형 반도체층(3126)을 메사 식각하여 상기 구조체 영역(SR)들 내에 각각 제1 형 반도체층(3122), 활성층(3124) 및 제2 형 반도체층(3126)을 포함하는 반도체 구조체층(3120)을 형성한다.
한편, 상기 반도체 구조체층(3120) 상에 오믹 콘택층(3130)을 형성할 수 있다. 이때, 상기 오믹 콘택층(3130)은 상기 반도체 구조체층(3120)을 형성하는 메사 식각 공정 후, 별도의 공정으로 상기 오믹 콘택층(3130)을 형성할 수 있다.
또한, 상기 오믹 콘택층(3130)은 상기 메사 식각 공정 이전, 즉, 메사 식각 공정을 통해 상기 반도체 구조체층(3120)을 형성하기 전에 상기 제2 형 반도체층(3126) 상에 오믹 콘택 형성층을 형성한 후, 상기 오믹 콘택 형성층을 먼저 식각하여 오믹 콘택층(3130)을 형성하고 이후, 상기 반도체 구조체층(3120)을 형성하는 공정을 진행하여 형성할 수도 있다. 이때에는 상기 메사 식각 공정을 진행하기 위한 마스크 패턴을 이용하여 상기 오믹 콘택층(3130)을 형성하는 것일 수 있다.
도 30을 참조하여 설명하면, 상기 반도체 구조체층(3120)이 복수 개 형성된 성장 기판(3110) 상에 제1 패드(3144) 및 제2 패드(3142)를 각각 복수 개 형성한다.
이때, 상기 제1 패드(3144)들은 상기 다이오드 영역(DR) 내의 갭 영역(GR) 상의 일정 영역들 상에 형성한다. 상기 제1 패드(3144)들은 상기 갭 영역(GR)들 상에 구비되되, 상기 반도체 구조체층(3120)을 형성하는 메사 식각으로 노출된 상기 제1 형 반도체층(3122)의 일정 영역들 상에 구비된다.
상기 제2 패드(3142)들은 상기 오믹 콘택층(3130)들 상에 구비된다.
이때, 상기 제1 패드(3144)들 및 제2 패드(3142)들은 상기 반도체 구조체층(3120)이 형성된 상기 성장 기판(3110) 상에 패드 형성 물질층을 형성한 후 패터닝 공정을 진행하여 형성할 수도 있고, 상기 반도체 구조체층(3120)이 형성된 상기 성장 기판(3110) 상에 상기 제1 패드(3144)들 및 제2 패드(3142)들에 대응하는 개구부들을 구비한 마스크 패턴을 먼저 형성하고, 패드 형성 물질층을 형성한 후, 상기 마스크 패턴을 리프트 오프(lift off)시켜 형성할 수도 있다.
도 31을 참조하여 설명하면, 상기 제1 패드(3144)들 및 제2 패드(3142)들이 형성된 성장 기판(3110) 상에 제1 절연막(3152)을 형성한다.
이때, 상기 제1 절연막(3152)은 상기 제1 패드(3144)들 및 제2 패드(3142)들 각각의 일부 영역들을 오픈하는 개구부들(3152a, 3152b)을 구비할 수 있다.
도 32를 참조하여 설명하면, 상기 제1 절연막(3152)이 형성된 성장 기판(3110) 상에 제1 연결 배선(3162) 및 제2 연결 배선(3164)을 각각 복수 개 형성한다.
이때, 상기 제1 연결 배선(3162)은 상기 제1 절연막(3152)의 개구부들(3152a)을 통해 노출된 제1 패드(3144)들을 전기적으로 연결하도록 형성되며, 상기 제2 연결 배선(3164)은 상기 제1 절연막(3152)의 개구부들(3152b)을 통해 노출된 제2 패드(3142)들을 전기적으로 연결하도록 형성될 수 있다.
이때, 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164) 각각은 도 12 또는 도 13을 참조하여 설명한 바와 같은 제1 연결 배선(3162) 및 제2 연결 배선(3164)으로 상기 다이오드 영역(DR) 내에 형성될 수 있다.
이때, 상기 제1 연결 배선(3162)들 및 제2 연결 배선(3164)들은 상기 제1 절연막(3152)이 형성된 상기 성장 기판(3110) 상에 연결 배선 형성 물질층을 형성한 후 패터닝 공정을 진행하여 형성할 수도 있고, 상기 제1 절연막(3152)이 형성된 상기 성장 기판(3110) 상에 상기 제1 연결 배선(3162)들 및 제2 연결 배선(3164)들에 대응하는 개구부들을 구비한 마스크 패턴을 먼저 형성한 후, 연결 배선 형성 물질층을 형성한 후, 상기 마스크 패턴을 리프트 오프시켜 형성할 수도 있다.
도 33을 참조하여 설명하면, 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164)이 형성된 성장 기판(3110) 상에 제2 절연막(3154)을 형성한다.
이때, 상기 제2 절연막(3154)은 상기 제1 연결 배선(3162) 및 제2 연결 배선(3164) 각각의 일부 영역들을 오픈하는 개구부들(3154a, 3154b)을 구비할 수 있다.
도 34를 참조하여 설명하면, 상기 제2 절연막(3154)이 형성된 성장 기판(3110) 상에 제1 범프(3172) 및 제2 범프(3174)를 각각 복수 개 형성한다.
이때, 상기 제1 범프(3172)는 상기 제2 절연막(3154)의 개구부들(3154a)을 통해 노출된 제1 연결 배선(3162)에 전기적으로 연결하도록 형성되며, 상기 제2 범프(3174)는 상기 제2 절연막(3154)의 개구부들(3154b)을 통해 노출된 제2 연결 배선(3164)에 전기적으로 연결하도록 형성될 수 있다.
이때, 상기 제1 범프(3172) 및 제2 범프(3174)는 상기 제2 절연막(3154)이 형성된 상기 성장 기판(3110) 상에 범프 형성 물질층을 형성한 후 패터닝 공정을 진행하여 형성할 수도 있고, 상기 제2 절연막(3154)이 형성된 상기 성장 기판(3110) 상에 상기 제1 범프(3172) 및 제2 범프(3174)에 대응하는 개구부들을 구비한 마스크 패턴을 먼저 형성한 후, 범프 형성 물질층을 형성한 후, 상기 마스크 패턴을 리프트 오프시켜 형성할 수도 있다.
이때, 상기 제1 범프(3172) 및 제2 범프(3174)는 도 14 내지 도 19를 참조하여 설명한 제1 범프(3172') 및 제2 범프(3174') 즉, 이웃하는 발광 다이오드 패키지(3100)들의 제1 범프(3172)와 제2 범프(3174) 또는 아래 열 또는 윗 열의 발광 다이오드 패키지(3100)의 제1 범프(3172)와 제2 범프(3174) 사이를 각각 연결하도록 변형된 제1 범프(3172') 및 제2 범프(3174')를 형성함으로써 도 14 내지 도 19를 참조하여 설명한 발광 다이오드 패키지(3200, 3300, 3400, 3500)를 형성할 수도 있다.
도 35를 참조하여 설명하면, 상기 성장 기판(3110)의 일정 영역, 바람직하게는 상기 성장 기판(3110)의 분할 영역(VR)들에서 각각의 발광 다이오드 패키지(3100, 3200, 3300, 3400, 3500)들이 분리되도록 상기 제1 형 반도체층(3122), 제1 절연막(3152), 제2 절연막(3154) 및 성장 기판(3110)을 동시에 식각하여 상기 분할 영역(VR)들에 V컷들을 형성하는 V컷 식각을 실시할 수 있다.
상기 V컷 식각은 상기 발광 다이오드 패키지(3100, 3200, 3300, 3400, 3500)들의 상기 성장 기판(3110)의 가장 자리에 측면 경사(3112)들을 형성한다. 이때, 상기 V컷들은 상기 성장 기판(3110)의 일측 표면으로부터 일정 깊이, 즉, 일정 두께까지 V형의 홈을 형성함으로 형성될 수 있다.
이때, 도 35에서는 모든 상기 분할 영역(VR)들에서 상기 제1 형 반도체층(3122), 제1 절연막(3152), 제2 절연막(3154) 및 성장 기판(3110)을 동시에 식각하는 상기 V컷 식각 만을 실시하는 발광 다이오드 패키지(3100)를 제조하는 방법을 중심으로 설명하고 있으나, 상기 분할 영역(VR)들 중 어느 분할 영역(VR)들(즉, 도 39 내지 도 41에서 구분 영역(PR)으로 도시됨)에서는 분할 식각을 실시하고, 나머지 분할 영역(VR)들에서는 상기 V컷 식각을 실시하여 상기 발광 다이오드 패키지(3100)를 복수 개 구비한 상기 발광 다이오드 패키지(3200, 3300, 3400, 3500)들을 형성할 수도 있는다(자세한 설명은 도 39 내지 도 41 참조). 이때, 상기 분할 식각을 실시하는 상기 분할 영역(VR)은 상기 발광 다이오드 패키지(3200, 3300, 3400, 3500) 내에 위치한 분할 영역(VR)일 수 있으며, 상기 분할 식각은 적어도 상기 제1 형 반도체층(3122)을 식각하여 분할하는 식각일 수 있다.
도 36을 참조하여 설명하면, 상기 제1 범프(3172) 및 제2 범프(3174)가 형성된 성장 기판(3110) 상에 제3 절연막(3156)을 형성한다.
상기 제3 절연막(3156)은 상기 제1 범프(3172)들 및 제2 범프(3174)들 각각의 일부 영역들을 오픈하는 개구부들(3156a, 3156b)을 구비할 수 있다.
이때, 상기 제3 절연막(3156)은 상기 분할 식각으로 인해 노출된 상기 성장 기판(3110)의 일측 표면 또는 상기 V컷 식각으로 노출된 상기 성장 기판의 V형의 홈들 뿐만 아니라 상기 제1 절연막(3152) 및 제2 절연막(3154)의 측면 등을 덮도록 형성될 수 있다.
도 37을 참조하여 설명하면, 상기 제3 절연막(3156)이 형성된 성장 기판(3110) 상에 제1 콘택부(3182) 및 제2 콘택부(3184)를 형성한다.
이때, 상기 제1 콘택부(3182)는 상기 제3 절연막(3156)의 개구부(3156a)를 통해 노출된 제1 범프(3172)에 전기적으로 연결하도록 형성되며, 상기 제2 콘택부(3184)는 상기 제3 절연막(3156)의 개구부(3156b)를 통해 노출된 제2 범프(3174)에 전기적으로 연결하도록 형성될 수 있다.
이때, 상기 제1 콘택부(3182) 및 제2 콘택부(3184)는 상기 제3 절연막(3156)이 형성된 상기 성장 기판(3110) 상에 콘택부 형성 물질층을 형성한 후 패터닝 공정을 진행하여 형성할 수도 있고, 상기 제3 절연막(3156)이 형성된 상기 성장 기판(3110) 상에 상기 제1 콘택부(3182) 및 제2 콘택부(3184)에 대응하는 개구부들을 구비한 마스크 패턴을 먼저 형성한 후, 콘택부 형성 물질층을 형성한 후, 상기 마스크 패턴을 리프트 오프시켜 형성할 수도 있다.
도 38을 참조하여 설명하면, 상기 제1 콘택부(3182) 및 제2 콘택부(3184)를 형성한 상기 성장 기판(3110)의 상기 분할 영역(VR), 특히 상기 V컷 식각으로 상기 성장 기판(3110)에 V형의 홈이 형성된 상기 분할 영역(VR)들을 이용하여 상기 성장 기판(3110)을 분할하여 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)를 제조할 수 있다.
이때, 상기 V컷 식각으로 형성된 V형의 홈의 일부가 상기 성장 기판(3110)의 가장 자리에 측면 경사(3112)를 형성한다
한편, 도 38에서는 상기 제1 콘택부(3182) 및 제2 콘택부(3184)를 형성한 성장 기판(3110)을 분할하여 발광 다이오드 패키지(3100)를 형성하는 방법을 설명하고 있으나, 도 35을 참조하여 설명한 바와 같이 상기 성장 기판(3110)에 상기 제1 범프(3172) 및 제2 범프(3174)를 형성한 후, 상기 V컷 식각을 실시하고, 바로 분할하여 상기 제1 범프(3172) 및 제2 범프(3174)가 노출된 발광 다이오드 패키지를 형성할 수 있다.
도 39 내지 도 41은 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법을 보여주는 단면도들이다. 이때, 도 39 내지 도 41은 도 14를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3200)의 절반의 단면, 즉, 도 14에 도시된 F-F'선을 따라 절취한 단면을 도시한 도들일 수 있다.
도 39를 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법은 우선 성장 기판(3110)을 준비한다.
이때, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지 제조 방법은 도 14를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3200)를 제조하는 방법을 중심으로 설명하나, 도 15를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3300), 도 16 및 도 17을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3400) 및 도 18 및 도 19를 참조하여 설명하는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3500)를 제조하는 방법으로도 적용될 수 있다. 즉, 본원 발명의 또 다른 실시 예에 따른 발광 다이오드 패키지(3100)가 복수 개 연결된 형태의 실시 예들에 적용될 수 있다.
상기 성장 기판(3110)은 도 39에 도시된 바와 같이 다이오드 영역(DR), 구분 영역(PR) 및 분할 영역(VR)이 정의될 수 있다. 이때, 상기 다이오드 영역(DR)은 상기 발광 다이오드 패키지(3100)가 형성되는 영역이고, 상기 구분 영역(PR)은 상기 발광 다이오드 패키지(3200, 3300, 3400, 3500) 내에서 상기 발광 다이오드 패키지(3100)들을 구분하기 위한 영역으로 분할 식각이 이루어지는 영역이고, 상기 분할 영역(VR)은 상기 발광 다이오드 패키지(3100)들을 포함하는 복 수개의 발광 다이오드 패키지(3200, 3300, 3400, 3500)를 분할하는 위한 영역으로 V컷 식각이 이루어지는 영역일 수 있다.
한편, 상기 다이오드 영역(DR)은 구조체 영역(SR)들과 갭 영역(GR)들을 포함할 수 있다.
상기 영역들이 정의된 성장 기판(3110)의 일측 표면 상에 도 28 내지 도 33을 참조하여 설명하는 바와 같이 상기 성장 기판(3110)의 일측 표면 상에 상기 반도체 구조체층(3120), 오믹 콘택층(3130), 제1 패드(3144), 제2 패드(3142), 제1 절연막(3152), 제1 연결 배선(3162) 및 제2 연결 배선(3164)을 형성할 수 있다.
이어서, 상기 발광 다이오드 패키지(3200, 300, 400, 500)들 내의 발광 다이오드 패키지(3100)들을 분리하는 분할 식각을 실시한다. 즉, 도 39에 도시된 바와 같이 세 개의 발광 다이오드 패키지(3100)를 구비한 상기 발광 다이오드 패키지(3200)는 상기 구분 영역(PR)들에서 상기 발광 다이오드 패키지(3200)의 발광 다이오드 패키지(3100)들이 서로 분리, 특히 제1 형 반도체층(3122)이 분리되도록 상기 제1 절연막(3152) 및 제1 형 반도체층(3122)을 분리하는 분할 식각을 실시한다.
이때, 상기 분할 식각은 상기 성장 기판(3110)의 일측 표면이 노출될 정도로 식각할 수도 있고, 상기 성장 기판(3110)을 일정 깊이로 식각할 수도 있다.
또한, 본 실시 예에서는 상기 제1 절연막(3152)을 형성한 후, 상기 분할 식각을 실시한 것으로 설명하고 있으나, 상기 반도체 구조체층(3120)을 형성한 후, 이후 설명될 제1 범프(3172) 및 제2 범프(3174)를 형성하기 전에 상기 분할 식각을 실시할 수 있다.
도 40을 참조하여 설명하면, 상기 제1 절연막(3152)이 형성된 상기 성장 기판(3110) 상에 도 33을 참조하여 설명하는 바와 같이 제2 절연막(3154)을 형성한다.
이어서, 상기 제2 절연막(3154) 상에 도 34를 참조하여 설명하는 바와 같이 제1 범프(3172) 및 제2 범프(3174)를 형성하며, 이와 동시에 제1 범프(3172') 및 제2 범프(3174')를 형성한다.
이어서, 도 35을 참조하여 설명하는 바와 같이 상기 발광 다이오드 패키지(3200, 3300, 3400, 3500)들이 분리되도록 상기 분할 영역(VR)의 상기 제1 형 반도체층(3122), 제1 절연막(3152), 제2 절연막(3154) 및 성장 기판(3110)을 식각하는 V컷 식각을 실시할 수 있다.
상기 V컷 식각은 상기 발광 다이오드 패키지(3200, 3300,3400, 3500)들을 개별의 패키지로 분리할 수 있는 V컷들을 형성할 수 있으며, 상기 분할 영역(VR)에서 실시될 수 있다. 이때, 상기 V컷들은 상기 성장 기판(3110)의 일측 표면으로부터 일정 깊이, 즉, 일정 두께까지 V형의 홈을 형성함으로 형성될 수 있다.
도 40에 도시된 바와 같이, 도 14를 참조하여 설명한 상기 발광 다이오드 패키지(3200)를 제조하는 경우, 상기 발광 다이오드 패키지(3200)들 사이의 상기 분할 영역(VR)들에서는 상기 V컷 식각을 실시하여 상기 성장 기판(3110)에 V컷을 형성하고, 상기 발광 다이오드 패키지(3200)들 내의 구분 영역(PR)들, 즉, 상기 발광 다이오드 패키지(3200)의 세 개의 발광 다이오드 패키지(3100)들 사이 사이에 구비된 두 개의 구분 영역(PR)들에서는 상기 제1 형 반도체층(3122) 및 제1 절연막(3152)을 식각하고, 상기 성장 기판(3110)의 일측 표면을 노출시키는 분할 식각을 할 수 있다.
도 41을 참조하여 설명하면, 상기 V컷들을 형성한 상기 성장 기판(3110) 상에 도 36을 참조하여 설명하는 바와 같이 제3 절연막(3156)을 형성한다.
이어서, 상기 제3 절연막(3156) 상에 도 19를 참조하여 설명하는 바와 같이 제1 콘택부(3182) 및 제2 콘택부(3184)를 형성한다.
그리고, 상기 제1 콘택부(3182) 및 제2 콘택부(3184)를 형성한 후, 도 38을 참조하여 설명하는 바와 같이 상기 V컷 식각으로 V형의 홈이 형성된 상기 분할 영역(VR)들을 이용하여 상기 성장 기판(3110)을 분할함으로써 상기 발광 다이오드 패키지(3200, 3300, 3400, 3500)을 제조할 수 있다.
이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
1110 : 기판 1120 : 반도체 구조체층
1130 : 접촉 패드들 1140 : 범프들
1150 : 보호층 1160 : 범프 패드들
1170 : 형광체층 1180 : 패시베이션층
1190 : 전류 분산층

Claims (14)

  1. 제1형 반도체층, 제2형 반도체층, 및 상기 제1형 반도체층과 제2형 반도체층의 사이에 위치하는 활성층을 포함하는 반도체 구조체층으로서, 상기 제2형 반도체층 및 활성층을 포함하는 메사 및 상기 제2형 반도체층 및 활성층이 메사 식각되어 제1형 반도체층이 노출된 영역을 포함하는 반도체 구조체층;
    상기 반도체 구조체층의 제2형 반도체층 상에 위치하는 오믹콘택층;
    상기 오믹콘택층 상에 위치하는 제2 패드;
    상기 오믹콘택층과 상기 제2 패드 및 상기 제1형 반도체층이 노출된 영역을 부분적으로 덮되, 상기 제2 패드를 오픈하는 제1 개구부 및 상기 제1형 반도체층이 노출된 영역 상에 위치하는 제2 개구부를 포함하는 제1 절연막;
    상기 제1 절연막의 제2 개구부를 통해 상기 제1형 반도체층에 전기적으로 접속하는 제1 연결 배선; 및
    상기 제1 절연막의 제1 개구부를 통해 상기 제2 패드와 전기적으로 접촉하는 제2 연결배선을 포함하고,
    상기 제1 절연막은 DBR층을 포함하고, 상기 DBR층은 상기 제1형 반도체층이 노출된 영역의 일부, 상기 메사의 측면 및 상기 제2 패드의 일부를 덮는 발광 다이오드 패키지.
  2. 청구항 1에 있어서,
    상기 제2 연결배선은 상기 제1 개구부 주변의 제1 절연막의 상면을 더 덮도록 연장되며,
    상기 제1 절연막의 일부는 상기 제2 연결배선과 상기 제2 패드 사이에 위치하는 발광 다이오드 패키지.
  3. 청구항 1에 있어서,
    상기 오믹콘택층은 ITO를 포함하고, 상기 제2 패드는 Ag를 포함하는 발광 다이오드 패키지.
  4. 청구항 1에 있어서,
    상기 제1 절연막 상에 위치하며, 각각 상기 제1 연결 배선 및 제2 연결배선을 노출시키는 제3 개구부 및 제4 개구부를 포함하는 제2 절연막을 더 포함하는 발광 다이오드 패키지.
  5. 청구항 4에 있어서,
    상기 제2 절연막 상부에 위치하는 제1 콘택부 및 제2 콘택부를 더 포함하되,
    상기 제1 콘택부는 제2 절연막의 제3 개구부를 통해 상기 제1 연결 배선에 전기적으로 접속하고, 상기 제2 콘택부는 상기 제4 개구부를 통해 상기 제2 연결 배선에 전기적으로 접속하는 발광 다이오드 패키지.
  6. 청구항 5에 있어서,
    상기 제1 연결 배선과 상기 제1 콘택부 사이에 배치되어 상기 제1 연결 배선과 상기 제1 콘택부를 전기적으로 연결하는 제1 범프; 및
    상기 제2 연결 배선과 상기 제2 콘택부 사이에 배치되어 상기 제2 연결 배선과 상기 제2 콘택부를 전기적으로 연결하는 제2 범프를 더 포함하는 발광 다이오드 패키지.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 제1형 반도체층이 노출된 영역 상에 위치하는 제1 패드를 더 포함하고,
    상기 제1 절연막의 제2 개구부는 상기 제1 패드를 노출시키며,
    상기 제1 연결 배선은 상기 제2 개구부를 통해 노출된 상기 제1 패드에 전기적으로 접촉하는 발광 다이오드 패키지.
  9. 삭제
  10. 청구항 8에 있어서,
    상기 제1 연결배선은 상기 제2 개구부 주변의 제1 절연막의 상면을 더 덮도록 연장되며,
    상기 제1 절연막의 일부는 상기 제1 연결배선과 상기 제1 패드 사이에 위치하는 발광 다이오드 패키지.
  11. 청구항 8에 있어서,
    상기 제1 절연막 상에 위치하며, 각각 상기 제1 연결배선 및 제2 연결 배선을 노출시키는 제3 개구부 및 제4 개구부를 포함하는 제2 절연막을 더 포함하는 발광 다이오드 패키지.
  12. 청구항 11에 있어서,
    상기 제2 절연막 상부에 위치하는 제1 콘택부 및 제2 콘택부를 더 포함하되,
    상기 제1 콘택부는 상기 제2 절연막의 제3 개구부를 통해 상기 제1 연결 배선에 전기적으로 접속하고, 상기 제2 콘택부는 상기 제4 개구부를 통해 상기 제2 연결 배선에 전기적으로 접속하는 발광 다이오드 패키지.
  13. 청구항 5 또는 12에 있어서,
    상기 제2 절연막 상에 위치하는 제3 절연막을 더 포함하고,
    상기 제3 절연막은 상기 제1 콘택부 및 상기 제2 콘택부의 아래에 위치하는 발광 다이오드 패키지.
  14. 청구항 13에 있어서,
    상기 제3 절연막은 상기 반도체 구조체의 측면을 덮는 발광 다이오드 패키지.
KR1020160065562A 2011-03-22 2016-05-27 발광 다이오드 패키지 및 그의 제조 방법 KR101894045B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201161466229P 2011-03-22 2011-03-22
US61/466,229 2011-03-22
US201161505107P 2011-07-06 2011-07-06
US61/505,107 2011-07-06
US201161552618P 2011-10-28 2011-10-28
US61/552,618 2011-10-28
US13/425,156 US10074778B2 (en) 2011-03-22 2012-03-20 Light emitting diode package and method for manufacturing the same
US13/425,156 2012-03-20

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120028780A Division KR20120107874A (ko) 2011-03-22 2012-03-21 발광 다이오드 패키지 및 그의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020180098605A Division KR102001663B1 (ko) 2018-08-23 2018-08-23 발광 다이오드 패키지

Publications (2)

Publication Number Publication Date
KR20160068715A KR20160068715A (ko) 2016-06-15
KR101894045B1 true KR101894045B1 (ko) 2018-09-04

Family

ID=46876582

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020120028780A KR20120107874A (ko) 2011-03-22 2012-03-21 발광 다이오드 패키지 및 그의 제조 방법
KR1020160065562A KR101894045B1 (ko) 2011-03-22 2016-05-27 발광 다이오드 패키지 및 그의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020120028780A KR20120107874A (ko) 2011-03-22 2012-03-21 발광 다이오드 패키지 및 그의 제조 방법

Country Status (3)

Country Link
US (4) US10074778B2 (ko)
KR (2) KR20120107874A (ko)
CN (3) CN108963051B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074778B2 (en) * 2011-03-22 2018-09-11 Seoul Viosys Co., Ltd. Light emitting diode package and method for manufacturing the same
EP3926698B1 (en) * 2011-09-16 2023-01-04 Seoul Viosys Co., Ltd. Light emitting diode
KR20140130618A (ko) * 2013-05-01 2014-11-11 서울바이오시스 주식회사 솔더 페이스트를 통해 접착된 발광 다이오드를 갖는 발광 다이오드 모듈 및 발광 다이오드
KR101546929B1 (ko) * 2013-09-24 2015-08-25 서울바이오시스 주식회사 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
KR101574135B1 (ko) * 2013-10-10 2015-12-03 (주)포인트엔지니어링 칩 실장 방법 및 칩 패키지
DE102014101492A1 (de) * 2014-02-06 2015-08-06 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
US10910350B2 (en) * 2014-05-24 2021-02-02 Hiphoton Co., Ltd. Structure of a semiconductor array
KR102408839B1 (ko) 2014-06-19 2022-06-14 루미리즈 홀딩 비.브이. 작은 소스 크기를 갖는 파장 변환 발광 디바이스
TWI625868B (zh) 2014-07-03 2018-06-01 晶元光電股份有限公司 光電元件及其製造方法
JP6519135B2 (ja) * 2014-09-26 2019-05-29 日亜化学工業株式会社 発光装置及び発光装置用基板
KR102497180B1 (ko) * 2015-03-11 2023-02-08 코닌클리케 필립스 엔.브이. 발광 디바이스 냉각
DE102015214222A1 (de) * 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement
JP6927970B2 (ja) * 2015-11-20 2021-09-01 ルミレッズ ホールディング ベーフェー 異なる電気的構成を可能にするダイボンドパッド設計
DE102015120642A1 (de) * 2015-11-27 2017-06-01 Osram Opto Semiconductors Gmbh Vorrichtung mit zumindest einem optoelektronischen Halbleiterbauelement
CN113948621A (zh) * 2016-01-13 2022-01-18 首尔伟傲世有限公司 发光元件
KR102624111B1 (ko) * 2016-01-13 2024-01-12 서울바이오시스 주식회사 자외선 발광소자
DE102017102112A1 (de) * 2016-02-04 2017-08-10 Epistar Corporation Lichtemittierendes Element und sein Herstellungsverfahren
KR20170139924A (ko) * 2016-06-10 2017-12-20 엘지전자 주식회사 투명 발광다이오드 필름
CN107919412B (zh) * 2016-10-11 2019-11-05 比亚迪股份有限公司 发光二极管及其制备方法
KR20180065342A (ko) * 2016-12-07 2018-06-18 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
TW201822322A (zh) * 2016-12-09 2018-06-16 美麗微半導體股份有限公司 具有多晶粒層疊的覆晶封裝整流／保護型二極體元件
WO2018113922A1 (en) * 2016-12-20 2018-06-28 Osram Opto Semiconductors Gmbh Light emitting element with an optoelectronic semiconductor chip
CN114388674A (zh) * 2016-12-21 2022-04-22 首尔伟傲世有限公司 高可靠性发光二极管
CN106784195B (zh) * 2017-01-11 2019-01-25 湘能华磊光电股份有限公司 一种提高发光二极管品质的外延生长方法
KR20190061147A (ko) * 2017-11-27 2019-06-05 주식회사 루멘스 엘이디 칩 및 그 엘이디 칩이 적용된 엘이디 모듈
TW201933625A (zh) 2018-01-19 2019-08-16 晶元光電股份有限公司 發光元件及其製造方法
KR102595821B1 (ko) * 2018-05-02 2023-10-30 서울바이오시스 주식회사 발광 소자 패키지
CN109103315B (zh) * 2018-07-28 2020-09-11 厦门三安光电有限公司 发光组件、微发光二极管及其显示装置
JP6866883B2 (ja) * 2018-08-30 2021-04-28 日亜化学工業株式会社 発光素子
KR102655204B1 (ko) * 2019-08-16 2024-04-04 엘지디스플레이 주식회사 마이크로led 표시장치
CN110752228B (zh) * 2019-10-28 2022-05-24 錼创显示科技股份有限公司 微型发光二极管装置
TWI714319B (zh) 2019-10-28 2020-12-21 錼創顯示科技股份有限公司 微型發光二極體裝置
KR20220086167A (ko) * 2020-12-16 2022-06-23 주식회사 에스엘바이오닉스 반도체 발광소자
TWI773322B (zh) * 2021-05-14 2022-08-01 友達光電股份有限公司 發光二極體
TWI787890B (zh) * 2021-06-30 2022-12-21 錼創顯示科技股份有限公司 微型發光二極體顯示裝置
CN115394762A (zh) * 2022-05-17 2022-11-25 诺视科技(苏州)有限公司 一种具有透明衬底的像素级分立器件及其制作方法
WO2024016221A1 (en) * 2022-07-20 2024-01-25 Innoscience (Zhuhai) Technoeogy Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164423A (ja) * 2008-01-08 2009-07-23 Nichia Corp 発光素子
JP2011507234A (ja) * 2007-12-06 2011-03-03 ブリッジラックス・インク 改善されたｌｅｄ構造
KR101021416B1 (ko) * 2009-08-03 2011-03-14 한국광기술원 파장변환기둥들을 구비하는 발광다이오드 및 이의 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287458B2 (ja) * 1998-06-24 2002-06-04 日本電気株式会社 超高速・低電圧駆動アバランシェ増倍型半導体受光素子
KR100586949B1 (ko) * 2004-01-19 2006-06-07 삼성전기주식회사 플립칩용 질화물 반도체 발광소자
US7179670B2 (en) * 2004-03-05 2007-02-20 Gelcore, Llc Flip-chip light emitting diode device without sub-mount
US20060001035A1 (en) 2004-06-22 2006-01-05 Toyoda Gosei Co., Ltd. Light emitting element and method of making same
JP4951937B2 (ja) 2005-10-28 2012-06-13 日亜化学工業株式会社 発光装置
CN101485001B (zh) * 2006-05-01 2011-02-02 三菱化学株式会社 集成型半导体发光装置及其制造方法
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
CN100580965C (zh) 2007-12-12 2010-01-13 厦门市三安光电科技有限公司 一种基于复合式低阻缓冲结构的薄膜led芯片器件及其制造方法
US20090173956A1 (en) * 2007-12-14 2009-07-09 Philips Lumileds Lighting Company, Llc Contact for a semiconductor light emitting device
CN101325236A (zh) * 2008-07-30 2008-12-17 鹤山丽得电子实业有限公司 发光二极管芯片及其制造方法
JP4799606B2 (ja) * 2008-12-08 2011-10-26 株式会社東芝 光半導体装置及び光半導体装置の製造方法
CN101452988B (zh) * 2008-12-30 2010-11-17 北京大学 一种薄膜型led制备方法
WO2010151600A1 (en) * 2009-06-27 2010-12-29 Michael Tischler High efficiency leds and led lamps
US8390009B2 (en) * 2010-02-16 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitting diode (LED) package systems
JP5793292B2 (ja) 2010-02-17 2015-10-14 豊田合成株式会社 半導体発光素子
US9070851B2 (en) * 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US10074778B2 (en) * 2011-03-22 2018-09-11 Seoul Viosys Co., Ltd. Light emitting diode package and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011507234A (ja) * 2007-12-06 2011-03-03 ブリッジラックス・インク 改善されたｌｅｄ構造
JP2009164423A (ja) * 2008-01-08 2009-07-23 Nichia Corp 発光素子
KR101021416B1 (ko) * 2009-08-03 2011-03-14 한국광기술원 파장변환기둥들을 구비하는 발광다이오드 및 이의 제조방법

Also Published As

Publication number Publication date
KR20120107874A (ko) 2012-10-04
US10074778B2 (en) 2018-09-11
US10727376B2 (en) 2020-07-28
CN107316929B (zh) 2019-07-12
US20230155072A1 (en) 2023-05-18
US20200350469A1 (en) 2020-11-05
US20190019923A1 (en) 2019-01-17
CN108963051A (zh) 2018-12-07
US11563152B2 (en) 2023-01-24
KR20160068715A (ko) 2016-06-15
CN102694107A (zh) 2012-09-26
US20120241793A1 (en) 2012-09-27
CN102694107B (zh) 2018-10-23
CN107316929A (zh) 2017-11-03
CN108963051B (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
KR101894045B1 (ko) 발광 다이오드 패키지 및 그의 제조 방법
US10411162B2 (en) Semiconductor light-emitting device including penetrating trenches
KR101978968B1 (ko) 반도체 발광소자 및 발광장치
US9224932B2 (en) Wafer level photonic device die structure and method of making the same
KR101142965B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR101115535B1 (ko) 확장된 금속 반사층을 갖는 플립 본딩형 발광다이오드 및그 제조방법
KR102276207B1 (ko) 반도체 발광 소자 및 반도체 발광 장치
KR101138952B1 (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
US10304998B2 (en) Light emitting diode chip and light emitting device having the same
KR101989212B1 (ko) 광전자 반도체 칩, 그리고 광전자 반도체 칩의 제조 방법
KR20130030283A (ko) 복수개의 발광셀들을 갖는 발광 다이오드 패키지 및 그것을 제조하는 방법
KR20150139194A (ko) 발광 다이오드 및 그 제조 방법
KR20120031473A (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR101106139B1 (ko) 확장된 금속 반사층을 갖는 플립 본딩형 발광다이오드 및 그 제조방법
KR20120031472A (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR102001663B1 (ko) 발광 다이오드 패키지
KR101154511B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
US20210036049A1 (en) Light emitting device and manufacturing method thereof
KR20150052513A (ko) 발광 소자 및 그 제조 방법
KR20110135103A (ko) 반도체 발광 소자 및 그 제조 방법
KR102217128B1 (ko) 발광 다이오드 및 그 제조 방법
KR20150035111A (ko) 주변 발광부를 구비하는 발광다이오드 칩
TWI523270B (zh) Electrode - free light - emitting diode and its manufacturing method
KR20120111391A (ko) 발광 다이오드 칩 및 그의 제조 방법
KR20110071927A (ko) 광 모듈의 제조방법 및 광 모듈

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant