KR20150035111A - 주변 발광부를 구비하는 발광다이오드 칩 - Google Patents
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Abstract
일 실시예에 따르는 발광다이오드 칩은 제1 패턴 영역, 상기 제1 패턴 영역의 내부에 배치되는 제2 패턴 영역, 및 상기 제1 패턴 영역을 둘러싸는 제3 패턴 영역을 포함한다. 이때, 상기 제1 패턴 영역은 기판 상에서 적층되는 제1 도전형 질화물계 반도체층을 구비하고, 상기 제2 패턴 영역과 상기 제3 패턴 영역은 상기 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층 및 제2 도전형 질화물계 반도체층을 구비한다.
Description
본 개시(disclosure)는 대체로(generally) 발광다이오드 칩에 관한 것으로서, 보다 상세하게는, 주변 발광부를 구비하는 발광다이오드 칩에 관한 것이다.
발광다이오드(light emitting diode, LED)는 P-N 접합의 양단에 순방향의 전류를 인가하여 광을 방출하도록 하는 광전 변환 소자이다. 일반적으로, 발광다이오드는 에피 웨이퍼 제조 공정, 칩 생산 공정, 패키징 공정 및 모듈 공정을 거쳐 모듈 형태의 상용 제품으로 출시된다. 최근에 상기 발광다이오드는 조명 기구와 같이 고출력을 요구하는 장치에 적용되면서, 발광다이오드의 연구가 광추출효율 등과 같이 발광다이오드의 효율을 증가시키는 분야에서 활발하게 진행되고 있다.
상기 칩 생산 공정에 의해 제조되는 발광다이오드 칩은 전극의 배치에 따라 크게 수평형 발광다이오드 칩, 수직형 발광다이오드 칩 등으로 분류할 수 있다. 도 1은 종래의 수평형 발광다이오드 칩의 일 예를 개략적으로 도시하는 도면이다. 도 1을 참조하면, 종래의 수평형 발광다이오드 칩(100)은 사파이어 기판(110), N형 질화갈륨층(120), 질화갈륨계 활성층(130), P형 질화갈륨층(140), N형 전극층(150) 및 P형 전극층(160)을 포함한다. N형 전극층(150)으로부터 N형 질화갈륨층(120)을 통해 제공되는 전자와 P형 전극층(160)으로부터 P형 질화갈륨층(140)을 통해 제공되는 정공이 질화갈륨계 활성층(130)에서 결합함으로써 광이 방출된다. 도시된 바와 같이, 종래의 수평형 발광다이오드칩(100)은 절연체인 사파이어 기판(110)을 적용하고, N형 전극층(150) 및 P형 전극층(160)을, 사파이어 기판(110)에 대하여 동일한 평면 상에 배치한다.
최근에는 발광 효율의 개선 및 열방출 문제의 해결을 위해 플립칩 형태의 발광다이오드 패키지 소자에 대한 관심이 증가하고 있다. 도 2는 종래의 플립칩 형태의 발광다이오드 패키지 소자(200)를 개략적으로 나타내는 도면이다. 도 2를 참조하면, N형 전극층(250) 및 P형 전극층(260) 상에 각각 형성되는 N형 솔더(280) 및 P형 솔더(290)를 이용하여, 발광다이오드 칩(20)을 서브 마운트 기판(210)의 제1 전극(212) 및 제2 전극(214)에 각각 접합시켜, 발광다이오드 패키지 소자(200)를 형성한다. 발광다이오드 칩(20)은 투광성 기판(210), N형 질화갈륨층(220), 질화갈륨계 활성층(230), P형 질화갈륨층(240), N형 전극층(250) 및 P형 전극층(260)을 포함한다. 플립칩 형태의 발광다이오드 패키지 소자(200)에서는, 질화갈륨계 활성층(230)에서 방출되는 광이 투광성 기판(210)을 통해 외부로 방출된다.
한편, 플립칩 구조의 발광다이오드 패키지 소자는 기존의 발광 소자에 비해서 열 방출 효율이 높고, 광의 차폐가 거의 없어 광효율이 기존의 발광 소자에 비해 50% 이상 증가하는 효과가 보고되고 있다. 하지만, 이러한 장점에도 불구하고, 플립칩 구조의 발광다이오드 패키지 소자는 다음과 같은 단점이 존재할 수 있다. 도 2에 도시되는 바와 같이, N형 질화갈륨층(240)은 금속에 비하여 전기 전도도가 매우 낮으므로, N형 질화갈륨층(220), 질화갈륨계 활성층(230) 및 P형 질화갈륨층(240) 사이의 전류 흐름(270)은 전기적 저항이 낮은 특정 길목을 따라 밀집되는 현상이 발생할 수 있다. 즉, 일 예로서, 상기 전류 흐름은 N형 질화갈륨층(220) 내에서 낮은 전기적 저항을 갖는 상기 특정 길목을 따라 질화갈륨계 활성층(230) 및 P형 질화갈륨층(240) 사이에서 형성될 수 있다. 이러한 현상이 발생하면, 질화갈륨계 활성층(230)의 면적 전체에 걸쳐서 발광이 이루어지지 않으므로 발광 효율이 저하되며, 신뢰성이 저하될 수 있다. 아울러, 이를 극복하기 위해서, 동작 전압을 높여야 하는 문제점, 및 광량 증가를 위해 추가적인 기술이 요청되는 문제점이 발생할 수 있다.
본 개시의 실시예는 질화물계 반도체층 내부에서의 전류 흐름의 밀집을 해소하고, 전류 확산(current spreading) 정도(degree)을 향상할 수 있는 발광다이오드 칩 구조를 제공한다.
본 개시의 실시예는 발광에 참여하는 활성층의 비율을 증가시켜 광량 증가를 달성할 수 있는 발광다이오드 칩 구조를 제공한다.
본 개시의 실시예는 활성층의 주변부 발광 효율을 증가시킬 수 있는 발광다이오드 칩 구조를 제공한다.
상술한 해결하고자 하는 과제는 후술하는 본 개시의 실시 예를 통해 해결될 수 있으나, 이것은 하나의 실시예가 반드시 상기의 과제 전체를 해결하는 것으로 해석되지는 않는다. 즉, 후술하는 실시예들 중 일부 실시 예는 상기 과제를 전부 해결할 수 있으며, 다른 일부 실시 예는 상기 과제 중 일부분만을 해결할 수도 있다.
일 측면에 따르는 발광다이오드 칩이 제공된다. 상기 발광다이오드 칩은 제1 패턴 영역, 상기 제1 패턴 영역의 내부에 배치되는 제2 패턴 영역, 및 상기 제1 패턴 영역을 둘러싸는 제3 패턴 영역을 포함한다. 이때, 상기 제1 패턴 영역은 기판 상에서 적층되는 제1 도전형 질화물계 반도체층을 구비하고, 상기 제2 패턴 영역과 상기 제3 패턴 영역은 상기 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층 및 제2 도전형 질화물계 반도체층을 구비한다.
다른 측면에 따르는 발광다이오드 칩이 제공된다. 상기 발광다이오드 칩은 적어도 하나의 함곡부를 구비하는 제1 패턴 영역, 및 상기 제1 패턴 영역을 둘러싸는 제2 패턴 영역을 포함한다. 이때, 상기 제1 패턴 영역은 기판 상에서 적층되는 상기 제1 도전형 질화물계 반도체층을 구비하고, 상기 제2 패턴 영역은 상기 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층, 제2 도전형 질화물계 반도체층을 구비한다.
본 개시의 일 실시 예에 의하면, 하부 전극층을 구비하는 제1 패턴 영역을 발광층을 각각 구비하는 제2 패턴 영역과 제3 패턴 영역 사이에 배치시킴으로써, 발광이 이루어지는 활성층을 발광다이오드 칩의 중앙부인 제2 패턴 영역과 주변부인 제3 패턴 영역으로 분리할 수 있다. 이때, 상기 하부 전극층이 제2 패턴 영역과 제3 패턴 영역 사이에 배치됨으로써, 발광이 이루어지는 영역인 제2 패턴 영역과 제3 패턴 영역에 대한 전류 확산 정도가 향상될 수 있다.
본 개시의 다른 실시 예에 의하면, 하부 전극층을 구비하는 제1 패턴 영역을 활성층을 구비하는 패턴 영역 내부에 배치할 수 있다. 이 경우, 제1 패턴 영역은 함곡부를 구비할 수 있다. 마찬가지로, 하부 전극층이 활성층을 구비하는 패턴 영역 내부에 배치됨으로써, 발광이 이루어지는 영역에 대한 전류 확산 정도가 향상될 수 있다.
이로써, 종래에 비해 발광다이오드 칩의 주변부의 발광 효율을 향상시킬 수 있다. 상기 전류 확산 정도가 증가함에 따라 상기 제1 도전형 질화물계 반도체 층 내에서의 저항이 감소함으로써, 발광다이오드 칩의 동작 전압(Forward Voltage)이 감소할 수 있다. 또한, 주변부의 발광이 향상됨으로써, 발광다이오드 칩의 발광 지향각을 용이하게 조절할 수 있다.
도 1은 종래의 수평형 발광다이오드 칩의 일 예를 개략적으로 도시하는 도면이다.
도 2는 종래의 플립칩 형태의 발광다이오드 패키지 소자(200)를 개략적으로 나타내는 도면이다.
도 3a는 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다.
도 3b는 도 3a의 발광다이오드 칩을 A-A' 라인을 따라 절취한 단면도이다.
도 4a는 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다.
도 4b는 도 4a의 발광다이오드 칩을 B-B' 라인을 따라 절취한 단면도이다.
도 2는 종래의 플립칩 형태의 발광다이오드 패키지 소자(200)를 개략적으로 나타내는 도면이다.
도 3a는 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다.
도 3b는 도 3a의 발광다이오드 칩을 A-A' 라인을 따라 절취한 단면도이다.
도 4a는 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다.
도 4b는 도 4a의 발광다이오드 칩을 B-B' 라인을 따라 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에 개시되는 발광다이오드 칩은 자외선, 가시광선 또는 적외선을 발광할 수 있도록 구성된 질화물계 반도체층을 구비할 수 있다. 본 명세서에서 개시되는 발광다이오드 칩은 상부 전극층 및 하부 전극층 상에 배치되는 상부 범프층 및 하부 범프층을 통하여 서브 마운트 기판과 플립칩 접합할 수 있다. 상기 서브 마운트 기판은 발광다이오드 칩을 수용하는 일종의 패키지 기판을 의미할 수 있다.
도 3a는 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다. 도 3b는 도 3a의 발광다이오드 칩을 A-A' 라인을 따라 절취한 단면도이다. 도 3a 및 도 3b를 참조하면, 발광다이오드 칩(300)은 제1 패턴 영역(30a), 제2 패턴 영역(30b) 및 제3 패턴 영역(30c)를 포함한다. 발광다이오드 칩(300)은 기판(310)을 통해 광을 외부로 방출하는 구조를 가질 수 있으며, 서브 마운트 기판과의 플립칩 접합을 위해 하부 범프층(370) 및 상부 범프층(380b, 380c)을 구비할 수 있다.
제1 패턴 영역(30a)은 기판(310) 상에서 적층되는 제1 도전형 질화물계 반도체층(320)을 구비한다. 제2 패턴 영역(30b)은 기판(310) 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층(320), 활성층(330b) 및 제2 도전형 질화물계 반도체층(340b)을 포함한다. 제3 패턴 영역(30c)은 기판(310) 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층(320), 활성층(330c) 및 제2 도전형 질화물계 반도체층(340c)을 포함한다.
기판(310)은 일 예로서, 사파이어(Al2O3)와 같은 투광성 재질로 이루어질 수 있다. 제1 도전형 질화물계 반도체층(320)은 N형 또는 P형으로 도핑되는 질화갈륨계 화합물을 포함하는 층이며, 일 예로서, N형 도펀트 또는 P형에 의해 도핑된 형태로 존재하는 질화갈륨(GaN)층, 알루미늄갈륨질화물(AlxGa1 - xN: 0<x<1)층, 인듐갈륨질화물(InGaN)층 또는 알루미늄인듐갈륨질화물(AlxInyGa1 -x- yN: 0≤x,y,x+y≤1) 등을 포함할 수 있다. 상기 N형 도펀트는 일 예로서, 실리콘(Si)일 수 있으며, 상기 P형 도펀트는 일 예로서, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd) 또는 이들의 2이상의 조합일 수 있다.
제1 도전형 질화물계 반도체층(320) 상에는 활성층(330b, 330c)이 배치된다. 제2 패턴 영역(30b) 및 제3 패턴 영역(30c)에 각각 배치되는 활성층(330b, 330c)은 서로 동일한 물질층일 수 있다. 활성층(330b, 330c)은 제1 도전형 질화물계 반도체층(320) 및 제2 도전형 질화물계 반도체층(340)으로부터 제공되는 전자-홀의 결합을 통해 광을 발생시킨다. 일 실시 예에 따르면, 활성층(330b, 330c)은 전자-홀의 결합 효율을 높이기 위해 다중양자우물(Multple quantum well) 구조를 가질 수 있다. 일 예로서, 활성층(330b, 330c)은 인듐갈륨질화물(InGaN), 질화갈륨(GaN), 갈륨알루미늄질화물(Ga1 - aAlaN, 0<a<1), 알루미늄인듐갈륨질화물(AlxInyGa1 -x- yN: 0≤x,y,x+y≤1) 또는 이들의 2이상의 조합을 포함할 수 있다.
활성층(330b, 330c) 상에는 제2 도전형 질화물계 반도체층(340b, 340c)이 배치된다. 제2 패턴 영역(30b) 및 제3 패턴 영역(30c)에 각각 배치되는 제2 도전형 질화물계 반도체층(340b, 340c)는 서로 동일한 물질층일 수 있다. 제2 도전형 질화물계 반도체층(340b, 340c)은 N형 또는 P형으로 도핑되는 질화갈륨계 화합물을 포함하는 층이며, 일 예로서, N형 도펀트 또는 P형에 의해 도핑된 형태로 존재하는 질화갈륨(GaN)층, 알루미늄갈륨질화물(AlxGa1 - xN: 0<x<1)층, 인듐갈륨질화물(InGaN)층 또는 알루미늄인듐갈륨질화물(AlxInyGa1 -x- yN: 0≤x,y,x+y≤1) 등을 포함할 수 있다. 상기 N형 도펀트는 일 예로서, 실리콘(Si)일 수 있으며, 상기 P형 도펀트는 일 예로서, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd) 또는 이들의 2이상의 조합일 수 있다.
제1 도전형 질화물계 반도체층(320)이 N형으로 도핑되면, 제2 도전형 질화물계 반도체층(340b, 340c)은 P형으로 도핑되고, 제1 도전형 질화물계 반도체층(320)이 P형으로 도핑되면, 제2 도전형 질화물계 반도체층(340b, 340c)은 P형으로 도핑될 수 있다.
도면을 다시 참조하면, 제1 패턴 영역(30a)의 제1 도전형 질화물계 반도체층(320) 상에는 하부 전극층(350)이 배치된다. 하부 전극층(350)은 일 예로서, 타이타늄, 알루미늄, 크롬, 니켈, 타이타늄, 금 등의 금속을 포함할 수 있다. 하부 전극층(350)은 상기 금속들을 합금으로 구비하는 적어도 한층 이상의 적층 구조로 형성될 수도 있다. 도시된 바와 같이, 하부 전극층(350)은 제1 도전형 질화물계 반도체층(320)의 영역을 대부분 커버하도록 배치될 수 있다. 하부 전극층(350)은 제2 패턴 영역(30b)을 둘러싸도록 배치될 수 있다.
제2 패턴 영역(30b) 및 제3 패턴 영역(30c)의 제2 도전형 질화물계 반도체층(340b, 340c) 상에는 상부 전극층(360b, 360c)이 배치된다. 상부 전극층(360b, 360c)은 일 예로서, 타이타늄, 알루미늄, 크롬, 니켈, 타이타늄, 금 등의 금속을 포함할 수 있다. 상부 전극층(360b, 360c)은 상기 금속들을 합금으로 구비하는 적어도 한층 이상의 적층 구조로 형성될 수도 있다. 도시된 바와 같이, 상부 전극층(360b, 360c)은 제2 도전형 질화물계 반도체층(340b 340c)의 영역을 대부분 커버하도록 배치될 수 있다. 상부 전극층(360c)은 제1 패턴 영역(30a)을 둘러싸도록 배치될 수 있다.
본 실시 예에 있어서, 제1 패턴 영역(30a), 제2 패턴 영역(30b) 및 제3 패턴 영역(30c)의 제1 도전형 질화물계 반도체층(320)은 물리적으로 서로 연결될 수 있다. 제2 패턴 영역(30b)의 활성층(330b) 및 제2 도전형 질화물계 반도체층(340b) 는 제3 패턴 영역(30c)의 활성층(330c) 및 제2 도전형 질화물계 반도체층(340c)과 제1 패턴 영역(30a)에 의해 서로 분리되어 배치될 수 있다.
본 실시 예에 있어서, 하부 전극층(350) 및 상부 전극층(360b, 360c) 상에는 각각 하부 범프층(370) 및 상부 범프층(380b, 380c)이 배치된다. 발명자에 따르면, 하부 범프층(370) 및 상부 범프층(380b, 380c)은 서브 마운트 기판으로부터 전원을 공급받기 때문에, 하부 범프층(370) 및 상부 범프층(380b, 380c)의 배치 및 면적은 제1 도전성 질화물계 반도체층 내에서의 전류 밀집 현상에 영향을 미치는 것으로 판단한다.
하부 범프층(370)은 도 3a의 평면 패턴 상에서, 하부 전극층(350)이 배치되는 영역 내부에 위치할 수 있다. 일 실시 예로서, 도 3a의 평면 패턴 상에서, 하부 범프층(370)은 제2 패턴 영역(30b)의 제2 도전형 질화물계 반도체층(340b)까지의 거리(a)와 제3 패턴 영역(30c)의 제2 도전형 질화물계 반도체층(340c)까지의 거리(b)가 동일한 지점을 따라 배치될 수 있다. 즉, 하부 범프층(370)은 제1 패턴 영역(30a)과 제2 패턴 영역(30b) 사이의 제1 경계선과 제1 패턴 영역(30a)과 제3 패턴 영역(30c) 사이의 제2 경계선과 각각 평행하도록 배치될 수 있다. 하부 범프층(370)의 길이 방향 중심축(370a)은 상기 제1 경계선까지의 거리와 상기 제2 경계선 까지의 거리가 동일한 지점을 따라 배치될 수 있다.
마찬가지로, 상부 전극층(360b, 360c) 상에는 상부 범프층(380b, 380c)이 배치된다. 상부 범프층(380b, 380c)은 도 3a의 평면 패턴 상에서, 상부 전극층(360b, 360c)이 배치되는 영역 내부에 위치할 수 있다.
하부 범프층(370) 및 상부 범프층(380b, 380c)은 하부 범프층(370) 또는 상부 범프층(380b, 380c)은 상기 서브 마운트 기판의 전극 패드와 하부 전극층(350) 사이 또는 상기 서브 마운트 기판의 전극 패드와 상부 전극층(360b, 360c) 사이의 전기적 저항을 감소시키기 위해, 하부 전극층(350) 또는 상부 전극층(360b, 360c)이 배치되는 영역 내부에서 가능한 큰 면적을 점유하도록 배치될 수 있다.
본 실시예에 있어서, 발광다이오드 칩(300)은 제1 도전형 질화물계 반도체층(320) 및 하부 전극층(350)이 위치하는 제1 패턴 영역(30a)의 외곽부에 활성층(330c), 제2 도전형 질화물계 반도체층(340c) 및 상부 전극층(360c)를 구비하는 제3 패턴 영역(30c)을 구비한다. 이에 따라, 종래에 비해, 발광다이오드 칩(300)의 주변부에서 발광량을 증가시킬 수 있다. 또한, 상부 범프층(380b) 및 상부 범프층(380c)에 인가되는 전압을 다르게 함으로써, 제2 패턴 영역(30b)에서의 발광량과 제3 패턴 영역(30c)에서의 발광량을 서로 다르게 조절할 수 있다. 이에 따라, 발광다이오드 칩(300)의 발광 지향각을 용이하게 조절할 수 있다.
또한, 하부 범프층(350)을 제2 패턴 영역(30b)의 제2 도전형 질화물계 반도체층(340b)까지의 거리(a)와 제3 패턴 영역(30c)의 제2 도전형 질화물계 반도체층(340c)까지의 거리(b)가 동일한 지점을 따라 배치시킴으로써, 전류 확산 정도가 증가한다. 즉, 하부 범프층(350)으로부터 제2 패턴 영역(30b)의 제1 도전형 질화물계 반도체층(320) 및 제3 패턴 영역(30c)의 제1 도전형 질화물계 반도체층(320)으로 전류가 흐를때 저항의 간섭 효과가 낮아져서, 보다 넓은 면적의 활성층(330b, 330c)으로 전자 또는 정공을 공급할 수 있게 된다. 이에 따라, 활성층(330b, 330c)에서의 발광 효율이 증가할 수 있다.
상술한 바와 같이, 제1 패턴 영역(30a), 제2 패턴 영역(30b) 및 제3 패턴 영역(30c)를 포함하는 발광다이오드 칩(300)은 웨이퍼 상에서 복수 개가 일정한 간격을 두고 제조될 수 있다. 상기 웨이퍼 상에서 발광다이오드 칩(300)간의 절연을 위해 하부 전극층(350) 및 상부 전극층(360b, 360c)을 형성하고 하부 범프층(370a, 370b) 및 상부 범프층(380b, 380c)를 형성하기 전에, 레이저(Laser scribing) 공정을 수행하여 기판(310) 내의 일부 깊이까지 가공함으로써, 1차로 발광다이오드 칩(300) 간을 서로 분리한다. 상기 레이저 공정에 의해 1차 분리된 기판(310)의 측벽에는 실리콘 산화막, 실리콘 질화막과 같은 절연막을 증착하여 발광다이오드 칩(300)간 단락(short)로부터 보호한다. 이후에, 하부 범프층(370a, 370b) 및 상부 범프층(380b, 380c) 및 발광다이오드 칩(300)을 커버하는 보호층을 형성한 후에 절단(breaking) 공정을 통해 복수의 발광다이오드 칩(300)을 서로 분리한다.
도 4a는 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다. 도 4b는 도 4a의 발광다이오드 칩을 B-B' 라인을 따라 절취한 단면도이다. 도 4a 및 도 4b를 참조하면, 발광다이오드 칩(400)은 적어도 하나의 함곡부(410)를 구비하는 제1 패턴 영역(40a) 및 제1 패턴 영역(40a)을 둘러싸는 제2 패턴 영역(40b)을 포함한다. 발광다이오드 칩(400)은 도 3a 및 도 3b와 관련하여 상술한 발광다이오드 칩(300)과 대비하여, 제1 패턴 영역(40a)이 활성층을 구비하는 다른 패턴 영역을 둘러싸지 않는다는 점에서 차이점이 존재한다.
도시되는 바와 같이, 발광다이오드 칩(400)에 있어서, 제1 패턴 영역(40a)는 기판(310) 상에서 적층되는 제1 도전형 질화물계 반도체층(320)을 구비한다. 제2 패턴 영역(40b)는 기판(310) 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층(320), 활성층(330) 및 제2 도전형 질화물계 반도체층(340)을 구비한다. 제1 패턴 영역(40a) 및 제2 패턴 영역(40b)의 제1 도전형 질화물계 반도체층(320)은 물리적으로 서로 연결된다.
활성층(330) 및 제2 도전형 질화물계 반도체층(340), 상부 전극(360), 상부 범프층(380)의 재질은 도 3a 및 도 3b와 관련하여 상술한 활성층(330b, 330c) 및 제2 도전형 질화물계 반도체층(340b, 340c), 상부 전극(360b, 360c), 상부 범프층(380b, 380c)의 재질과 실질적으로 동일하다. 또한, 도 3a 및 도 3b에 도시된 구성요소와 동일한 부호 및 명칭을 구비하는 구성요소는 실질적으로 동일한 구성을 구비한다. 따라서, 중복을 배제하기 위하여 상세한 설명은 생략한다.
도 4a를 참조하면, 함곡부(410)를 구비하는 제1 패턴 영역(40a)은 일 예로서, 소정의 폭을 가지는 U자 형태의 영역을 포함할 수 있다. 함곡부(410)는 제2 패턴 영역(40b)의 적어도 일부분을 둘러싸도록 배치될 수 있다. 이에 따라, 제1 패턴 영역(40b)의 상부 범프층(380)은 함곡부(410)에 의해 둘러싸인 상부 전극층(360) 및 함곡부(410) 외부의 상부 전극층(360) 상에 각각 배치될 수 있다.
도 4a의 평면 패턴 상에서, 하부 범프층(370)은 양쪽으로 이웃하는 제2 도전형 질화물계 반도체층(340)까지의 거리(a')가 동일한 지점을 따라 상기 제1 패턴 영역의 내부에 배치될 수 있다. 하부 범프층(370)은 제1 패턴 영역(40a)과 제2 패턴 영역(40b) 사이의 양쪽 경계선에 평행하도록 배치될 수 있다. 이때, 하부 범프층(370)의 길이 방향 중심축(370b)은 상기 양쪽 경계선까지의 거리가 동일한 지점을 따라 배치될 수 있다.
상술한 바와 같이, 본 실시 예에 의하면, 하부 전극층을 구비하는 제1 패턴 영역을 활성층을 구비하는 제2 패턴 영역 내부에 배치할 수 있다. 이 경우, 상기 제1 패턴 영역은 함곡부를 구비할 수 있다. 상기 하부 전극층이 활성층을 구비하는 제2 패턴 영역 내부에 배치됨으로써, 발광이 이루어지는 영역에 대한 전류 확산 정도가 향상될 수 있다.
이로써, 종래에 비해 발광다이오드 칩의 주변부의 발광 효율을 향상시킬 수 있다. 상기 전류 확산 정도가 증가함에 따라 상기 제1 도전형 질화물계 반도체 층 내에서의 저항이 감소함으로써, 발광다이오드 칩의 동작 전압(Forward Voltage)이 감소할 수 있다. 또한, 주변부의 발광이 향상됨으로써, 발광다이오드 칩의 발광 지향각을 용이하게 조절할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 발광다이오드 칩, 110: 사파이어 기판, 120: N형 질화갈륨층,
130: 질화갈륨계 활성층, 140: P형 질화갈륨층, 150: N형 전극층,
160: P형 전극층, 170: 전류 흐름, 180: N형 솔더,
190: P형 솔더, 30a: 제1 패턴 영역, 30b: 제2 패턴 영역,
30c: 제3 패턴 영역, 300: 발광다이오드 칩, 310: 기판,
320: 제1 도전형 질화물계 반도체층, 330 330b 330c: 활성층,
340 340b 340c: 제1 도전형 질화물계 반도체층,
350: 하부 전극층, 360 360b 360c: 상부 전극층,
370 370a 370b: 하부 범프층, 380 380b 380c: 상부 범프층,
40a: 제1 패턴 영역, 40b: 제2 패턴 영역, 410: 함곡부.
130: 질화갈륨계 활성층, 140: P형 질화갈륨층, 150: N형 전극층,
160: P형 전극층, 170: 전류 흐름, 180: N형 솔더,
190: P형 솔더, 30a: 제1 패턴 영역, 30b: 제2 패턴 영역,
30c: 제3 패턴 영역, 300: 발광다이오드 칩, 310: 기판,
320: 제1 도전형 질화물계 반도체층, 330 330b 330c: 활성층,
340 340b 340c: 제1 도전형 질화물계 반도체층,
350: 하부 전극층, 360 360b 360c: 상부 전극층,
370 370a 370b: 하부 범프층, 380 380b 380c: 상부 범프층,
40a: 제1 패턴 영역, 40b: 제2 패턴 영역, 410: 함곡부.
Claims (20)
- 제1 패턴 영역;
상기 제1 패턴 영역의 내부에 배치되는 제2 패턴 영역; 및
상기 제1 패턴 영역을 둘러싸는 제3 패턴 영역을 포함하고,
상기 제1 패턴 영역은 기판 상에서 적층되는 제1 도전형 질화물계 반도체층을 구비하고,
상기 제2 패턴 영역과 상기 제3 패턴 영역은 상기 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층 및 제2 도전형 질화물계 반도체층을 구비하는
발광다이오드 칩. - 제1 항에 있어서,
상기 제1 패턴 영역 내지 제3 패턴 영역의 상기 제1 도전형 질화물계 반도체층은 물리적으로 서로 연결되는
발광다이오드 칩. - 제1 항에 있어서,
상기 제2 패턴 영역의 상기 활성층 및 상기 제2 도전형 질화물계 반도체층은
상기 제3 패턴 영역의 상기 활성층 및 상기 제2 도전형 질화물계 반도체층과 제1 패턴 영역에 의해 서로 분리되어 배치되는
발광다이오드 칩. - 제1 항에 있어서,
상기 제1 패턴 영역의 상기 제1 도전형 질화물계 반도체층 상에 배치되는 하부 전극층; 및
상기 제2 패턴 영역 및 상기 제3 패턴 영역의 상기 제2 도전형 질화물계 반도체층 상에 배치되는 상부 전극층을 더 포함하는
발광다이오드 칩. - 제4 항에 있어서,
상기 하부 전극층 상에 배치되는 하부 범프층; 및
상기 상부 전극층 상에 배치되는 상부 범프층을 더 포함하는
발광다이오드 칩. - 제5 항에 있어서,
평면 패턴 상에서,
상기 하부 범프층은 상기 하부 전극층이 배치되는 영역 내부에 위치하고,
상기 상부 범프층은 상기 상부 전극층이 배치되는 영역 내부에 위치하는
발광다이오드 칩. - 제5 항에 있어서,
평면 패턴 상에서,
상기 하부 범프층은 상기 제2 패턴 영역의 상기 제2 도전형 질화물계 반도체층까지의 거리와 상기 제3 패턴 영역의 상기 제2 도전형 질화물계 반도체층까지의 거리가 동일한 지점을 따라 배치되는
발광다이오드 칩. - 제7 항에 있어서,
상기 하부 범프층은 상기 제1 패턴 영역과 상기 제2 패턴 영역 사이의 제1 경계선 및 상기 제1 패턴 영역과 상기 제3 패턴 영역 사이의 제2 경계선과 평행하도록 배치되며,
상기 하부 범프층의 길이 방향 중심축은 상기 제1 경계선까지의 거리 및 상기 제2 경계선까지의 거리가 동일한 지점을 따라 배치되는
발광다이오드 칩. - 제1 항에 있어서,
상기 제1 패턴 영역과 상기 제2 패턴 영역 사이
또는 상기 제1 패턴 영역과 상기 제3 패턴 영역 사이에서 제공되는 전류에 의해 상기 제2 패턴 영역 또는 상기 제3 패턴 영역의 상기 활성층이 발광하는
발광다이오드 칩. - 제9 항에 있어서,
상기 제2 패턴 영역의 상기 활성층과 상기 제3 패턴 영역의 상기 활성층은 서로 다른 전류에 의해 발광하는
발광다이오드 칩. - 적어도 하나의 함곡부를 구비하는 제1 패턴 영역;
상기 제1 패턴 영역을 둘러싸는 제2 패턴 영역을 포함하고,
상기 제1 패턴 영역은 기판 상에서 적층되는 제1 도전형 질화물계 반도체층을 구비하고
상기 제2 패턴 영역은 상기 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층 및 제2 도전형 질화물계 반도체층을 구비하는
발광다이오드 칩. - 제11 항에 있어서,
상기 제1 패턴 영역 및 제2 패턴 영역의 상기 제1 도전형 질화물계 반도체층은 물리적으로 서로 연결되는
발광다이오드 칩. - 제11 항에 있어서,
상기 제1 패턴 영역은 소정의 폭을 가지는 U자 형태의 영역을 포함하는
발광다이오드 칩. - 제11 항에 있어서,
상기 함곡부는 상기 제2 패턴 영역의 적어도 일부분을 둘러싸도록 배치되는
발광다이오드 칩. - 제11 항에 있어서,
상기 제1 패턴 영역의 상기 제1 도전형 질화물계 반도체층 상에 배치되는 하부 전극층; 및
상기 제2 패턴 영역의 상기 제2 도전형 질화물계 반도체층 상에 배치되는 상부 전극층을 더 포함하는
발광다이오드 칩. - 제15 항에 있어서,
상기 하부 전극층 상에 배치되는 하부 범프층; 및
상기 상부 전극층 상에 배치되는 상부 범프층을
더 포함하는
발광다이오드 칩. - 제16 항에 있어서,
평면 패턴 상에서,
상기 하부 범프층은 상기 하부 전극층이 배치되는 영역 내부에 위치하고,
상기 상부 범프층은 상기 상부 전극층이 배치되는 영역 내부에 위치하는
발광다이오드 칩. - 제17 항에 있어서,
상기 상부 범프층은 상기 함곡부에 의해 둘러싸인 상기 상부 전극층 및 상기 함곡부 외부의 상기 상부 전극층 상에 배치되는
발광다이오드 칩. - 제16 항에 있어서,
평면 패턴 상에서,
상기 하부 범프층은 양쪽으로 이웃하는 상기 제2 도전형 질화물계 반도체층까지의 거리가 동일한 지점을 따라 상기 제1 패턴 영역의 내부에 배치되는
발광다이오드 칩. - 제19 항에 있어서,
상기 하부 범프층은 상기 제1 패턴 영역과 상기 제2 패턴 영역 사이의 양쪽 경계선에 평행하도록 배치되며,
상기 하부 범프층의 길이 방향 중심축은 상기 양쪽 경계선까지의 거리가 동일한 지점을 따라 배치되는
발광다이오드 칩.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110678991A (zh) * | 2017-05-31 | 2020-01-10 | 精工爱普生株式会社 | 发光装置、投影仪以及发光装置的制造方法 |
-
2013
- 2013-09-27 KR KR20130115318A patent/KR20150035111A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110678991A (zh) * | 2017-05-31 | 2020-01-10 | 精工爱普生株式会社 | 发光装置、投影仪以及发光装置的制造方法 |
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