KR102100937B1 - 함몰 돌기 패턴을 구비하는 발광다이오드 칩 - Google Patents

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Abstract

일 실시예에 따르는 발광다이오드 칩은 적어도 하나 이상의 함곡부를 구비하는 제1 패턴 영역, 및 상기 제1 패턴 영역을 둘러싸는 제2 패턴 영역을 포함한다. 상기 제1 패턴 영역은 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층, 제2 도전형 질화물계 반도체층, 상부 전극층 및 상부 범프층을 구비한다. 상기 제2 패턴 영역은 상기 기판 상에서 적층되는 제1 도전형 질화물계 반도체층, 하부 전극층 및 하부 범프층을 구비한다. 상기 제1 패턴 영역은 상기 하부 범프층과 대향하는 방향으로 적어도 하나 이상의 함몰 돌기 패턴을 구비한다.

Description

함몰 돌기 패턴을 구비하는 발광다이오드 칩{Light Emitting Diode Chip having recessed pattern}
본 개시(disclosure)는 대체로(generally) 발광다이오드 칩에 관한 것으로서, 보다 상세하게는 함몰 돌기 패턴을 구비하는 발광다이오드 칩에 관한 것이다.
발광다이오드(light emitting diode, LED)는 P-N 접합의 양단에 순방향의 전류를 인가하여 광을 방출하도록 하는 광전 변환 소자이다. 일반적으로, 발광다이오드는 에피 웨이퍼 제조 공정, 칩 생산 공정, 패키징 공정 및 모듈 공정을 거쳐 모듈 형태의 상용 제품으로 출시된다. 최근에 상기 발광다이오드는 조명 기구와 같이 고출력을 요구하는 장치에 적용되면서, 발광다이오드의 연구가 광추출효율 등과 같이 발광다이오드의 효율을 증가시키는 분야에서 활발하게 진행되고 있다.
상기 칩 생산 공정에 의해 제조되는 발광다이오드 칩은 전극의 배치에 따라 크게 수평형 발광다이오드 칩, 수직형 발광다이오드 칩 등으로 분류할 수 있다. 도 1은 종래의 수평형 발광다이오드 칩의 일 예를 개략적으로 도시하는 도면이다. 도 1을 참조하면, 종래의 수평형 발광다이오드 칩(100)은 사파이어 기판(110), N형 질화갈륨층(120), 질화갈륨계 활성층(130), P형 질화갈륨층(140), N형 전극층(150) 및 P형 전극층(160)을 포함한다. N형 전극층(150)으로부터 N형 질화갈륨층(120)을 통해 제공되는 전자와 P형 전극층(160)으로부터 P형 질화갈륨층(140)을 통해 제공되는 정공이 질화갈륨계 활성층(130)에서 결합함으로써 광이 방출된다. 도시된 바와 같이, 종래의 수평형 발광다이오드칩(100)은 절연체인 사파이어 기판(110)을 적용하고, N형 전극층(150) 및 P형 전극층(160)을, 사파이어 기판(110)에 대하여 동일한 평면 상에 배치한다.
최근에는 발광 효율의 개선 및 열방출 문제의 해결을 위해 플립칩 형태의 발광다이오드 패키지 소자에 대한 관심이 증가하고 있다. 도 2는 종래의 플립칩 형태의 발광다이오드 패키지 소자(200)를 개략적으로 나타내는 도면이다. 도 2를 참조하면, N형 전극층(250) 및 P형 전극층(260) 상에 각각 형성되는 N형 솔더(280) 및 P형 솔더(290)를 이용하여, 발광다이오드 칩(20)을 서브 마운트 기판(210)의 제1 전극(212) 및 제2 전극(214)에 각각 접합시켜, 발광다이오드 패키지 소자(200)를 형성한다. 발광다이오드 칩(20)은 투광성 기판(210), N형 질화갈륨층(220), 질화갈륨계 활성층(230), P형 질화갈륨층(240), N형 전극층(250) 및 P형 전극층(260)을 포함한다. 플립칩 형태의 발광다이오드 패키지 소자(200)에서는, 질화갈륨계 활성층(230)에서 방출되는 광이 투광성 기판(210)을 통해 외부로 방출된다.
한편, 플립칩 구조의 발광다이오드 패키지 소자는 기존의 발광 소자에 비해서 열 방출 효율이 높고, 광의 차폐가 거의 없어 광효율이 기존의 발광 소자에 비해 50% 이상 증가하는 효과가 보고되고 있다. 하지만, 이러한 장점에도 불구하고, 플립칩 구조의 발광다이오드 패키지 소자는 다음과 같은 단점이 존재할 수 있다. 도 2에 도시되는 바와 같이, N형 질화갈륨층(240)은 금속에 비하여 전기 전도도가 매우 낮으므로, N형 질화갈륨층(220), 질화갈륨계 활성층(230) 및 P형 질화갈륨층(240) 사이의 전류 흐름(270)은 전기적 저항이 낮은 특정 길목을 따라 밀집되는 현상이 발생할 수 있다. 즉, 일 예로서, 상기 전류 흐름은 N형 질화갈륨층(220) 내에서 낮은 전기적 저항을 갖는 상기 특정 길목을 따라 질화갈륨계 활성층(230) 및 P형 질화갈륨층(240) 사이에서 형성될 수 있다. 이러한 현상이 발생하면, 질화갈륨계 활성층(230)의 면적 전체에 걸쳐서 발광이 이루어지지 않으므로 발광 효율이 저하되며, 신뢰성이 저하될 수 있다. 아울러, 이를 극복하기 위해서, 동작 전압을 높여야 하는 문제점, 및 광량 증가를 위해 추가적인 기술이 요청되는 문제점이 발생할 수 있다.
본 개시의 실시예는 질화물계 반도체층 내부에서의 전류 흐름의 밀집을 해소하고, 전류 확산(current spreading) 정도(degree)를 향상할 수 있는 발광다이오드 칩 구조를 제공한다.
본 개시의 실시예는 발광에 참여하는 활성층의 비율을 증가시켜 광량 증가를 달성할 수 있는 발광다이오드 칩 구조를 제공한다.
일 측면에 따르는 발광다이오드 칩이 제공된다. 상기 발광다이오드 칩은 적어도 하나 이상의 함곡부를 구비하는 제1 패턴 영역, 및 상기 제1 패턴 영역을 둘러싸는 제2 패턴 영역을 포함한다. 상기 제1 패턴 영역은 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층, 제2 도전형 질화물계 반도체층, 상부 전극층 및 상부 범프층을 구비한다. 상기 제2 패턴 영역은 상기 기판 상에서 적층되는 제1 도전형 질화물계 반도체층, 하부 전극층 및 하부 범프층을 구비한다. 상기 제1 패턴 영역은 상기 하부 범프층과 대향하는 방향으로 적어도 하나 이상의 함몰 돌기 패턴을 구비한다.
다른 측면에 따르는 발광다이오드 칩이 제공된다. 상기 발광다이오드 칩은 적어도 하나 이상의 함곡부를 구비하는 제1 패턴 영역, 및 상기 제1 패턴 영역을 둘러싸는 제2 패턴 영역을 포함한다. 상기 제1 패턴 영역은 기판 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층, 활성층, 제2 도전형 질화물계 반도체층, 상부 전극층 및 상부 범프층을 구비한다. 상기 제2 패턴 영역은 상기 기판 상에서 적층되는 제1 도전형 질화물계 반도체층, 하부 전극층 및 하부 범프층을 구비한다. 상기 하부 범프층은 상기 함곡부에 의해 둘러싸인 상기 제2 패턴 영역의 일부분 상에 배치되고, 상기 하부 범프층과 대면하는 상기 함곡부의 일면 상에는 상기 제1 패턴 영역의 내부 방향으로 형성되는 함몰 돌기 패턴이 배치된다.
본 개시의 일 실시 예에 의하면, 서브 마운트 기판으로부터 전원을 인가받는 하부 범프층을 제1 패턴 영역의 함곡부에 의해 둘러싸이도록 배치한다. 이로써, 상기 하부 범프층으로부터 제공되는 전류가 상기 제1 패턴 영역으로 진입하는 길이가 상대적으로 짧아질 수 있다. 따라서, 일정한 전류 확산 길이(current spreading length)를 가지는 전하가 보다 넓은 면적으로 확산해갈 수 있다. 즉, 상기 하부 범프층으로부터 상기 하부 전극층, 상기 제2 패턴 영역의 상기 제1 도전형 질화물계 반도체층을 거쳐 상기 제1 패턴 영역의 상기 제1 도전형 질화물계 반도체층으로 전류 확산(current spreading)이 이루어지는 면적을 증가시킬 수 있다. 또한, 상기 하부 범프층으로부터 상기 제2 패턴 영역의 상기 제1 도전형 질화물계 반도체층을 거쳐 상기 제1 패턴 영역의 상기 제1 도전형 질화물계 반도체층에 이르는 전류 패스(path)를 보다 균일하도록 제어할 수 있다.
본 개시의 일 실시 예에 의하면, 하부 범프층과 대면하는 함곡부에는 적어도 하나 이상의 함몰 돌기 패턴이 형성될 수 있다. 상기 함몰 돌기 패턴은, 상기 제1 패턴 영역과 상기 제2 패턴 영역의 경계면의 크기를 증가시킬 수 있다. 이에 의해, 상기 경계면에서 상기 제2 패턴 영역의 상기 제1 도전형 질화물계 반도체층으로부터 상기 제1 패턴 영역의 상기 제1 도전형 질화물계 반도체층으로 전류 확산(current spreading)이 이루어지는 면적을 증가시킬 수 있다.
이와 같이, 상술한 구성을 가짐으로써, 상기 경계면에서의 전류 확산 정도가 증가할 수 있으며, 이로 인해 상기 제1 도전형 질화물계 반도체 층 내에서의 저항이 감소함으로써, 발광다이오드 칩의 동작 전압(Forward Voltage)이 감소할 수 있다.
도 1은 종래의 수평형 발광다이오드 칩의 일 예를 개략적으로 도시하는 도면이다.
도 2는 종래의 플립칩 형태의 발광다이오드 패키지 소자를 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다.
도 4는 도 3의 발광다이오드 칩을 A-A' 라인을 따라 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에 개시되는 발광다이오드 칩은 자외선, 가시광선 또는 적외선을 발광할 수 있도록 구성된 질화물계 반도체층을 구비할 수 있다. 본 명세서에서 개시되는 발광다이오드 칩은 상부 전극층 및 하부 전극층 상에 배치되는 상부 범프층 및 하부 범프층을 통하여 서브 마운트 기판과 플립칩 접합할 수 있다. 상기 서브 마운트 기판은 발광다이오드 칩을 수용하는 일종의 패키지 기판을 의미할 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 발광다이오드 칩을 개략적으로 나타내는 평면도이다. 도 4는 도 3의 발광다이오드 칩을 A-A' 라인을 따라 절취한 단면도이다. 도 3 및 도 4를 참조하면, 발광다이오드 칩(300)은 제1 패턴 영역(30a) 및 제1 패턴 영역(30a)을 둘러싸는 제2 패턴 영역(30b)을 포함한다. 발광다이오드 칩(300)은 기판(310)을 통해 광을 외부로 방출하는 구조를 가질 수 있으며, 서브 마운트 기판과의 플립칩 접합을 위해 상부 범프층(370) 및 하부 범프층(380)을 구비할 수 있다.
제1 패턴 영역(30a)은 적어도 하나 이상의 함곡부(32a)를 구비할 수 있다. 함곡부(32a)는 도 3의 평면 패턴에서, 제1 패턴 영역(30a) 중 소정의 폭을 가지는 알파벳 U자 형태의 영역을 의미할 수 있다. 다르게는, 함곡부(32a)는 알파벳 V자, 또는 한글 자음 ㄷ자 형태를 가질 수도 있다. 제1 패턴 영역(30a)은 기판(310) 상에서 순차적으로 적층되는 제1 도전형 질화물계 반도체층(320), 활성층(330b) 및 제2 도전형 질화물계 반도체층(340b)을 구비한다. 제2 패턴 영역(30b)은 기판(310) 상에서 적층되는 제1 도전형 질화물계 반도체층(320)을 구비한다.
기판(310)은 일 예로서, 사파이어(Al2O3)와 같은 투광성 재질로 이루어질 수 있다. 제1 도전형 질화물계 반도체층(320)은 N형 또는 P형으로 도핑되는 질화갈륨계 화합물을 포함하는 층이며, 일 예로서, N형 도펀트 또는 P형에 의해 도핑된 형태로 존재하는 질화갈륨(GaN)층, 알루미늄갈륨질화물(AlxGa1 - xN: 0<x<1)층, 인듐갈륨질화물(InGaN)층 또는 알루미늄인듐갈륨질화물(AlxInyGa1 -x- yN: 0≤x,y,x+y≤1) 등을 포함할 수 있다. 상기 N형 도펀트는 일 예로서, 실리콘(Si)일 수 있으며, 상기 P형 도펀트는 일 예로서, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd) 또는 이들의 둘 이상의 조합일 수 있다. 제1 패턴 영역(30a) 및 제2 패턴 영역(30b)의 제1 도전형 질화물계 반도체층(320)은 물리적으로 서로 연결될 수 있다.
제1 패턴 영역(30a)의 제1 도전형 질화물계 반도체층(320) 상에는 활성층(330)이 배치된다. 활성층(330)은 제1 도전형 질화물계 반도체층(320) 및 제2 도전형 질화물계 반도체층(340)으로부터 제공되는 전자-홀의 결합을 통해 광을 발생시킨다. 일 실시 예에 따르면, 활성층(330)은 전자-홀의 결합 효율을 높이기 위해 다중양자우물(Multple quantum well) 구조를 가질 수 있다. 일 예로서, 활성층(330)은 인듐갈륨질화물(InGaN), 질화갈륨(GaN), 갈륨알루미늄질화물(Ga1 - aAlaN, 0<a<1), 알루미늄인듐갈륨질화물(AlxInyGa1 -x- yN: 0≤x,y,x+y≤1) 또는 이들의 2이상의 조합을 포함할 수 있다.
제1 패턴 영역(30a)의 활성층(330) 상에는 제2 도전형 질화물계 반도체층(340)이 배치된다. 제2 도전형 질화물계 반도체층(340)은 N형 또는 P형으로 도핑되는 질화갈륨계 화합물을 포함하는 층이며, 일 예로서, N형 도펀트 또는 P형에 의해 도핑된 형태로 존재하는 질화갈륨(GaN)층, 알루미늄갈륨질화물(AlxGa1 - xN: 0<x<1)층, 인듐갈륨질화물(InGaN)층 또는 알루미늄인듐갈륨질화물(AlxInyGa1 -x- yN: 0≤x,y,x+y≤1) 등을 포함할 수 있다. 상기 N형 도펀트는 일 예로서, 실리콘(Si)일 수 있으며, 상기 P형 도펀트는 일 예로서, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd) 또는 이들의 2이상의 조합일 수 있다.
제1 도전형 질화물계 반도체층(320)이 N형으로 도핑되면, 제2 도전형 질화물계 반도체층(340)은 P형으로 도핑되고, 제1 도전형 질화물계 반도체층(320)이 P형으로 도핑되면, 제2 도전형 질화물계 반도체층(340)은 P형으로 도핑될 수 있다.
도면을 다시 참조하면, 제1 패턴 영역(30a)의 제2 도전형 질화물계 반도체층(340) 상에는 상부 전극층(350)이 배치된다. 상부 전극층(350)은 일 예로서, 타이타늄, 알루미늄, 크롬, 니켈, 타이타늄, 금 등의 금속을 포함할 수 있다. 상부 전극층(350)은 상기 금속들을 합금으로 구비하는 적어도 한층 이상의 적층 구조로 형성될 수도 있다. 도 3에 도시된 바와 같이, 상부 전극층(350)은 제2 도전형 질화물계 반도체층(340)의 영역을 대부분 커버하도록 배치될 수 있다. 상부 전극층(350)은 제1 패턴 영역(30a)을 정의하는 경계선을 따라 형성될 수 있다.
제2 패턴 영역(30b)의 제1 도전형 질화물계 반도체층(320) 상에는 하부 전극층(360)이 배치된다. 하부 전극층(360)은 일 예로서, 타이타늄, 알루미늄, 크롬, 니켈, 타이타늄, 금 등의 금속을 포함할 수 있다. 하부 전극층(360)은 상기 금속들을 합금으로 구비하는 적어도 한층 이상의 적층 구조로 형성될 수도 있다. 도 3에 도시된 바와 같이, 하부 전극층(360)은 제2 패턴 영역(30b)을 대부분 커버하도록 배치될 수 있다. 하부 전극층(360)은 제2 패턴 영역(30b)을 정의하는 경계선을 따라 형성될 수 있다. 하부 전극층(360)은 제1 패턴 영역(30a)을 둘러싸도록 배치될 수 있다.
본 실시 예에 있어서, 상부 전극층(350) 및 하부 전극층(360) 상에는 각각 상부 범프층(370) 및 하부 범프층(380)이 배치된다. 발명자에 따르면, 상부 범프층(370) 및 하부 범프층(380)은 서브 마운트 기판으로부터 전원을 공급받아 상부 전극층(350) 및 하부 전극층(360)으로 인가하는 역할을 수행하기 때문에, 상부 범프층(370) 및 하부 범프층(380)의 배치 및 면적은 상부 전극층(350) 및 하부 전극층(360)의 구성과 함께, 제1 도전성 질화물계 반도체층 내에서의 전류 밀집 현상에 영향을 미치는 것으로 판단한다.
도 3에 도시된 바와 같이, 상부 범프층(370)은 상부 전극층(350)을 정의하는 경계선을 따라 형성될 수 있다. 일 예로서, 상부 범프층(370)은 상부 전극층(350)의 대부분을 커버하도록 배치될 수 있다. 다르게는, 상부 범프층(370)은 도 3의 하부 범프층(380)과 같이, 상부 전극층(350)의 일부분 상에 다양한 형태의 패턴으로 배치될 수도 있다. 또한, 도시한 바와 같이, 상부 범프층(370)은 함곡부(30a)를 사이에 두고 양측으로 돌출된 돌출부들을 가질 수 있다.
하부 범프층(380)은 제1 패턴 영역(30a)의 함곡부(30a)에 의해 둘러싸이도록 배치될 수 있다. 즉, 하부 범프층(380)은 함곡부(30a)의해 둘러싸인 하부 전극층(360)의 일부분 상에 배치될 수 있다. 도시한 바와 같이, 하부 범프층(370)의 일부는 상부 범프층(370)의 돌출부들 사이에 위치할 수 있다. 일 실시 예에 따르면, 도 3의 평면 패턴 상에서 하부 범프층(380)은 양쪽 측면의 함곡부(32a)에 이르는 거리(a)가 동일하도록 배치될 수 있다. 이에 따라, 하부 범프층(380)으로부터 제1 패턴 영역(30a)으로 전하가 진입하는 길이가 상대적으로 짧아질 수 있다. 따라서, 일정한 전류 확산 길이(current spreading length)를 가지는 전하가 보다 넓은 면적으로 확산해갈 수 있다. 즉, 하부 범프층(380)으로부터 하부 전극층(360), 제2 패턴 영역(30b)의 제1 도전형 질화물계 반도체층(320)을 거쳐 제1 패턴 영역(30a)의 제1 도전형 질화물계 반도체층(320)으로 전류 확산(current spreading)이 이루어지는 면적을 증가시킬 수 있다. 또한, 하부 범프층(380)으로부터 제2 패턴 영역(30b)의 제1 도전형 질화물계 반도체층(320)을 거쳐 제1 패턴 영역(30a)의 제1 도전형 질화물계 반도체층(320)에 이르는 전류 패스(path)를 보다 균일하도록 제어할 수 있다. 상술한 바와 같이, 도면에서는 함곡부(32a)가 U자 형태를 가지는 실시예를 도시하지만, 함곡부(32a)가 V자 또는 ㄷ자 형태를 가지는 경우에도 상기 효과를 가질 수 있다.
본 실시 예에 있어서, 제1 패턴 영역(30a)은 하부 범프층(380)과 대면하는 일면에 적어도 하나 이상의 함몰 돌기 패턴(34a)을 구비할 수 있다. 도 3의 평면 패턴 상에서, 함몰 돌기 패턴(34a)는 하부 범프층(380)과 대향하는(opposite) 방향으로 배치될 수 있다. 구체적으로 도시되는 바와 같이, 함몰 돌기 패턴(34a)는 함곡부(32a)에 배치될 수 있으며, 제1 패턴 영역(30a)의 내부 방향으로 리세스되는 형태를 가질 수 있다.
함몰 돌기 패턴(34a)은 제1 패턴 영역(30a)과 제2 패턴 영역(30b)의 경계면의 크기를 증가시킬 수 있다. 이에 의해, 상기 경계면에서 제2 패턴 영역(30b)의 제1 도전형 질화물계 반도체층(320)으로부터 제1 패턴 영역(30a)의 제1 도전형 질화물계 반도체층(320)으로 전류 확산(current spreading)(Dc)이 이루어지는 면적을 증가시킬 수 있다.
상술한 바와 같이, 제1 패턴 영역(30a)이 함곡부(32a) 및 함몰 돌기 패턴(34a)을 구비함으로써, 제1 패턴 영역(30a)과 제2 패턴 영역(30b)의 경계면에서의 전류 확산 정도가 증가할 수 있으며, 이로 인해 상기 제1 도전형 질화물계 반도체층(320) 내에서의 저항이 감소함으로써, 발광다이오드 칩의 동작 전압(Forward Voltage)이 감소할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 발광다이오드 칩, 110: 사파이어 기판, 120: N형 질화갈륨층,
130: 질화갈륨계 활성층, 140: P형 질화갈륨층, 150: N형 전극층,
160: P형 전극층, 170: 전류 흐름, 180: N형 솔더,
190: P형 솔더, 30a: 제1 패턴 영역, 30b: 제2 패턴 영역,
32a: 함곡부, 34a: 함몰 돌기 패턴,
300: 발광다이오드 칩, 310: 기판,
320: 제1 도전형 질화물계 반도체층, 330: 활성층,
340: 제1 도전형 질화물계 반도체층, 350: 상부 전극층,
360: 하부 전극층, 370: 상부 범프층, 380: 하부 범프층.

Claims (15)

  1. 적어도 하나 이상의 함곡부를 구비하는 제1 패턴 영역; 및
    상기 제1 패턴 영역을 둘러싸는 제2 패턴 영역을 포함하고,
    상기 제1 패턴 영역은 기판 상에 형성된 제1 도전형 질화물계 반도체층, 활성층, 제2 도전형 질화물계 반도체층, 상부 전극층 및 상부 범프층을 구비하고,
    상기 제2 패턴 영역은 상기 기판 상에서 적층되는 제1 도전형 질화물계 반도체층, 하부 전극층 및 하부 범프층을 구비하되,
    상기 제1 패턴 영역은 상기 하부 범프층과 대향하는 방향으로 적어도 하나 이상의 함몰 돌기 패턴을 구비하고,
    상기 상부 범프층은 상기 함곡부를 사이에 두고 양측으로 돌출된 돌출부들을 가지며,
    상기 하부 범프층의 일부는 상기 상부 범프층의 돌출부들 사이에 위치하며,
    평면 패턴에서,
    상기 하부 전극층 및 상기 상부 전극층은 각각 상기 제1 패턴 영역 및 상기 제2 패턴 영역을 정의하는 경계선을 따라 형성되는
    발광다이오드 칩.
  2. 제1 항에 있어서,
    상기 제1 패턴 영역 및 제2 패턴 영역의 상기 제1 도전형 질화물계 반도체층은 물리적으로 서로 연결되는
    발광다이오드 칩.
  3. 제1 항에 있어서,
    상기 함곡부는 소정의 폭을 가지는 U자, V자, ㄷ자 형태의 영역을 포함하는
    발광다이오드 칩.
  4. 제1 항에 있어서,
    상기 함곡부는 상기 하부 범프층을 둘러싸도록 배치되는
    발광다이오드 칩.
  5. 삭제
  6. 제1 항에 있어서,
    평면 패턴에서,
    상기 상부 범프층은 상기 상부 전극층을 정의하는 경계선을 따라 형성되는
    발광다이오드 칩.
  7. 제1 항에 있어서,
    평면 패턴에서,
    상기 하부 범프층은 상기 함곡부에 의해 둘러싸인 상기 하부 전극층의 일부분 상에 배치되는
    발광다이오드 칩.
  8. 제1 항에 있어서,
    상기 함몰 돌기 패턴은 상기 함몰 돌기 패턴과 인접하는 상기 제2 패턴 영역으로부터 상기 제1 패턴 영역으로의 전류 확산 정도를 향상시키는
    발광다이오드 칩.
  9. 제1 항에 있어서,
    상기 함몰 돌기 패턴은 상기 함곡부에 배치되는
    발광다이오드 칩.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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