KR20180118656A - 복합 웨이퍼, 반도체 디바이스, 전자 컴포넌트 및 반도체 디바이스의 제조 방법 - Google Patents

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KR20180118656A
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layer
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metallization
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토마스 페일
폴 가니트저
제랄드 락크너
요헨 뮐러
마틴 포엘즐
토비아스 폴스터
코블린스키 카르스텐 본
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인피니언 테크놀로지스 아게
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Abstract

일 실시예에서, 방법은 반도체 웨이퍼의 제1 표면의 비-디바이스 영역에 하나 이상의 트렌치를 형성하는 단계 - 상기 비-디바이스 영역은 컴포넌트 위치들 사이에 배치되고, 상기 컴포넌트 위치들은 디바이스 영역 및 제1 금속화 구조를 포함함 - 와, 상기 컴포넌트 위치들의 트렌치 및 에지 영역이 상기 제1 폴리머층으로 덮 이도록, 그리고 상기 제1 금속화 구조의 적어도 일부분이 상기 제1 폴리머층에 의해 덮이지 않도록, 상기 반도체 웨이퍼의 상기 제1면에 제1 폴리머층을 도포하는 단계와, 상기 반도체 웨이퍼의 상기 제1 표면에 대향하는 제2 표면의 일부를 제거하고, 상기 비-디바이스 영역에서 상기 제1 폴리머층의 부분을 노출시키며, 가공된 제2 표면을 생성하는 단계와, 상기 비-디바이스 영역들 내 제1 폴리머층을 통해 분리 라인을 삽입하여 복수의 개별 반도체 다이를 형성하는 단계를 포함한다.

Description

복합 웨이퍼, 반도체 디바이스, 전자 컴포넌트 및 반도체 디바이스의 제조 방법
트랜지스터, 광 디바이스 또는 다른 디바이스와 같은 단일 반도체 디바이스를 제조하기 위해, 반도체 웨이퍼는 웨이퍼 내의 컴포넌트 위치에 복수의 반도체 디바이스를 형성하도록 처리될 수 있다. 반도체 디바이스의 구조에 따라, 웨이퍼 상에 복수의 기능 층이 형성될 수 있다. 반도체 웨이퍼는 디바이스의 기능적 유닛이 배치되어 있는 반도체 재료 영역을 포함하는 디바이스 영역(device region)과 소우 스트리트(saw street) 또는 커프(kerf)로 알려져 있는 비-디바이스 영역(non-device region)을 포함할 수 있다. 비-디바이스 영역은 각 디바이스 영역을 둘러싸며 컴포넌트 위치의 경계를 나타낼 수 있다. 통상적으로, 디바이스 영역은 행과 열의 규칙적인 어레이로 형성되며, 이에 따라 비-디바이스 영역은 직교 격자의 형태를 갖는다. 디바이스의 관련 컴포넌트를 형성한 후에, 웨이퍼는, 예컨대 소잉에 의해 웨이퍼를 다이싱(dicing)함으로써 단일 칩들 또는 다이들로 분리된다. 이들 칩이나 다이는, 비-디바이스 영역을 따라 웨이퍼의 두께 방향으로 절단함으로써 웨이퍼로부터 분리될 수 있다.
일 실시예에서, 복합 반도체 기판은 제1 폴리머층과, 제1 표면, 제1 표면에 대향하는 제2 표면, 제1 표면과 제2 표면 사이에서 연장되는 측면 및 제1 표면 상의 제1 금속화 구조를 갖는 복수의 반도체 다이를 포함한다. 제1 표면의 에지 영역 및 측면 중 적어도 일부분은 제1 폴리머층 내에 매립되고, 제1 금속화 구조의 적어도 하나의 금속 영역은 제1 폴리머층으로부터 노출된다.
일 실시예에서, 방법은 반도체 웨이퍼의 제1 표면의 비-디바이스 영역에 하나 이상의 트렌치를 형성하는 단계 - 비-디바이스 영역은 컴포넌트 위치들 사이에 배치되고, 컴포넌트 위치들은 디바이스 영역 및 제1 금속화 구조를 포함함 - 와, 컴포넌트 위치들의 트렌치 및 에지 영역이 제1 폴리머층으로 덮이도록, 그리고 제1 금속화 구조의 적어도 일부분이 제1 폴리머층에 의해 덮이지 않도록, 반도체 웨이퍼의 제1면에 제1 폴리머층을 도포하는 단계와, 반도체 웨이퍼의 제1 표면에 대향하는 제2 표면의 일부를 제거하고, 비-디바이스 영역에서 제1 폴리머층의 부분을 노출시키며, 가공된(worked) 제2 표면을 생성하는 단계와, 비-디바이스 영역들 내 제1 폴리머층을 통해 분리 라인을 삽입하여 복수의 개별 반도체 다이를 형성하는 단계를 포함한다.
일 실시예에서, 반도체 디바이스는 제1 표면을 포함하는 반도체 다이 - 제1 표면은 제1 금속화 구조 및 제1 금속화 구조를 둘러싸는 에지 영역을 포함함 - 와, 제1 표면에 대향하며, 제2 금속화 구조를 포함하는 제2 표면과, 측면을 포함한다. 제1 표면의 에지 영역 및 측면의 일부는 제1 폴리머층에 의해 덮이고, 제2 표면의 에지 영역 및 측면의 일부는 제2 폴리머층에 의해 덮이며, 제2 폴리머층은 제1 폴리머층과 접촉한다.
일 실시예에서, 전자 컴포넌트는 제1 표면을 포함하는 반도체 다이 - 제1 표면은 제1 금속화 구조 및 제1 금속화 구조를 둘러싸는 에지 영역을 포함함 - 와, 제1 표면에 대향하며, 제2 금속화 구조를 포함하는 제2 표면과, 측면을 포함하는 반도체 디바이스를 포함한다. 제1 표면의 에지 영역 및 측면의 일부는 제1 폴리머층에 의해 덮이고, 제2 표면의 에지 영역 및 측면의 일부는 제2 폴리머층에 의해 덮이며, 제2 폴리머층은 제1 폴리머층과 접촉한다. 전자 컴포넌트는 복수의 리드 - 제1 금속화 구조는 제1 리드에 결합되고 제2 금속화 구조는 복수의 리드 중 제2 리드에 결합됨- 와, 플라스틱 하우징 구조물을 더 포함하며, 플라스틱 하우징 구조물은 제1 폴리머층 및 제2 폴리머층을 덮는다.
당업자는 다음의 상세한 설명 및 첨부 도면을 통해 추가적인 특징 및 이점을 알 수 있을 것이다.
첨부 도면은 본 발명의 실시예에 대한 이해를 돕기 위해 포함되며, 본 명세서에 통합되어 그 일부를 구성한다. 도면은 본 발명의 실시예를 예시하며 상세한 설명과 함께 원리를 설명한다. 본 발명의 다른 실시예들 및 다수의 의도된 이점들은 다음의 상세한 설명을 참조하면 보다 잘 이해할 수 있을 것이다. 도면의 요소들은 반드시 서로에 대해 도시된 비율의 크기를 갖는 것은 아니다. 유사한 참조 번호는 대응하는 유사한 부분을 나타낸다.
도 1a 내지 도 1f는 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 것이다.
도 2a 내지 도 2f는 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 것이다.
도 3a 내지 도 3f는 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 것이다.
도 4a는 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 4b는 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 5는 반도체 웨이퍼의 평면도이다.
도 6a는 일 실시예에 따른 웨이퍼의 단면도이다.
도 6b는 일 실시예에 따른 웨이퍼의 단면도이다.
도 7은 반도체 웨이퍼 상에 도전층을 전착하기 위한 장치를 도시한 것이다.
도 8은 일 실시예에 따른 반도체 웨이퍼 처리 방법의 흐름도이다.
도 9는 반도체 웨이퍼를 처리하는 장치를 도시한 것이다.
도 10a는 반도체 웨이퍼를 처리하는 장치를 도시한 것이다.
도 10b는 반도체 웨이퍼를 처리하는 장치를 도시한 것이다.
도 11a 내지 도 11f는 반도체 웨이퍼를 처리하는 방법을 도시한 것이다.
도 12a는 하나 이상의 실시예에 따른 반도체 웨이퍼의 일부분의 단면도이다.
도 12b는 하나 이상의 실시예에 따른 반도체 웨이퍼의 일부분의 단면도이다.
도 12c는 하나 이상의 실시예에 따른 반도체 웨이퍼의 일부분의 단면도이다.
도 13a는 하나 이상의 실시예에 따른 반도체 기판의 일부분의 단면도이다.
도 13b는 하나 이상의 실시예에 따른 반도체 기판의 일부분의 평면도이다.
도 13c는 하나 이상의 실시예에 따른 반도체 칩의 사시도이다.
도 14는 하나 이상의 실시예에 따른 반도체 웨이퍼를 처리하는 방법을 도시한 것이다.
도 15는 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 16a 내지 도 16f는 반도체 웨이퍼를 처리하는 방법을 도시한 것이다.
도 17a 내지 도 17e는 반도체 디바이스를 제조하는 방법을 도시한 것이다.
도 18은 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 19는 일 실시예에 따른 복합 웨이퍼의 단면도이다.
도 20은 일 실시예에 따른 전자 컴포넌트의 단면도이다.
도 21은 일 실시예에 따른 전자 컴포넌트의 단면도이다.
이하의 상세한 설명에서는, 본 발명의 일부를 형성하는 첨부 도면을 참조하며, 이들 도면은 본 발명의 특정 실시예들을 예로서 보여준다. 이와 관련하여, "상부", "하부", "전방", "후방", "선행부", "후행부" 등과 같은 방향 용어는 설명하는 도면의 방향을 참조하여 사용된다. 본 발명의 실시예의 컴포넌트는 다수의 다른 방향으로 배치될 수 있으므로, 방향 용어는 예시를 위해 사용되며 결코 제한적이지 않다. 청구항들에 의해 정의된 범위를 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수도 있고 다른 실시예들이 이용될 수도 있음을 이해해야 한다.
실시예의 설명은 제한적이지 않다. 특히, 이하 설명되는 실시예의 요소들은 다른 실시예의 요소들과 조합될 수도 있다.
이하의 설명에서 사용되는 "웨이퍼", "기판" 또는 "반도체 기판"이라는 용어는 반도체 표면을 갖는 임의의 반도체 기반 구조를 포함할 수 있다. 웨이퍼 및 구조는 실리콘, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS), 도핑 및 비 도핑된 반도체, 기본 반도체 기초(base semiconductor foundation)에 의해 지지된 실리콘의 에피택셜층 및 다른 반도체 구조를 포함하는 것으로 이해하면 된다. 반도체는 실리콘 기반일 필요는 없다. 반도체는 실리콘 게르마늄, 게르마늄 또는 갈륨비소일 수 있다. 다른 실시예에 따르면, 탄화 규소(SiC) 또는 질화 갈륨(GaN)이 반도체 기판 재료를 형성할 수 있다.
본 명세서에 사용된 "갖는다" 또는 "포함한다" 등의 용어는 명시된 요소 또는 특징의 존재를 나타내지만, 추가 요소 또는 특징을 배제하지 않는 개방형 용어(open ended term)이다. 단수형은 문맥상 명시적으로 나타내지 않는 한 단수형뿐만 아니라 복수형도 포함하고자 한다.
본 명세서에서 사용되는 "측방향(lateral)" 및 "수평(horisontal)"이라는 용어는 반도체 기판 또는 반도체 본체의 제1 표면, 예컨대, 주 표면에 평행한 방향을 나타내기 위한 것이다. 이것은, 예를 들어 웨이퍼 또는 다이의 표면일 수 있다.
본 명세서에서 사용되는 "수직(vertical)"이라는 용어는 반도체 기판 또는 반도체 본체의 제1 표면, 예컨대, 주 표면에 수직으로 배치된 방향을 나타내기 위한 것이다.
도 1a 내지 도 1f는 반도체 디바이스의 제조 방법을 도시한 것이다. 도 1a는 제1 주 표면(110) 및 제1 주 표면(110)에 대향하는 제2 주 표면(120)을 갖는 반도체 웨이퍼 또는 반도체 기판(100)을 나타낸다. 반도체 디바이스(250)의 컴포넌트는 반도체 웨이퍼의 제1 주 표면(110)에서 처리된다. 반도체 디바이스(250)는 반도체 웨이퍼(100)의 제1 주 표면(110) 상에 또는 그 안에 형성될 수 있다. 예를 들어, 칩 영역 또는 디바이스 영역(170)의 반도체 재료 내에 단일 디바이스(250)의 구조를 제조하기 위해 프로세싱 및 에칭 프로세스가 수행될 수 있으며, 추가 층, 예컨대, 절연층 및/또는 패시베이션층이 제1 주 표면 상에 증착될 수 있다. 디바이스 영역(170)의 제1 주 표면(110) 상에는 금속화 구조가 형성될 수 있다. 칩 영역(170)은 가장 가까운 이웃으로부터 비-디바이스 영역 또는 커프(175)에 대응하는 소정 거리만큼 측 방향으로 이격된다. 비-디바이스 영역은 폭을 가지며, 평면도로 봤을 때 사각형 또는 직사각형 디바이스 영역과 경계를 이루는 스트라이프 영역의 직교 격자를 형성할 수 있다.
분리 트렌치(210)는 제1 주 표면(110), 특히 비-디바이스 영역(175)에 형성된다. 예를 들어, 분리 트렌치(210)는 소잉(sawing)에 의해, 예를 들어 다이아몬드 톱을 사용하거나 또는 레이저 소잉에 의해 형성될 수 있다. 그러나, 분리 트렌치(210)는 임의의 다른 적절한 방법, 예를 들어, 에칭에 의해 형성될 수도 있다.
분리 트렌치는, 분리 트렌치(210)의 바닥면 또는 베이스(210a)가 반도체 기판(100) 내에 배치되어 형성되도록, 형성될 수 있다. 분리 트렌치(210)는 반도체 기판(100) 내 소정 깊이까지 연장되지만, 제1 주 표면(110)에서 제2 주 표면(120)까지 반도체 기판(100)의 전체 두께를 관통하도록 연장되지는 않는다. 분리 트렌치(210)의 깊이는 나중의 박막화(thinning) 공정을 수행한 후에 반도체 기판(100)으로부터 형성될 반도체 디바이스의 목표 두께보다 더 크게 선택될 수 있다. 분리 트렌치는 약 10㎛ 내지 60㎛의 폭 및 약 30㎛ 내지 70㎛의 깊이를 가질 수 있다. 디바이스 영역(170)은 웨이퍼(110)로부터 부분적으로 분리되고, 직각 트렌치(210)의 격자에 의해 경계지워지는 돌출 영역을 형성한다.
일부 실시예에서, 희생 물질(220)이 분리 트렌치(210)에 삽입되어 분리 트렌치(210)를 채울 수 있다. 예를 들어, 희생 물질(220)은 접착제(glue 또는 adhesive)일 수 있다. 희생 물질(220)은 스핀 코팅 또는 인쇄 공정에 의해 증착될 수 있고, 디바이스 영역(170)의 평탄한 표면을 포함하는 제1 주 표면(110)의 측면 범위 전체에 걸쳐 연속적인 층을 형성할 수 있으며, 트렌치(210)를 채울 수 있다. 희생 물질이 접착제인 실시예에서, 반도체 웨이퍼(100)는 연속적인 희생 물질(220) 층에 의해 적절한 캐리어(300), 예컨대, 유리 캐리어에 부착될 수 있다. 제1 주 표면(110)은 도 1b에 도시된 바와 같이 배치되고 캐리어(300)에 의해 커버링되며, 희생 물질(220)이 캐리어(300)와 연속적으로 접촉한다.
그 후, 반도체 기판(100)의 제2 주 표면(120)으로부터 기판 재료를 제거하고 반도체 기판(100)의 두께를 감소시키기 위해 박막화 공정이 수행될 수 있다. 예를 들어, 기판 재료는 연마(grinding)과 같은 기계적 방법 또는 에칭과 같은 화학적 방법 또는 이들 방법의 조합을 이용하여 제2 주 표면(120)으로부터 제거될 수 있다. 일부 실시예에서, 반도체 기판(100)은, 기계적 연마 후에, 연마에 의해 발생할 수 있는 결함을 제거하기 위해 CMP(Chemical Mechanical Polishing) 처리에 의해, 또는 기계적 연마에 이어서 습식 에칭 또는 플라즈마 에칭에 의해 얇아질 수 있다. 일부 실시예에서, 반도체 기판의 시작 두께는 약 750㎛ 내지 800㎛일 수 있다. 박막화 공정은 반도체 기판(100)을 100㎛ 미만, 예를 들어 10㎛ 내지 50㎛의 소정 두께로 얇게 하도록 수행될 수 있다.
박막화 공정은, 트렌치(210) 내에 위치해 있는 희생 물질(220)이 드러나서 박막화된 반도체 기판의 가공된 제2 주 표면의 일부를 형성하도록, 충분한 재료가 제거될 때까지 수행된다. 반도체 재료에 의해 형성된 분리 트렌치(210)의 바닥면(210a)이 제거된다. 도 1c에 도시된 바와 같이, 단일 칩(260) 각각은 희생 물질(220)의 행렬 안에 매립된다. 희생 물질(220)은 인접한 칩들(260) 사이에 배치되고 제1 주 표면(110)으로부터 가공된 제2 주 표면(120)으로 연장되며, 반도체 디바이스(250)와 캐리어(300) 사이에 연속적인 층을 형성한다. 단일 칩들(260)은 기계적으로 분리되지만 희생 물질에 결합되어 있다. 희생 물질(220)에 의해 제공된 단일 칩(260) 및 행렬의 조립체는 복합 웨이퍼로 간주될 수 있다.
일부 실시예에서, 희생 물질(220)은 반도체 기판(100)의 제2 주 표면(120)으로부터 프로세싱에 의해 제거된다. 일부 실시예에서, 인접한 칩들(260) 사이에 위치하는 희생 물질(220) 내에 리세스(265)가 형성될 수 있다. 예를 들어, 리세스(265)는 O2 플라즈마로 플라즈마 에칭에 의해 형성될 수 있다. 도 1d는 가공된 제2 주 표면(120)에 인접한 영역 내의 단일 칩(260)의 측면으로부터 희생 물질(220)이 부분적으로 제거된 결과의 구조물의 예를 도시하고 있다. 제1 주 표면에 인접한 단일 칩(260)의 측면의 부분은 희생 물질(220)의 잔여물에 의해 결합된 채로 남는다.
일부 실시예에서는, 도 1e에 도시된 바와 같이, 금속화 층(400)이 결과 표면 위에 형성되어, 이 금속화 층(140)이 반도체 칩(260)의 제2면, 반도체 칩(260)의 노출된 측면 및 반도체 칩들(260) 사이에 배치된 잔여 희생 물질(220)을 덮는다. 예를 들어, 금속화 층은 스퍼터링 방법 또는 금속 증발 방법을 이용하여 증착될 수 있다. 예를 들어, 금속화 층은 Al, Ti, Ag, Cu 또는 Ni와 같은 금속을 포함할 수 있다. 금속화 층은 약 100㎚ 내지 10㎛의 두께를 가질 수 있다. 희생 물질(220)에 의해 함께 고정된 칩(260)을 포함하는 조립체는 복합 웨이퍼로 지칭될 수 있다.
단일 칩(260)은 개별 디바이스를 형성하기 위해 복합 웨이퍼로부터 분리되거나 개별화(singulation)될 수 있다. 일부 실시예에서, 희생 물질(220)에 의해 함께 고정된 칩(260) 조립체에, 특히 제2 주 표면에 캐리어(510)가 부착된다. 분리 캐리어(510)는 포일(foil), 예컨대 적절한 프레임(500)에 의해 운반될 수 있는 소잉 포일(sawing foil)일 수 있다. 칩(260)의 조립체는, 금속화 층(400)이 분리 캐리어(510)에 인접하여 접촉하도록, 분리 캐리어(510) 상에 탑재될 수 있으며, 캐리어(300)가 제거되어 제1 주 표면(110)상의 희생 물질(220)을 노출한다. 단일 칩(260)을 분리하기 위해 희생 물질(220)이 제거될 수 있다. 도 1f에 도시된 바와 같이, 희생 물질은 반도체 기판(100)의 제1 주 표면(110)을 처리하거나 가공함으로써 제거될 수 있다.
희생 물질(220)을 제거할 때, 이웃하는 칩(260) 사이의 리세스(265) 내에서 연장되는 희생 물질 상에 형성된 금속화 층의 일부를 포함하는 인접 칩(260) 사이의 분리 트렌치(210) 내에 존재하는 희생 물질(220)이 제거된다. 결과적으로, 도 1f에 도시된 바와 같이, 단일 칩(260)이 조립체 또는 복합 웨이퍼로부터 분리되고, 캐리어(510) 상에 서로 이격되어 배치될 수 있다.
도 1f에 도시된 것과 같은 일부 실시예에서, 단일 칩(260)은 후면으로부터 측면의 적어도 일부분으로 연장되는 금속화 구조를 포함한다. 이 배치는 기판 상에, 예컨대, 다이 패드 상에 후면을 솔더링하는 동안 블리드 아웃(bleed out)을 제어하는데 사용될 수 있다. 측면 상의 금속화 구조의 부분은 용융 솔더의 메니스커스(meniscus)의 형성을 촉진할 수 있고 솔더 흐름의 측면 범위를 제한할 수 있다. 이것은 솔더 조인트의 신뢰성 및/또는 신뢰성 있는 솔더 조인트의 수율을 향상시키는데 도움을 줄 수 있다.
도 2a 내지 도 2f는 다른 실시예에 따른 방법 동안의 반도체 기판(100)의 단면도이다. 도 2a에 도시된 반도체 기판(100)은 도 1a에 도시된 반도체 기판(100)과 유사하다. 또한, 도 2b 및 도 2c에 도시된 단계는 도 1b 및 도 1c를 참조하여 설명한 단계와 유사하다. 예를 들어, 기판 재료를 제거한 후의 반도체 기판(100)의 두께는 10㎛ 내지 40㎛일 수 있다. 도 1a 내지 도 1f에 도시된 실시예와 대조적으로, 도 2d에 도시된 바와 같이, 일부 실시예들에서는 박막화 공정이 수행된 후에 희생 물질(220)이 제2면으로부터 리세스되거나 부분적으로 제거되지 않는다. 이 실시예에서, 제2 주 표면(120)은 평면이고, 희생 물질(220)에 의해 경계 지워지는 반도체 칩(260)의 영역을 포함한다.
일부 실시예에서는, 금속화 층이 반도체 웨이퍼의 제2 주 표면(120) 상에, 그리고 이에 따라 반도체 칩 및 희생 물질(220)의 제2 표면 상에 형성되어, 평면 연속 층을 형성한다. 금속화 층은 금속 시드 층(410) 및 시드 층(410) 상에 형성된 두꺼운 금속화 층(420)을 포함할 수 있다. 예를 들어, 시드 층은 약 50nm 내지 200nm의 두께를 갖는 티타늄 또는 티타늄 화합물 층을 포함할 수 있다. 시드 층은, 예컨대 티타늄 또는 티타늄 화합물 층 상에 형성된 50nm 내지 400nm의 두께를 갖는 얇은 구리 층을 더 포함할 수 있다. 예를 들면, 시드 층(들)은 스퍼터링에 의해 형성될 수 있다. 두꺼운 금속화 층(420)은 구리 또는 구리 화합물 층을 포함할 수 있거나 또는 구리 또는 구리 화합물 층일 수 있다. 예를 들어, 구리 층은 갈바니 방법에 의해 형성될 수 있다. 구리 층은 대략 오후 10㎛ 내지 30㎛ 사이의 두께를 가질 수 있다. 도 2d는 결과의 구조의 예를 보여준다.
이어서, 두꺼운 금속화 층(420)에 그루브(groove)(430)를 형성하도록 포토리소그래피 방법이 수행될 수 있다. 그루브(430)는 희생 물질(220) 위에, 이에 따라 비-디바이스 영역 또는 소우 스트리트 내에 배치될 수 있다. 도 2e는 결과의 구조의 예를 보여준다. 일 실시예에 따르면, 이 프로세싱 단계에 의해 시드 층이 에칭되어, 디바이스 영역 상에 희생 물질(220)에 의해 분리되고 이격되는 개별 도전 영역을 형성할 수 있다. 다른 실시예에 따르면, 시드 층의 일부분, 예컨대 티타늄 또는 티타늄 화합물 층은 비-디바이스 영역에 남아있을 수 있다.
희생 물질(220) 내에 매립되고 금속화 층(420) 및 선택적으로는 시드 층을 포함하는 칩(260)의 조립체는 적절한 분리 캐리어(510)에 탑재된다. 분리 캐리어(510)는 도 1f와 관련하여 기술된 실시예에서와 같이 포일의 형태를 가질 수 있다. 캐리어(300)가 제1 주 표면(110)으로부터 제거되고, 단일 칩(260)을 서로 분리하도록 희생 물질(220)이 제거되며, 이 때 칩(260)은 캐리어(510)에 부착된 채로 유지된다. 희생 층(220)이 반도체 기판(100)의 제1 주 표면(110)에서 제거될 수 있다. 희생 층(220)은 측면으로부터 완전히 제거될 수 있다. 시드 층을 포함하는 실시예에서, 이웃하는 칩(160)들 사이에서 연장되는 희생 층(220) 상에 배치된 시드 층의 부분이 이 공정에 의해 제거되거나 다이싱될 수 있다. 두꺼운 금속층(420)은 큰 전류를 흐르게 하기 위해 사용될 수 있는, 소위 전력 금속화 층일 수 있다.
도 3a 내지 도 3f는 일 실시예에 따른 방법을 도시한 것이다. 반도체 기판(100)은 도 1a를 참조하여 전술한 바와 같이 처리되어, 트렌치(210)를 반도체 기판(100)의 제1 주 표면, 특히 비-디바이스 영역에 형성하여 칩(260)을 웨이퍼(100)로부터 부분적으로 분리시킬 수 있다. 이 실시예에서, 절연 재료(270)가 분리 트렌치(210) 내로 삽입된다. 절연 재료(270)는 에폭시 수지와 같은 절연성 폴리머 또는 실리콘 산화물 또는 실리콘 질화물을 포함하는 세라믹 재료와 같은 세라믹 재료일 수 있다. 절연층(270)은 인쇄 공정을 이용하여 분리 트렌치(210)에 삽입될 수 있다. 그 후, 반도체 기판(100)의 제1 주 표면(110) 상에, 부분적으로 분리된 칩(260)의 제1 주 표면 및 절연 재료(270)를 연속적으로 덮는 접착층(280)이 형성된다. 캐리어(300), 유리 캐리어가 접착제 층(280)상에 탑재된다. 그 결과, 도 3b에 도시된 바와 같이, 반도체 웨이퍼(100)가 캐리어(300) 상에 탑재되어, 제1 주 표면(110)이 캐리어(300)에 인접한 측에 배치되고 캐리어(300)에 의해 덮인다.
도 1c 및 도 2c를 참조하여 상술한 것과 유사한 방식으로, 반도체 기판(100)은 웨이퍼의 반대측으로부터 박막화되는데, 즉, 제2 주 표면(120)으로부터 재료가 제거된다. 박막화 공정은 반도체 기판(100)의 목표 두께에 도달할 때까지 그리고/또는 트렌치(210) 내에 배치된 절연 재료(270)가 노출될 때까지 수행되어, 칩들(260)은 더 이상 반도체 재료에 의해 서로 기계적으로 연결되지 않는다. 특히, 기계적 힘이 반도체 재료에 의해 하나의 칩으로부터 다른 칩으로 더 이상 전달되지 않는다. 결과적으로, 균열이 하나의 칩에서 다른 칩으로 전파되는 것이 방지된다. 칩의 분리 중에 칩(260)에 균열이 생기는 경우, 공통 반도체 재료를 통해 다른 칩으로 전파될 수 없으므로, 다른 칩에 대한 손상을 피할 수 있고 수율이 증가할 수 있다. 절연 재료(270)는 인접한 칩들(260) 사이에 배치되고, 접착제 층(280)은 칩과 캐리어(300) 사이에 배치된다. 단일 칩(260)은 절연 재료(270)에 의해 결합되어 복합 웨이퍼를 형성한다.
반도체 칩(260) 및 절연 재료(270)의 제2 표면을 덮는 제2 주 표면(120) 위에 금속화 층(410, 420)이 형성될 수 있다. 이것은 도 1e 또는 2d를 참조하여 위에서 설명한 방식으로 수행될 수 있다. 도 2d를 참조하여 위에서 설명한 방식으로 금속화 층이 형성되는 경우, 금속화 층을 단일 칩의 디바이스 영역 상에 배치된 부분들로 분리하기 위해 에칭 공정을 포함하는 포토리소그래피 공정이 수행될 수 있다. 시드 층(410)은 비-디바이스 영역에서 에칭되어 제거되거나 유지될 수 있다. 도 3d는 결과의 구조의 예를 보여준다.
전술한 바와 같이, 복합 웨이퍼로부터 단일 디바이스들을 분리하기 위해, 칩들(260)의 조립체, 특히 금속화 층(410, 420)이 분리 캐리어(510) 상에 탑재된다. 단일 반도체 칩들(260)은, 예를 들어, 레이저 소잉 또는 다이싱 공정을 사용하여, 절연 재료(270)의 적어도 일부를 제거하여 제1 표면으로부터 제2 표면으로의 갭을 형성함으로써, 조립체 또는 복합 웨이퍼로부터 그리고 서로 분리된다. 레이저 소잉이 사용되는 경우, 레이저 빔은 인접 칩(260)들 사이에 배치된 절연 재료(270)의 제1 주 표면으로 지향될 수 있다. 시드 층(410)의 일부가 여전히 인접한 칩들(260) 사이에 존재하는 경우, 이 부분은 개별화 또는 분리 공정에 의해 다이싱되거나 절단될 수 있다. 도 3f에 도시된 바와 같이, 인접한 칩들은 경계선(435)에서 분리되어 절연 재료(270)의 일부분이 각각의 칩(260)의 측벽 상에 남을 수도 있다.
도 3a 내지 도 3f를 참조하여 서명한 실시예에서, 희생 물질(270)은, 반도체 칩(260)의 측벽이 칩(260)의 측벽 또는 측면 상에 남아있는 절연 재료(270)의 부분에 의해 절연되도록, 절연 재료로 구현될 수 있다.
도 4a 및 도 4b는 반도체 칩(260)의 단면도이다. 도 4a에서, 반도체 디바이스(250), 예컨대 MOSFET과 같은 트랜지스터의 기능 소자 또는 컴포넌트가 반도체 칩(260) 내에 형성되어 있고, 접촉 패드를 포함하는 금속화 구조가 반도체 영역 내의 제1 주 표면 상에 형성될 수 있다. 반도체 칩(260)의 제2 주 표면(120) 상에는 후면 금속화 층(400)이 형성되어 있다. 반도체 칩(260)의 측벽(115)에는 절연층(270)이 형성된다. 예를 들어, 절연 재료(270)는 절연성 폴리머, 예컨대, 절연 탄소 화합물일 수 있다. 구체적인 예로는 에폭시 수지, 플라스틱 재료, 또는 세라믹 재료, 예를 들어 실리콘 산화물 또는 실리콘 질화물을 들 수 있다. 절연 재료는 대략 5㎛ 내지 20㎛ 사이의 두께를 가질 수 있다. 절연 재료는 반도체 칩(260)의 측벽을 덮도록 일체로 형성된다. 반도체 칩(260)은 5㎛ 내지 100㎛, 예컨대 5㎛ 내지 20㎛의 두께(d)를 가질 수 있다.
도 4b는 일 실시예에 따른 반도체 칩(260)의 단면도이다. 절연층(270)은 레이저로 절단될 수 있고, 절연층(270)의 절단면(275)은 거칠 수 있으며, 특히 절연층(270)의 상부의 절단되지 않은 표면보다 더 큰 표면 거칠기를 가질 수 있다. 절연층(270)의 일부는 레이저 다이싱 공정으로 인해 거친 표면(275)을 형성하도록 버닝될 수 있다.
도 5는 웨이퍼 처리 시스템 또는 웨이퍼 핸들링 시스템에서 웨이퍼를 미리 결정된 방향으로 정렬하기 위한 노치(103)를 포함하는 웨이퍼(100)의 개략도이다. 도 5는 또한 복수의 분리 트렌치(210)를 보여준다. 도시된 바와 같이, 분리 트렌치는 제1 방향으로 연장되는 제1 분리 트렌치(211) 및 제1 방향에 수직인 제2 방향으로 연장되는 제2 분리 트렌치(212)를 포함한다.
도 1a 내지 도 3f를 참조하여 위에서 설명한 실시예에 따르면, 반도체 웨이퍼(100)는 실질적으로 평탄한 표면을 형성하도록 실질적으로 제2 주 표면(120) 위에서 균일하게 박막화된다. 또 다른 실시예에 따르면, 이러한 박막화 공정은 반도체 웨이퍼의 에지부(117)보다 반도체 웨이퍼의 중심부(116)에서 더 많은 기판 재료가 제거되도록 수행될 수 있는데, 즉, 주 표면의 중심부에 리세스가 형성될 수 있다. 리세스의 주변부에 제2 주 표면으로부터 돌출하는 링이 형성될 수 있는데, 이는 후속 프로세싱 및 핸들링 동안 반도체 웨이퍼에 안정성을 제공하는데 사용될 수 있다. 링은 연속적일 수 있다.
반도체 기판(100)의 제2 주 표면(120)으로부터 기판 재료를 제거하는 것은 전체 제2 주표면으로부터 기판 재료를 제거하는 제1 공정과, 반도체 기판의 에지부를 유지하면서 반도체 기판의 중심부에서 기판 재료를 제거하여 리세스를 형성하는 제2 공정을 포함할 수 있다.
제1 박막화 공정은 웨이퍼의 두께를 50㎛ 내지 100㎛로 감소시키도록 수행될 수 있다. 제1 박막화 공정은 에칭을 포함하며 실질적으로 평탄한 가공된 표면을 생성하기 위해 반도체 기판의 중심부 및 에지부로부터 기판 재료를 제거할 수 있다. 반도체 웨이퍼(100)의 중심부(116)만 박막화하는 제2 박막화가 수행될 수 있는데, 제2 박막화 공정 동안 에지부(117)는 박막화되지 않는다.
도 6a는 중심부(116) 및 에지부(117)을 포함하는 반도체 웨이퍼(100)의 예를 도시한다. 전술한 바와 같이 제1 및 제2 박막화 공정을 수행한 결과, 에지부(117)의 두께(d1)는 중심부(116)의 두께(d2)보다 크다. 예를 들어, 박막화 공정을 수행한 후에 에지부(117)의 두께(d1)는 30㎛ 내지 150㎛일 수 있다. 제2 박막화 공정을 수행한 후에 중심부(116)의 두께(d2)는 5㎛ 내지 100㎛일 수 있다. 두께 d1과 d2의 비는 약 2 내지 5일 수 있다. 에지부(117)의 폭(s)은 0.5 내지 5mm일 수 있다.
박막화 공정을 수행하기 전에, 복수의 분리 트렌치(210)가 반도체 기판(100)의 제2 주 표면에 대향하는 반도체 기판의 제1 주 표면(110) 내 중앙 영역(116)과 돌출 에지부(117) 모두에서 형성되고, 희생 물질 또는 절연 재료가 트렌치(210) 내에 삽입된다. 각각의 트렌치(210)는 실질적으로 동일한 깊이를 가지며, 따라서 제2 주 표면이 물질을 제거하여 리세스된 중앙 영역(116)을 형성하도록 가공된 후에, 희생 물질(220)은 노출되고 중심부(116)의 나머지 두께를 관통하여 연장된다. 그러나, 에지 영역(117)에서는, 트렌치(220)는 깊이(d1)가 트렌치(210)의 깊이보다 크기 때문에, 반도체 웨이퍼의 재료에 의해 형성된 베이스를 갖는다. 중심부(116)를 형성하는데 사용되는 연마 동작 및 연마 도구의 형상으로 인해 리세스된 중심부(116)와 에지부(117) 사이에 만곡된 계면이 형성된다. 이 계면은 도 6a 및 도 6b에서 화살표로 표시된 바와 같이, 에지부(117)의 제거를 도울 수 있는 소정의 브레이킹 포인트(breaking point)를 제공할 수 있다. 에지부(117)는 디바이스 영역을 포함하지 않을 수도 있다.
전술한 바와 같이 제1 및 제2 박막화 공정을 수행한 후에, 웨이퍼는 도 1d 내지 1f, 2d 내지 2f 또는 3d 내지 3f를 참조하여 위에서 설명한 방식으로 추가적으로 처리되어, 제2 주 표면 상에 금속화물을 형성하고 희생 물질(220)의 일부 또는 전부를 제거하여 반도체 기판(100)으로부터 반도체 칩 또는 다이를 분리할 수 있다.
에지부(117)가 더 두껍기 때문에, 분리 또는 개별화 중에 칩(260)이 웨이퍼의 에지 영역에서 기계적 힘을 받아 날아가는 것이 방지될 수 있다. 예를 들어, 도 1f, 도 2f 및 도 3e에 도시된 바와 같이, 웨이퍼가 분리 캐리어(510) 상에 탑재될 때, 예를 들어 호일을 벗겨 내거나 찢어서 호일을 제거함으로써 단일 칩들이 서로 분리될 수 있다. 분리 트렌치(210)는 에지부(117)에도 형성되며 제1 및 제2 방향으로 연장되고, 각 칩 또는 컴포넌트 위치의 경계부에 위치한다. 포일(510)의 제거시, 에지부(117)가 잔여물로부터 분리되고 칩들은 서로 분리될 수 있다.
도 6b는 일 실시예에 따른 반도체 기판(100)의 일부분의 단면도이다. 도 6a에 도시된 컴포넌트에 추가적으로, 반도체 기판(100)의 제2 주 표면(120) 상에 금속화 층(400)이 형성된다. 일부 실시예에서, 금속화 층(400)은 반도체 기판(100)의 중심부(116)에 형성되고 에지부(117)에는 형성되지 않는다.
일부 실시예에서, 금속화 층(400)은, 예를 들어 새도우 마스크를 사용함으로써, 중심부(116)에 선택적으로 형성될 수 있다. 금속화 층(400)은 화학 기상 증착법, 열 기상 증착법(thermal vapour deposition method) 또는 스퍼터링 법과 같은 증착법에 의해 형성될 수 있다. 일부 실시예에서, 금속화 층(400)은 중심부(116) 및 에지부(117) 위에 연속적인 층을 증착하고, 예를 들어 에칭에 의해 금속화 층(400)을 에지부(117)로부터 제거함으로써 형성될 수 있다.
일부 실시예에서, 금속화 층(400)은 갈바니 프로세스를 이용하여 반도체 기판(100)의 제2 주 표면(120)의 중심부에 선택적으로 증착될 수 있는데, 이에 대해서는 도 7을 참조하여 아래에서 설명할 것이다.
도 7은 반도체 기판(100)의 제1 주 표면과 접촉하여 이를 지지하는 캐리어(300)를 지지하는 척(720) 및 반도체 웨이퍼(100)의 단면도이다. 구리와 같은 금속화 층은 갈바니(galvanic) 공정을 이용하여 제2 주 표면 상에 증착될 수 있다. 금속화 층(400)은 시드 층(410)과 시드 층(410) 상에 형성되는 두꺼운 금속화 층(420)을 포함할 수 있다. 시드 층(410)은 스퍼터링과 같은 물리적 기상 증착 공정을 이용하여 제2 주 표면 전체에 증착되어, 에지부(117), 중심부(116) 및 리세스된 중심부(116)과 돌출 에지부(117) 사이의 계면 위에 연속 층을 형성한다.
도 7은 에지부(117) 상에 배치된 시드 층(410)과 접촉하는 돌출부(731)를 갖는 암(730)과, 리세스 내로 연장되며 계면에 인접한 중심부(116)의 주변 영역에 있는 시드 층(410)과 접촉하는 보다 큰 헤드(732)를 구비한 부재(700)를 보여준다. 부재(700)는 두꺼운 금속층(420)이 중심부(116)에 선택적으로 형성되도록 중심부(116)의 일부를 밀봉하는 작용을 할 수 있다. 부재(700)는 금속성이고 시드 층(410)과 함께 헤드(732)에 의해 커버되지 않은 중앙에 있는 중심부(116)의 두꺼운 금속화 층(420)의 전착에서 전극으로서 작용한다.
두꺼운 금속화 층(420)은 두께(d3)를 가지며, 에지부(117)의 외부면과 금속화 층(420)의 외부면 사이의 높이 차이를 감소시킨다. 감소된 높이 차이는 반도체 웨이퍼의 처리를 단순화하는 것을 도울 수 있다. 특히, 예를 들어 반도체 웨이퍼가 분리 호일(510)에 탑재될 때, 웨이퍼의 휨이 회피될 수 있다. 도 7에 도시된 예에서, 에지부(117)의 반도체 기판의 두께(d1)는 약 50㎛일 수 있고, 중심부(116)의 반도체 기판(100)의 두께(d2)는 약 20㎛일 수 있다. 두꺼운 금속화 층(420)의 두께는 10㎛ 내지 15㎛일 수 있다. 에지부(117)의 폭(s)은 1.5mm일 수 있다.
도 8은 실시예에 따른 반도체 디바이스의 제조 방법의 흐름도이다. 이 방법은 반도체 기판의 제1 주 표면에 복수의 분리 트렌치를 형성하는 단계를 포함하고, 분리 트렌치의 바닥면은 트렌치의 베이스가 반도체 기판의 재료에 의해 형성되도록 반도체 기판 내에 위치한다(S100). 이 방법은 분리 트렌치 내에 희생 물질을 삽입하는 단계(S110)와, 반도체 웨이퍼의 제2 주 표면으로부터 기판 재료를 제거하여 분리 트렌치 및 희생 물질의 바닥면을 노출시키는 단계(S120)와, 분리 캐리어의 일측에 반도체 기판의 제2 주 표면이 위치하도록 반도체 기판을 분리 캐리어에 탑재하는 단계(S130)와, 그 다음에 반도체 기판을 복수의 반도체 칩으로부터 분리하는 단계를 더 포함한다.
일 실시예에서, 반도체 기판의 제2 주 표면으로부터 기판 재료를 제거하는 단계(S120)는 제2 주 표면 전체로부터 기판 재료를 제거하는 제1 공정(S125)과, 반도체 기판의 중심부로부터 기판 재료를 제거하여 리세스를 형성하고 이 리세스를 둘러싸는 반도체 기판의 에지부를 유지하는 제2 공정(S127)을 포함할 수 있다.
도 9는 반도체 웨이퍼(100)를 처리하기 위한 장치(600)를 개략적으로 도시한 것이다. 장치(600)는 반도체 기판의 제1 주 표면에 복수의 분리 트렌치를 형성하도록 구성된 유닛(610)을 포함하고, 분리 트렌치의 바닥면은 반도체 기판에 배치된다. 예를 들어, 유닛(610)은 다이아몬드 톱 또는 레이저 톱 등과 같은 톱이나 또는 소정 깊이의 분리 트렌치가 달성되도록 고정밀도로 분리 트렌치를 에칭할 수 있는 에칭 장치를 포함할 수 있다.
장치(600)는 분리 트렌치 내에 희생 물질을 삽입하도록 구성된 유닛(620)을 더 포함할 수 있다. 예를 들어, 이 유닛(620)은 임의의 종류의 인쇄 또는 스핀 코팅 장치일 수 있다. 선택적으로, 장치(600)는 제1 주 표면이 캐리어 상에 인접하게 배치되도록 반도체 웨이퍼를 유리 캐리어와 같은 캐리어 상에 탑재하도록 구성된 유닛(625)을 더 포함할 수 있다. 이 장치는 반도체 기판의 제2 주 표면으로부터 기판 재료를 제거하여 분리 트렌치의 바닥면을 노출시키도록 구성된 유닛(630)을 포함할 수 있다. 예를 들어, 이 유닛(630)은 연마 장치, 폴리싱 유닛, 에칭 유닛, CMP 유닛 등을 포함할 수 있다. 장치(600)는 제2 주 표면이 캐리어 상에 인접하게 배치되도록 희생 물질에 의해 분리 캐리어 상에 함께 고정되는 반도체 칩들의 조립체를 탑재하도록 구성된 유닛(640)을 더 포함할 수 있다. 유닛(640)은 분리 트렌치가 희생 물질로 채워지는 동안 반도체 칩의 조립체를 이송할 수 있다. 유닛(640)은 칩 조립체를 캐리어 상에 적층하는 핸들링 유닛일 수 있다.
장치(600)는 몇 개의 유닛이 수납될 수 있는 클러스터 도구일 수 있다. 예를 들어, 웨이퍼가 주위 공기에 노출되지 않고 상이한 유닛들 사이에서 이송될 수 있다. 장치(600)는 또한 별도의 장치에 의해 제공된 각각의 유닛과 함께 생산 라인의 형태로 제공될 수 있다.
장치(600)는 제2 주 표면으로부터 기판 재료를 제거한 후에 제2 주 표면 상에 금속층을 형성하도록 구성된 유닛(650)을 더 포함할 수 있다. 650은 갈바니 유닛 또는 화학 기상 증착 장치, 물리적 기상 증착 장치, 스퍼터링 장치 또는 금속층을 형성하기 위한 임의의 다른 적절한 장치일 수 있다.
반도체 웨이퍼의 제2 주 표면으로부터 기판 재료를 제거하여 분리 트렌치의 바닥면을 노출하도록 구성된 유닛(630)은, 제2 주 표면 전체로부터 기판 재료를 제거하기 위한 제1 제거 단계와, 반도체 웨이퍼의 중심부에서만 기판 재료를 제거하기 위한 제2 제거 단계를 수행하도록 구성될 수 있다.
도 10a는 이 실시예에서 연마 장치일 수 있는 유닛(630)을 도시한다. 유닛(630)은 제1 샤프트(830)에 고정될 수 있는 척(720)을 포함할 수 있으며, 제1 샤프트는 척(720)을 제1 회전 방향, 예컨대 시계 방향으로 회전시킬 수 있다. 척(720)에는 반도체 기판(100)을 지지하는 캐리어(300)가 탑재될 수 있다. 반도체 기판(100)의 제2 주 표면(120)은 노출되어 있다. 유닛(630)은 제2 회전 방향, 예를 들어 반 시계 방향으로 제1 연마 휠(810)을 회전시킬 수 있는 제2 샤프트(840)를 지닌 요소(850)를 더 포함한다. 제1 연마 휠(810)은 반도체 기판의 직경에 대략 대응하는 직경을 가질 수 있다. 연마 휠(810)은 연마 휠(810)의 원주를 따라 연마 휠의 에지부에 배치되는 연마부(820)를 포함한다. 연마부(820)는 제2 주 표면(120)으로부터 기판 재료를 연마하고 기계적으로 제거하는 다이아몬드로 제조된 연마 입자를 포함한다. 연마 공정을 수행할 때, 캐리어(300)를 지지하는 척(720)과 반도체 기판(100)이 제1 회전 방향으로 회전하고, 제1 연마 휠(810)은 제2 회전 방향으로 회전한다. 동시에, 요소(850)는 제1 연마 휠(810)이 반도체 기판(100)과 접촉하도록 이동한다. 또한, 제1 회전 연마 휠은 반도체 기판(100)의 원주를 따라 이동된다. 이로써, 반도체 기판의 제2 주 표면 전체로부터 기판 재료를 제거하는 제1 공정이 수행될 수 있다.
반도체 기판의 에지부는 유지하면서 반도체 기판의 중심부로부터 기판 재료를 제거하는 제2 공정을 수행하기 위해, 도 10b에 도시된 바와 같이 보다 작은 제2 연마 휠(815)이 제1 연마 휠(810)을 대체한다.
제2 연마 휠(815)은 제1 연마 휠(810)과 유사하지만 보다 작은 직경을 갖는다. 예를 들어, 제2 연마 휠(815)의 직경은 제1 연마 휠의 직경의 약 절반일 수 있다. 척(720)은 제1 회전 방향으로 회전하고, 반도체 기판(100)은 제1 회전 방향과 반대의 제2 회전 방향으로 회전한다. 요소(850)는 제2 연마 휠(815)이 반도체 기판(100)과 접촉하도록 이동한다. 제2 연마 휠(815)은 반도체 기판(100)의 중심부(116)에 위치한다. 또한, 제2 회전 연마 휠(815)은 반도체 기판(100)의 중심부(116)를 따라 이동하여, 더 큰 두께를 갖는 원형 링-형상의 에지부에 의해 경계지워지는 리세스된 중심부를 생성한다.
반도체 기판 내에 분리 트렌치를 형성하는 단계, 희생 재료 또는 절연 재료를 분리 트렌치 내에 채우는 단계, 반도체 기판을 얇게 만든 다음 단일의 반도체 칩을 분리하는 단계를 포함하는 본 명세서에 설명된 처리 방법에 의해, 반도체 칩이 고정되고, 박막화된 반도체 기판으로부터 기계적으로 분리된 후 희생 물질에 의해 보호된다. 반도체 기판을 박막화한 후에, 반도체 칩들은 기계적으로 분리되지만 조립체 또는 복합 웨이퍼에서 인접한 희생 재료 또는 절연 재료에 의해 경계지워져 있다. 그 결과, 인접한 반도체 칩의 밀접한 공간 관계로 인한 손상이 방지될 수 있고, 반도체 칩이 용이하게 취급될 수 있다.
제1 공정 및 제2 공정을 포함하는 기판 재료를 제거하는 공정으로 인해, 반도체 기판의 안정화 에지부가 유지되어 지지 박막이 제2 주 표면으로부터 제거될 때 단일 칩이 날아가는 것을 방지할 수 있다. 반도체 기판의 두꺼운 에지부는 단일 칩을 분리할 때 파괴될 수도 있고, 또는 칩 제거 공정 또는 픽업 공정 동안 박막이 확장될 때 두꺼운 에지부가 부서질 수도 있다. 분리 트렌치를 형성하고 희생 물질로 분리 트렌치를 채우는 개념에 인해, 이러한 에지부의 파괴 동안 발생되는 균열이나 응력이 단일 칩에는 영향을 미치지 않을 것이다.
도 11a 내지 도 11f는, 하나 이상의 추가 실시예에 따른 방법을 수행할 때의 반도체 기판의 일부분의 단면도이다. 하나 이상의 실시예에 따르면, 제2 주 표면(120)으로부터 재료(s)가 제거되는 박막화 공정 후, 절연 재료의 돌출부가 분리 트렌치(210) 위에 배치되도록 반도체 기판(100)의 제2 주 표면(120) 위에 형성될 수 있다.
하나 이상의 실시예에 따른 방법을 수행하기 위한 시작점은, 예를 들어, 도 2c 또는 도 3c에 도시된 구조물일 수 있다. 예를 들어, 웨이퍼와 같은 반도체 기판(100)은, 반도체 디바이스(250)의 컴포넌트가 반도체 웨이퍼의 제1 주 표면(110)에 인접하게 형성되고 분리 트렌치(210)가 반도체 디바이스(250)에 인접한 비-디바이스 영역의 반도체 기판에 형성되도록 처리되었을 수 있다. 분리 트렌치(210)는 인접한 디바이스 영역들을 서로 분리시킨다. 희생 물질(270)은 분리 트렌치(210) 내에 배치되어 분리 트렌치(210)를 채울 수 있다. 희생 물질(270)은 반도체 웨이퍼(100)의 제1 표면의 전체 표면을 덮을 수 있다. 제1 주 표면(110)은 추가적인 접착층(280)에 의해 캐리어(300)에 부착될 수 있다. 접착층(280)은 제1 주 표면(110)과 캐리어(300) 사이에 배치될 수 있다. 반도체 기판의 제2 주 표면(120)상의 금속화 층에는 시드 층(410)이 증착될 수 있다. 예를 들어, 시드 층은 하나 이상의 티타늄 층 및/또는 하나 이상의 구리 층을 포함하는 층 스택을 포함할 수 있다. 도 11a는 결과의 구조의 예를 보여준다. 그 후, 제2 주 표면(120) 상에 절연 재료의 돌출부(810)가 형성될 수 있다. 돌출부(810)는 분리 트렌치(210)의 위치에 배치되어 반도체 칩의 디바이스 영역을 둘러쌀 수 있다.
도 11b는 결과의 구조의 예를 나타낸다. 도시된 바와 같이, 절연 재료의 돌출부(810)는 분리 트렌치(210)의 위치에 배치된다. 일부 실시예에 따르면, 돌출부(810)의 재료는 희생 재료(270)와 동일할 수 있다. 예를 들어, 돌출부(810)의 재료는 에폭시 수지일 수 있다. 예를 들어, 에폭시 수지는 UV 광을 사용하여 패터닝될 수 있는 에폭시 수지일 수 있다. 예를 들어, 패터닝 공정을 수행한 후에, UV 광을 사용하여, 열처리가 수행될 수 있다. 예를 들어, 돌출부는 대략 7-10㎛의 높이를 가질 수 있다.
그 후, 인접한 돌출부(810) 사이의 공간을 덮도록 금속화 층(420)이 제2 주 표면(120) 위에 형성될 수 있다. 도 11c는 결과의 구조의 예를 보여준다. 실시예에 따르면, 금속화 층(420)은 돌출부(810)가 금속화 층(820) 위로 돌출하도록 형성될 수 있다. 예를 들어, 돌출부(810)의 높이(h2)는 금속화 층(420)의 높이(h1)보다 클 수 있는데, 그 차이는 2 내지 3㎛일 수 있다. 도 11d는 해당 실시예의 예를 나타낸다.
다른 실시예에 따르면, 금속화 층(420)은 돌출부(810)와 동일 평면 또는 실질적으로 동일한 평면 상에 있을 수 있다. 예를 들어, 돌출부(810)의 높이(h2)는 금속화 층(420)의 높이(h1)와 대략 동일할 수 있다. 도 11e는 해당 구조의 예를 보여준다.
다른 실시예에 따르면, 금속화 층의 높이(h1)가 돌출부(810)의 높이(h2)보다 클 수 있다. 도 11f는 해당 구조의 예를 나타낸다. 금속화 층(420)의 높이(h1)에 대한 돌출부(810)의 높이(h2)는 돌출부(810)의 원하는 기능에 따라 선택될 수 있다. 일반적으로, 돌출부(810)의 존재로 인해, 단일 반도체 칩(260)의 안정성이 향상될 수 있다. 예를 들어, 반도체 칩(260)은 제1 또는 제2 주 표면의 에지에서 기계적으로 지지받을 수 있다. 더욱이, 반도체 칩(260)은 특히 금속화 층을 형성하고 단일 칩을 분리하는 처리 단계 동안 기계적으로 안정화될 수 있다. 이것은, 기판이 예컨대 100㎛ 미만, 보다 구체적으로는 약 50㎛ 미만으로 박막화되었을 때, 특히 유용할 수 있다. 또한, 반도체 칩의 측벽이 보호될 수 있다. 예를 들어, 도 11d에 도시된 구성에서, 돌출부(810)는 반도체 칩을 솔더링할 때 솔더링 재료가 유출되는 것을 방지할 수 있도록 솔더링 정지부를 제공할 수 있다.
도 11e에 도시된 실시예에 따르면, 반도체 칩(260)의 뒷면은 평면일 수 있다. 도 11f에 도시된 실시예에 따르면, 솔더링과 후면 금속화물 사이의 전기적 연결이 개선될 수 있다. 도 11a 및 도 11f를 참조하여 기술된 실시예에 따르면, 돌출부를 형성한 후에 금속화 층이 형성된다.
다른 실시예에 따르면, 금속화 층을 형성한 후에 돌출부(810)가 형성될 수 있다. 예를 들어, 도 11a에 도시된 워크피스(workpiece)로부터 시작하여, 반도체 기판(100)의 제2 주 표면(120) 위에 또 다른 금속화 층(420)이 형성될 수 있다. 그 후, 금속화 층(420) 및 시드 층(410)은 금속화 패드(425)가 반도체 칩(260) 위에 배치되도록 패턴화될 수 있다. 도 12a는 결과의 구조의 예를 보여준다. 도시된 바와 같이, 인접한 반도체 칩들(260)은 희생 물질(270)로 채워진 분리 트렌치들(210)에 의해 서로 분리된다. 단일 금속화 패드(425)는 희생 물질(270)의 개재 영역에 의해 서로 이격되어 분리된다.
그 후, 예를 들어, 인접한 금속화 패드(425) 사이의 리세스에 돌출부(810)의 재료를 선택적으로 인쇄하는 인쇄 방법에 의해 절연 재료의 돌출부가 형성된다. 실시예에 따르면, 돌출부는 제2 주 표면(120) 위에 에폭시 수지를 스크린 인쇄함으로써 형성될 수 있다. 다른 실시예에 따르면, 재료의 층이 형성되고, 이어서 , 예컨대 재료 층을 포토리소그래피 패터닝함으로써 패터닝 공정이 수행될 수 있다. 그 결과, 인접한 금속화 패드들(425) 사이의 공간들이 돌출부(810)에 의해 채워진다. 일부 실시예에 따르면, 도 12b에 도시된 바와 같이, 돌출부(810)는 금속화 패드(425) 위로 돌출하여 금속화 패드(425)의 에지 영역을 덮도록 형성될 수 있다. 다른 예에 따르면, 도 12c에 도시된 바와 같이, 금속화 패드(425)가 돌출부(810) 위로 돌출될 수 있다. 또 다른 실시예에서, 돌출부(810)는 금속화 패드(425)와 동일 평면에 있어, 금속화 패드(425) 및 돌출부(810)의 상부 표면이 대략 동일한 높이를 가질 수 있다. 제2 주 표면 상에 돌출부(810)가 존재하기 때문에, 반도체 칩 조립체 또는 복합 웨이퍼는 가공 중에 기계적으로 안정화될 수 있다.
도 13a는 분리 공정을 수행한 후의 인접한 반도체 칩들(260)의 단면도이다. 분리 공정은 레이저 다이싱 공정 또는 기계 다이싱 공정에 의해 수행될 수 있다. 반도체 칩(260)의 금속화 층이 분리 캐리어(510) 상에 정렬되고, 유리 캐리어가 제거되며, 희생 물질(270) 및 돌출부(810) 내에 분리 라인(separation line)을 삽입함으로써 반도체 칩(260)이 복합 웨이퍼로부터 다이싱된다. 분리 라인은 희생 물질(270)의 폭보다 작은 폭을 가지며, 따라서 희생 물질이 반도체 칩(260)의 측벽의 적어도 일부분에 남을 수 있다. 반도체 칩(260)의 측벽에 희생 물질(270)이 존재하기 때문에, 반도체 칩(260)은 측 방향으로 절연된다. 돌출부(810)의 존재로 인해, 패턴화된 금속화 층(420)의 금속화 패드(425)의 측벽이 보호된다. 예를 들어, 돌출부(810)의 높이는 대략 8-10㎛일 수 있다. 돌출부(810)는, 제2 표면으로부터 수직 방향으로 멀어질수록 돌출부의 폭이 감소하고 금속화 패드(425)의 폭은 증가하도록, 금속화 층(420, 425)과 수직 방향으로 중첩된다. 반도체 칩(260)의 두께는 100㎛ 미만, 예컨대 50㎛ 미만 또는 20㎛m 미만일 수 있다. 반도체 칩(260)의 두께는 1㎛보다 크거나 또는 5㎛보다 클 수 있다.
도 13b는 반도체 기판의 일부분의 제2 주 표면(120)의 평면도이다. 도시된 바와 같이, 돌출부(810)는 반도체 칩(260)의 중심부를 둘러싸도록 형성된다. 돌출부(810)는 반도체 칩을 완전히 둘러쌀 수 있다. 금속화 층(420, 425)은 각각의 반도체 칩(260)의 중심부에 배치된다.
도 13c는 하나 이상의 실시예에 따른 반도체 칩(260)의 사시도이다. 반도체 칩(260)은 반도체 칩(260)의 측벽 상에 배치된 절연 재료(270)를 포함하며, 이 절연 재료(270)는 제1 주 표면(110)으로부터 반도체 칩(260)의 제2 주 표면(120)으로연장된다. 반도체 칩(260)은 제2 주 표면(120)으로부터 돌출되는 절연 재료의 부분(810)을 더 포함하며, 이 돌출부(810)는 반도체 칩의 측벽을 따라 폐 루프를 형성한다. 보다 상세하게는, 돌출부는 반도체 칩(260)의 제2 주 표면(120)의 중심부를 둘러싸도록 반도체 칩(260)의 전체 둘레를 따라 배열된다. 반도체 디바이스(250)의 컴포넌트는 제1 주 표면(110)에 형성된다. 일 실시예에 따르면, 금속화 층은 제2 주 표면 상에 배치될 수 있다. 돌출부는 금속화 층과 수직 방향으로 중첩된다. 일부 실시예에서, 시드 층(410)의 부분 또는 시드 층(410)의 잔류물이 절연 재료(270)와 돌출부(810) 사이에 배치될 수 있다. 다른 실시예에 따르면, 절연 재료(270)가 돌출부(810)와 직접 접촉할 수 있다.
도 14는 실시예에 따른 방법을 도시한 것이다. 도시된 바와 같이, 반도체 디바이스의 제조 방법은 반도체 기판의 제1 주 표면 내에 복수의 분리 트렌치를 형성하는 단계(S100)를 포함하며, 분리 트렌치의 하부면은 반도체 기판 내에 위치한다. 이 방법은, 분리 트렌치 내에 희생 물질을 채우는 단계(S110)와, 반도체 웨이퍼의 제2 주 표면으로부터 기판 재료를 제거하여 분리 트렌치 및 희생 물질의 바닥면을 노출시키는 단계(S120)를 더 포함한다. 이 방법은 그 다음에, 제2 주 표면 상에 절연 재료의 돌출부 - 돌출부는 분리 트렌치의 위치에 그리고 희생 물질 상에 배치됨 - 를 형성하는 단계(S210)와, 제2 주 표면 위에 금속화 층을 형성하는 단계(S220)를 포함한다. 이 방법은 반도체 기판의 제2 주 표면이 분리 캐리어의 한 면에 배치되도록 반도체 기판(100)을 분리 캐리어에 탑재하는 단계(S130)와, 그 후, 반도체 기판을 복수의 반도체 칩으로 격리 또는 분리하는 단계(S140)를 더 포함한다. 돌출부는 금속화 층을 형성하기 전에 형성될 수도 있고, 금속화 층을 형성하고 패터닝한 후에 형성될 수도 있다.
도 15는 반도체 디바이스를 제조하는 방법의 흐름도(900)를 도시한다. 박스(901)에서, 적어도 하나의 트렌치가 반도체 웨이퍼의 제1 표면의 비-디바이스 영역에 형성된다. 비-디바이스 영역은 디바이스 영역 및 제1 금속화 구조를 포함하는 컴포넌트 위치들 사이에 배치된다. 박스(902)에서, 제1 폴리머층이 반도체 웨이퍼의 제1면에 도포되는데, 컴포넌트 위치의 에지 영역과 트렌치는 제1 폴리머층에 의해 덮이고 제1 금속화 구조의 적어도 일부는 제1 폴리머층에 의해 덮이지 않도록, 도포된다. 박스(903)에서, 반도체 웨이퍼의 제1 표면에 대향하는 제2 표면의 일부분이 제거되고 비-디바이스 영역 내의 제1 폴리머층의 부분이 노출된다. 구체적으로, 트렌치의 베이스를 형성하는 반도체 웨이퍼의 부분이 제거되어, 트렌치 내에 배치된 제1 폴리머층의 일부가 노출되어 채널을 형성하는데, 이 채널은 제1 표면으로부터 가공된 제2 표면까지 웨이퍼의 두께 전체에 걸쳐 연장되는 제1 폴리머층을 포함한다. 박스(904)에서, 비-디바이스 영역에 배치된 제1 폴리머층은 적어도 부분적으로 제거되어 복수의 분리된 반도체 다이를 형성한다. 제1 폴리머층은, 예를 들어 절단 또는 톱질에 의해 제거될 수 있다.
일부 실시예에서, 폴리머층은 희생 층 또는 절연층으로 대체될 수 있다.
통상적으로, 컴포넌트 위치는 반도체 웨이퍼에 행과 열로 배열된다. 비-디바이스 영역은 인접한 컴포넌트 위치 사이에 배치되어, 위에서 봤을 때 비-디바이스 영역이 직교하도록 배열된 줄무늬를 형성한다. 비-디바이스 영역은 소우 스트리트 또는 커프(kerfs)라고도 한다. 비-디바이스 영역에 배치된 제1 폴리머층은 또한 직교하게 배열된 줄무늬 형태를 갖는다.
반도체 웨이퍼는 또한 반도체 기판이라고도 하며, 예를 들어 <100> Si와 같은 단결정 웨이퍼를 포함할 수 있다. 그러나, 반도체 웨이퍼는 절연체 상의 반도체 구조(semiconductor on insulator structure)와 같은 비 반도체 재료를 포함하는 다층 구조를 포함할 수도 있다.
제1 폴리머층은 트렌치 내에 그리고 컴포넌트 위치의 에지 영역 상에, 또한 일부 실시예에서는 제1 금속화 구조의 에지 영역 상에 삽입된다. 그러나, 접촉 패드와 같이 제1 금속화 구조물의 적어도 일부분은 제1 폴리머층에 의해 덮이지 않은 상태로 남는다. 제1 폴리머층은 패턴화되거나 구조화된 형태를 가지며 불연속적이다. 제1 폴리머층에 의해 덮이지 않는 제1 금속화 구조의 부분은 제1 금속화 구조물의 커버되지 않은 영역 주위에 연속적인 경계를 규정하는 제1 폴리머층의 스트립에 의해 형성된 측벽을 포함하는 정사각형 또는 직사각형 리세스의 베이스를 형성할 수 있다. 제1 금속화 구조는 비-디바이스 영역으로 연장되지 않을 수 있다. 일부 실시예에서, 컴포넌트 위치의 에지 영역에는 제1 금속화 구조물이 존재하지 않을 수 있다.
제1 금속화 구조는 도전층들 사이에 배치된 절연층을 통해 연장되는 도전 비아들을 갖는 다수의 도전층 및 절연층을 포함하여 도전층들을 전기적으로 결합시킬 수 있다. 가장 바깥쪽의 도전층은 하나 이상의 접촉 패드를 제공할 수 있다. 예를 들어, 트랜지스터 디바이스의 경우, 제1 금속화 구조의 가장 바깥쪽의 도전층은 전류 전극 접촉 패드, 예를 들어 소스 접촉 패드 및 제어 전극 접촉 패드, 예를 들어 각 컴포넌트 위치 내의 게이트 도전 패드를 포함할 수 있다. 제1 금속화 구조는 또한 금속화 층 또는 단순히 금속화(metallization)라고도 한다.
제1 폴리머층과 제1 금속화 층 사이의 상대적인 높이는 변할 수 있다. 일부 실시예에서는, 제1 폴리머층이 제1 금속화 층보다 높은 높이를 가지며, 따라서 제1 금속화 층 또는 각각의 패드가 모든 측면이 제1 폴리머층의 부분들로 둘러싸여 경계지워지는 리세스의 베이스를 형성할 수 있다. 다른 일부 실시예에서는, 제1 폴리머층이 디바이스 영역 내 제1 금속화 층의 에지 영역 상에 배치되어, 제1 금속화 층의 중심부가 제1 폴리머층에 의해 덮이지 않고, 제1 금속화 층의 에지 영역에 배치된 상기 제1 금속화 층의 일부에 의해 형성된 측벽을 갖는 리세스의 베이스를 형성한다.
일부 실시예에서, 제1 폴리머층 및 제1 금속화 층은 실질적으로 동일한 높이를 가지며 실질적으로 동일 평면 상에 있다. 이들 실시예에서, 제1 폴리머층은 제1 금속화 층의 측면만 접촉하여, 제1 금속화 층의 전체 측면 범위가 제1 금속화 층에서 노출된다.
이 방법은 소위 "연마 전 다이싱" 방법으로 설명될 수 있다. 트렌치는 반도체 웨이퍼의 일부분에 의해 트렌치의 베이스가 형성되는 깊이를 갖는다. 반도체 웨이퍼의 제1 표면의 비-디바이스 영역에 형성된 트렌치는 웨이퍼로부터 컴포넌트 위치를 부분적으로 분리시킨다. 제1 표면으로부터의 트렌치의 깊이는 컴포넌트 위치로부터 형성될 반도체 디바이스의 원하는 최종 두께와 실질적으로 동일하거나 또는 일부 실시예에서는 그보다 클 수 있다. 결과적으로, 재료가 반도체 웨이퍼의 제2 표면으로부터 제거되고 반도체 웨이퍼의 두께가 반도체 디바이스의 원하는 최종 두께로 감소될 때, 트렌치 내에 배치된 폴리머 재료가 가공된 제2 표면에서 노출된다. 컴포넌트 위치의 반도체 재료는 웨이퍼의 반도체 재료의 나머지 부분으로부터 분리되고 제1 폴리머층에 의해 기계적으로 경계지워져서 물품(article)을 형성한다. 반도체 재료 또는 컴포넌트 위치의 분리된 영역 각각은 하나 이상의 반도체 디바이스, 예를 들어 MOSFET과 같은 트랜지스터 디바이스를 포함할 수 있는 반도체 다이를 제공할 수 있다.
결과의 물품 또는 구조물은, 반도체 재료를 포함하는 컴포넌트 위치가 제1 폴리머층의 행렬로 매립되는 복합 웨이퍼로서 설명될 수 있다. 반도체 다이 및 제1 폴리머층은 복합 웨이퍼의 두께 전체에 걸쳐 연장된다. 제1 폴리머층은 인접한 반도체 다이의 측면들 사이에서 그리고 제1 표면상의 컴포넌트 위치의 반도체 다이의 에지 영역 위로 연장된다. 복합 층의 가공된 제2 표면은 폴리머 재료에 의해 측 방향으로 둘러싸인 반도체 재료의 영역을 포함한다. 이어서, 복합 웨이퍼는 복합 웨이퍼로부터 개개의 반도체 다이를 분리 또는 개별화하도록 가공될 수 있다.
개개의 반도체 다이는 분리 라인을 제1 표면, 구체적으로는 제1 표면의 비-디바이스 영역에 삽입함으로써 복합 웨이퍼로부터 분리될 수 있다. 분리 라인은 트렌치의 폭보다 작은 폭을 가질 수 있으며, 따라서 복수의 개별 반도체 다이의 측면의 적어도 일부분이 제1 폴리머층의 일부분을 포함할 수 있다. 분리 라인은, 예컨대, 톱을 사용한 기계적 절단 또는 레이저 절단과 같은 절단에 의해 삽입될 수 있다.
제1 폴리머층은 거의 또는 전혀 수축하지 않고 따라서 부피의 감소 없이 경화될 수 있는 폴리머를 포함할 수 있다. 제1 폴리머층은 열 및/또는 UV 광과 같은 광의 사용에 의해 경화되거나 가교 결합될 수 있다. 일부 실시예에서, 제1 폴리머층은 열경화성 폴리머이다.
제1 폴리머층은 중축합 반응없이 경화하며 무용매일 수 있는 가교 폴리머(cross-linked polymer)를 포함할 수 있다. 이러한 재료는 수축 또는 부피 감소없이 그리고 가스의 형성없이 경화될 수 있다. 따라서, 특히 트렌치 내에 배치된 재료의 부분 내에 틈이 형성되는 것을 회피할 수 있다. 일부 실시예에서, 제1 폴리머층은 에폭시 층일 수 있다.
제1 폴리머층은 경화되지 않았거나 또는 부분적으로 경화된 상태의 무용매 멀티컴포넌트 열경화성 에폭시를 포함할 수 있다. 제1 폴리머층은 충진제를 포함할 수도 있고 충진제를 포함하지 않을 수도 있다. 제1 폴리머층은 전기적으로 절연성일 수 있다.
제1 폴리머층은 인쇄에 의해 반도체 웨이퍼의 제1 표면에 도포될 수 있고 패턴화되거나 구조화된 층으로서 도포될 수 있다. 도포 후, 제1 폴리머층은 예를 들어 열 및/또는 UV 광을 인가함으로써 적어도 부분적으로 경화될 수 있다.
제1 금속화 구조는 도전성 바이어스에 의해 함께 전기적으로 결합되는 절연 재료 또는 층간 유전체 재료에 의해 서로 분리된 둘 이상의 금속층을 포함하는 재분배 구조를 포함할 수 있다. 가장 바깥쪽의 금속층은 접촉 패드를 제공할 수 있다. 트랜지스터의 경우, 가장 바깥쪽의 금속층은 소스에 결합될 수 있는 대 전류 전극 접촉 패드 및 예를 들어 게이트에 결합될 수 있는 더 작은 제어 전극 접촉 패드를 제공할 수 있다.
반도체 웨이퍼의 제2 표면의 일부분이 제거되는 동안 지지를 위해 반도체 웨이퍼의 제1 표면에 캐리어가 부착될 수 있다. 캐리어는, 예컨대 유리 캐리어일 수 있다. 캐리어는 접착층에 의해 부착될 수 있다.
접착층은 제1 표면의 임의의 토폴로지를 보상할 수 있다. 예를 들어, 제1 폴리머층이 제1 금속화 구조의 에지 영역을 덮고 따라서 제1 금속화 층이 제1 금속화 층의 가장 바깥쪽의 표면의 평면 위에 배치되어, 제1 금속화 층이 제1 폴리머층 내 리세스의 베이스를 형성하는 실시예에서, 접착제가 리세스를 채울 수 있다.
반도체 웨이퍼의 제2 표면은, 예컨대 연마 및/또는 화학적 기계적 폴리싱에 의해 제거될 수 있다. 일부 실시예에서, 연마 및/또는 화학적 기계적 폴리싱의 조합 후에 에칭이 사용될 수 있다. 습식 화학 에칭 또는 플라즈마 에칭 공정이 사용될 수 있다. 에칭은 기계적 또는 화학적 기계적 연마 공정으로 인해 손상을 나타내는 재료를 제거하는 데 사용될 수 있다.
일부 실시예에서, 반도체 웨이퍼의 가공된 제2 표면은 반도체 디바이스가 복합 반도체 웨이퍼로부터 분리되기 전에 추가로 처리될 수 있다.
일부 실시예에서, 하나 이상의 도전층이 가공된 제2 표면에 도포되어 제2 금속화 구조를 형성한다. 제2 금속화 구조물은 가공된 제2 표면 위로 연속적으로 연장될 수 있고 반도체 재료 위로 그리고 제1 폴리머층 위로 연장될 수 있다.
제2 금속화 층의 일부분이 비-디바이스 영역에 배열된 제1 폴리머층으로부터 제거되어 가공된 제2 표면상의 디바이스 영역에 불연속 도전부(discrete conductive portions)를 생성할 수 있다.
예를 들어, 제2 금속화 구조는 반도체 웨이퍼의 제2 표면의 컴포넌트 위치 내 반도체 다이의 적어도 디바이스 영역에 적용될 수 있다. 제2 금속화 구조는, 수직 트랜지스터 또는 수직 다이오드와 같은 수직 소자의 경우에, 접지면 또는 전극을 제공할 수 있다.
수직 디바이스의 경우, 제2 금속화 구조는 제2 전류 전극에, 예를 들어 MOSFET 트랜지스터의 경우에 드레인에 결합될 수 있고, 제2 전류 전극 접촉 패드를 제공할 수 있다.
일부 실시예에서, 비-디바이스 영역에서 제1 폴리머층으로부터 제2 금속화 구조물을 제거한 후, 비-디바이스 영역에 배열된 제1 폴리머층의 일부분 또한 제거되어 가공된 제2 표면에서 반도체 다이를 둘러싸는 리세스를 생성한다.
일부 실시예에서, 제2 폴리머층은 가공된 제2 표면에 도포되어 적어도 비-디바이스 영역에 배열된 제1 폴리머층을 덮는다.
제2 폴리머층의 성분은 제1 폴리머층의 성분과 동일하거나 상이할 수 있다. 일부 실시예에서, 제1 폴리머층 및 제2 폴리머층은 모두 에폭시를 포함한다.
제2 금속화 구조물의 일부분은 제2 폴리머층에 의해 덮이지 않은 채로 남아있을 수 있다. 일부 실시예에서, 컴포넌트 위치 내 반도체 다이의 에지 영역은 제2 금속화 구조에 의해 덮이지 않고 제2 폴리머층에 의해 덮인다.
반도체 다이의 대향 면 상에 배열된 제1 및 제2 폴리머층을 포함하는 실시예에서, 반도체 다이의 2개의 대향 면의 적어도 에지 영역이 반도체 다이의 측면 상으로 연장되는 폴리머 재료로 덮인 복합 웨이퍼가 형성된다. 제1 폴리머층 및 제2 폴리머층은 행렬을 이루며, 이 행렬 내에 반도체 다이가 매립되고 또한 반도체 다이의 2개의 대향하는 표면상의 금속화 구조의 적어도 일부가 덮이지 않은 채로 노출된다. 제2 폴리머층은 이웃하는 반도체 다이의 측면들 사이에 배치되어 연장되는 제1 폴리머층의 부분과 접촉할 수 있다. 제1 폴리머층 및 제2 폴리머층은 컴포넌트 위치에서 개별 반도체 다이의 측면 사이의 영역을 함께 채울 수 있다.
일부 실시예에서, 제2 금속화 구조가 형성되기 전에 제2 폴리머층이 가공된 제2 표면에 도포되는데, 비-디바이스 영역에 배치된 제1 폴리머층은 제2 폴리머층에 의해 덮이고, 반도체 재료를 포함하는 가공된 제2 표면의 영역은 제2 폴리머층에 의해 덮이지 않도록, 도포된다.
일부 실시예에서는, 제2 금속화 구조가 형성된 후에 제2 폴리머층이 가공된 제2 표면에 도포될 수 있는데, 제2 금속화 구조의 불연속 도전부의 에지 영역 및 제1 폴리머층은 제2 폴리머층으로 덮이고, 제2 금속화 구조의 불연속 도전부의 영역은 제2 폴리머층으로부터 노출되도록, 도포될 수 있다.
도포 후, 제2 폴리머층은, 예를 들어, 열 및/또는 UV 광의 인가에 의해 부분적으로 또는 완전히 경화될 수 있다. 제2 폴리머층은, 예를 들어 인쇄 기술을 사용하여 도포될 수 있다. 제2 폴리머층은 선택적으로 도포되어 원하는 패턴을 직접 생성할 수도 있고 아니면 연속 층으로서 도포된 다음 일부분을 제거하여 원하는 패턴을 생성할 수도 있다.
일부 실시예에서, 비-디바이스 영역에 배열된 제1 폴리머층이 시드층 및 제2 폴리머층에 의해 덮이고 디바이스 영역 내의 시드 층의 영역이 제2 폴리머층에 의해 덮이지 않도록, 도전성 서브 층, 예컨대, 시드 층이 가공된 제2 표면에 도포되고 제2 폴리머층이 시드층에 도포된다.
제2 금속화 구조는, 제2 폴리머층에 의해 덮이지 않는 가공된 제2 표면의 영역 내의 시드 층에 하나 이상의 도전성 층을 도포하여 제2 폴리머층에 의해 경계지워진 불연속 도전부를 형성하여 반도체 다이 상의 제2 금속화를 형성함으로써 형성될 수 있다.
도전성 서브 층이 가공된 제2 표면에 도포되고 제2 폴리머 층이 도전성 서브 층에 도포되는 실시예에서, 도전성 서브 층은 제2 폴리머 층 아래에 그리고 비-디바이스 내 제1 및 제2 폴리머 층 사이에 배치된다. 도전성 서브 층은 도전층의 선택적 증착을 위한 전극으로서 작용할 수 있으며, 반도체 다이상의 제2 금속화물 및 제2 폴리머층에 의해 경계지워진 개별 도전성 부분을 형성하기 위해 제2 폴리머층에 의해 덮이지 않는 가공된 제2 표면의 영역에 도포될 수 있다. 패터닝된 제2 폴리머층은 반도체 다이 상의 제2 금속화 구조 및 개별 도전성 부분의 위치를 결정하기 위한 마스크를 제공한다.
제2 금속화 구조는 제2 폴리머층의 두께와 같거나 또는 그보다 작은 두께로 형성될 수 있다. 일부 실시예에서, 도전층은 제2 폴리머층의 두께보다 큰 두께로 형성될 수 있다.
반도체 다이는, 비-디바이스 영역을 따라 절단함으로써, 그 결과, 인접한 반도체 다이의 측면 사이에 배치된 제1 폴리머층 및 제2 폴리머층이 존재할 경우에는 이들을 절단함으로써, 복합 웨이퍼로부터 분리될 수 있다. 제1 폴리머층 및 제2 폴리머층의 적어도 일부분은 분리 또는 개별화 후에 반도체 다이의 측면에 잔류할 수 있고 전기적 절연을 제공할 수 있다.
이제 복합 웨이퍼를 제조하는 방법의 다양한 실시예를 도 16a 내지 도 16e를 참조하여 설명한다.
도 16a는 제1 표면(1001) 및 제1 표면(1001)에 대향하는 제2 표면(1002)을 갖는 반도체 웨이퍼(1000)를 나타낸다. 제1 표면(1001)은 디바이스 영역(1004)을 포함하는 다수의 컴포넌트 위치(1003) 및 디바이스 영역 내 제1 표면(1001) 상에 배치된 제1 금속화 구조(1005)를 포함한다. 반도체 웨이퍼(1000)는 실리콘 단결정 웨이퍼일 수 있다. 디바이스 영역(1004)은 수직 MOSFET 또는 초접합 MOSFET과 같은 트랜지스터 디바이스를 생성하기에 적합한 구조를 포함할 수 있다.
이웃하는 컴포넌트 위치(1003)는 비-디바이스 영역(1006)에 의해 분리되고 이격되어 있다. 이웃하는 컴포넌트 위치들(1003)과 비-디바이스 영역(1006) 사이의 계면은 점선으로 표시되어 있고, 비-디바이스 영역(1006)은 폭을 갖는 것으로 도시되어 있다. 컴포넌트 위치들(1003)은 통상적으로 비-디바이스 영역(1006)이 평면도에서 직교하는 격자의 형태를 갖도록 행과 열로 배열된다. 비-디바이스 영역(1006)은 소우 스트리트 또는 커프라고도 한다. 반도체 웨이퍼(1000)는 수백 또는 수천 개의 컴포넌트 위치(1003)를 포함할 수 있다. 일부 실시예에서, 각 컴포넌트 위치(1003)는 트랜지스터 디바이스, 예를 들어 수직 트랜지스터와 같은 하나 이상의 반도체 디바이스를 포함할 수 있는 단일 반도체 다이를 제공할 것이다. 제1 금속화 구조(1005)는 개재된 절연 및/또는 패시베이션층을 갖는 하나 이상의 도전층을 포함하는 다층 구조를 포함할 수 있으며, 따라서 도전층은 하나 이상의 도전 비아에 의해 전기적으로 결합될 수 있다. 금속화 구조(1005)는 컴포넌트 위치(1003)의 경계까지 연장되지 않을 수도 있다.
수직 트랜지스터와 같은 일부 반도체 디바이스는, 바람직하게는 100㎛ 미만의 두께를 가질 수 있는데, 예를 들어 약 20㎛의 두께를 가질 수 있다. 디바이스 영역(1004) 및 제1 금속화 구조(1005)의 제조를 용이하게 하기 위해, 반도체 웨이퍼(1000)는 반도체 디바이스의 원하는 최종 두께보다 실질적으로 큰 초기 두께(ti)를 가질 수 있다. 예를 들어, 반도체 웨이퍼(1000)는 약 700㎛의 두께를 가질 수 있다. 제1 표면(1001)상에 디바이스 영역(1004) 및 제1 금속화 구조(1005)를 형성하기 위한 처리 후, 제2 표면(1002)의 일부분을 제거함으로써 반도체 웨이퍼(1000)의 두께가 감소될 수 있다. 반도체 웨이퍼(1000)의 두께는 제2 표면(1002)을 기계적 연마 및/또는 화학적 기계적 폴리싱에 의해 감소되어, 예를 들어 가공된 제2 표면을 생성할 수 있다.
도 16b는 제1 표면(1001)의 비-디바이스 영역(1006)에 트렌치(1007)를 형성한 후의 반도체 웨이퍼(1000)를 도시한 것이다. 트렌치(1007)는 반도체 웨이퍼(1000)의 초기 두께(ti)보다 작은 깊이(d)까지 들어가며, 따라서 반도체 웨이퍼(1000)의 재료에 의해 형성된 측면 및 베이스를 갖는다. 트렌치(1007)의 깊이(d)는 반도체 디바이스들의 원하는 최종 두께(tf)와 대략 동일하거나 더 크게 선택될 수 있다. 트렌치(1007)는 비-디바이스 영역(1006)의 폭(ws)보다 작은 폭(wt)을 가질 수 있다. 디바이스 영역(1004) 및 컴포넌트 위치(1003)는 반도체 웨이퍼(1000)의 나머지 부분에 의해 반도체 웨이퍼(1000) 내에 함께 유지된다.
반도체 웨이퍼(1000)의 초기 두께(ti)은 약 700㎛일 수 있고, 트렌치(1007)의 깊이(d)는 최종 두께(tf)가 약 20㎛인 반도체 디바이스의 경우에 약 30㎛ 내지 35㎛일 수 있다. 제1 금속화 구조는 약 10㎛의 총 두께(tm)를 가질 수 있다.
도 16c는, 예를 들어 에폭시 층(1008)일 수 있는 제1 폴리머층을 제1 표면(1001)에, 구체적으로는 트렌치(1007)에 도포한 후의 반도체 웨이퍼(1000)를 도시한 것이다. 제1 에폭시 층(1008)은 컴포넌트 위치(1003)의 에지 영역(1009) 및 제1 금속화 구조(1005)의 에지 영역(1010) 상에 위치하도록, 제1 표면(1001) 상에 측면 범위를 갖는다. 제1 금속화 구조(1005)의 부분(1011)은 제1 에폭시 층(1008)에 의해 덮이지 않은 채로 남는다. 제1 에폭시 층(1008)은, 예를 들어 인쇄와 같은 기술을 사용하여 패턴으로 제1 표면(1001)에 도포되고, 열 및/또는 광을 인가하여 경화될 수 있다. 일부 실시예에서, 제1 에폭시 층(1008)은 연속적인 폐쇄 층으로서 도포된 다음 그 일부를 제거하여 디바이스 영역(1003) 내의 제1 금속화 구조(1005)의 부분을 노출하도록 구성될 수 있다. 평면도에서 또는 위에서 봤을 때, 제1 에폭시 층(1008)은 제1 금속화 구조체(1005)의 정사각형 또는 직사각형 영역을 둘러싸는 직교하는 스트라이프의 형태를 가질 수 있으며, 따라서 컴포넌트 위치(1003)의 제1 금속화 구조체(1005)는 제1 에폭시 층(1008)의 부분들에 의해 에지 영역(1009)이 덮여진다. 제1 에폭시 층(1008)은 제1 금속화 구조(1005)의 노출된 부분(1011) 위로 돌출한다. 제1 금속화 구조(1005)의 노출된 부분(1011)은 제1 에폭시 층(1004)의 디바이스 영역(1004) 위에 형성된 리세스의 베이스를 형성한다.
도 16d는 캐리어(1012)가 제1 표면(1001)에, 구체적으로는 제1 에폭시 층(1008)의 가장 바깥쪽 표면(1013)에 부착된 후의 반도체 웨이퍼(1000)를 도시한 것이다.
캐리어(1012)는 유리 캐리어일 수 있으며, 도면에 도시되지 않은 또 다른 접착층에 의해 제1 에폭시 층(1008)의 가장 바깥쪽 표면(1013)에 부착될 수 있다.
일부 실시예에서, 도 16d에 도시된 것과 같이, 제1 에폭시 층(1008)은 구조화된 형태를 가지며 제1 금속화 구조(1005)의 상부로 돌출하고, 제1 금속화 구조(1005)의 노출된 영역(1011)과 캐리어(1012) 사이에 형성되며 제1 에폭시 층(1008)에 의해 측면 경계가 지워지는 영역(1014)은 다른 접착제 층에 의해 충전될 수 있다.
도 16e는 화살표(1014)로 개략적으로 나타낸 바와 같이 반도체 웨이퍼(1000)의 제2 표면(1002)의 일부분을 제거하여 트렌치(1007) 내에 배치된 에폭시 층(1008)의 부분(1017)에 의해 모든 면이 둘러싸인 반도체 재료 부분(1016)을 포함하는 가공된 제2 표면을 생성한 것을 나타낸다. 가공된 제2 표면(1015)은, 함께 기계적으로 유지되고 제1 에폭시 층(1008)의 영역들에 의해 이격된 반도체 재료(1016)의 분리된 부분들을 포함할 수 있다. 이 구조를 복합 웨이퍼(1018)라고도 한다. 이 단계에서, 컴포넌트 위치(1003)는 웨이퍼로부터 분리되어 더 이상 반도체 재료의 영역에 의해 서로 기계적으로 연결되지 않기 때문에 반도체 다이를 형성한다. 반도체 웨이퍼(1000)의 두께는 tf로 감소될 수 있는데, 이는 약 20㎛일 수 있다.
일부 실시예에서, 캐리어(1012)는 제거될 수 있고, 제1 에폭시 층(1008)을 제거하거나 에폭시 층(1008)을 절단함으로써, 반도체 디바이스가 복합 웨이퍼(1018)로부터 분리되거나 개별화될 수 있다.
도 16f는 비-디바이스 영역(1006) 또는 커프(kerf)에 의해 이웃과 이격된 다수의 컴포넌트(1003)를 포함하는 반도체 웨이퍼(1000')를 나타낸다. 트렌치(1007)는 비-디바이스 영역(1006)에 배열된다. 제1 금속화 구조(1005)에 대한 제1 에폭시 층(1008)의 배열은 도 16c에 도시된 실시예와 다르다. 제1 에폭시 층(1008)은 트렌치(1007) 내로 삽입되고 트렌치(1007) 및 컴포넌트 위치(1003)의 디바이스 영역에 배열된 제1 금속화 구조(1005)의 분리된 부분 사이의 공간을 채울 수 있다. 컴포넌트 위치의 에지 영역(1009)은 제1 에폭시 층(1008)에 의해 덮인다. 제1 금속화 구조(1005)의 전체 측면 범위는 제1 에폭시 층(1008)으로부터 노출된다. 제1 에폭시 층(1008)의 가장 바깥쪽 표면(1013)은 제1 금속화 구조물(1005)의 가장 바깥쪽 표면과 실질적으로 동일 평면 상에 있으며, 따라서 제1 금속화 구조물(1005)의 측면이 제1 에폭시 층에 의해 경계 지워진다. 제1 에폭시 층(1008)은 평탄화 층으로서 작용하는 것으로 고려될 수 있다.
일부 실시예에서, 도 16e 및 16f에 도시된 구조를 갖는 복합 웨이퍼(1018)가 개별화될 수 있도록 하기 위해, 컴포넌트 위치의 후면(1016)의 추가 처리가 요구되지 않는다.
일부 실시예에서, 제2 금속화 구조가 가공된 제2 표면(1015)에 도포될 수 있다. 도 17a 내지 도 17e는 반도체 디바이스, 구체적으로는 2개의 대향 표면 상에 금속화 구조를 포함하는 반도체 디바이스를 제조하는 방법을 도시한 것이다. 반도체 디바이스는 수직 디바이스, 즉 2개의 대향하는 주 표면들 사이에 드리프트 경로를 갖는 디바이스일 수 있다. 수직 디바이스의 예로는 수직 다이오드 및 수직 트랜지스터를 들 수 있다.
도 17a는 연속적이고 폐쇄된 제2 금속화 구조(1020)를 가공된 제2 표면(1015)에 형성한 후의 반도체 웨이퍼를 도시한다. 제2 금속화 구조(1020)는, 예를 들어 스퍼터링과 같은 물리적 기상 증착 또는 화학 기상 증착과 같은 진공 증착 기술에 의해 제2 표면(1015)에 도포되는 시드 층(1021)을 포함할 수 있다. 제2 금속화 구조(1020)는 동일하거나 상이한 기술을 사용하여 시드 층(1021) 상에 증착되는 하나 이상의 추가 층(1022)을 포함할 수 있다. 예를 들어, 전기 도금에 의해 하나 이상의 추가의 금속층(1022)이 시드 층(1021) 상에 증착될 수 있다. 제2 금속화 구조(1020)의 전체 두께는 컴포넌트 위치의 대향 면 상의 제1 금속화 구조(1008)의 전체 두께와 거의 동일할 수 있다. 일부 실시예에서, 반도체 재료는 약 20㎛의 두께를 가질 수 있고, 제1 금속화 구조(1005)는 약 10㎛의 두께를 가질 수 있으며, 제2 금속화 구조(1020)는 약 10㎛의 두께를 가질 수 있다.
도 17b는 비-디바이스 영역(1006) 및 제1 에폭시 층(1008) 위의 영역에서 더 두꺼운 금속화 층(1022)의 일부분을 제거하도록 제2 금속화 구조(1020)를 추가적으로 처리한 후의 반도체 웨이퍼(1000)를 도시한 것이다. 제2 금속화 구조(1020)는 마스크를 사용하여 마스크로부터 노출된 제2 금속화 구조의 부분을 에칭하여 구조화될 수 있다. 제2 금속화 구조(1020)의 불연속 부분(1023)이 디바이스 영역(1003) 상에 형성된다. 일부 실시예에서, 제1 에폭시 층(1008)의 하부 영역이 노출된다. 일부 실시예에서, 시드 층(1021)은 가공된 제2 표면(1015) 상에 연속 층으로 잔류한다. 시드 층(1021)은 에칭 스톱으로서 작용할 수 있는 금속을 포함할 수 있다. 예를 들어, 시드 층(1021)은 티타늄을 포함할 수 있고, 금속화 층(1022)은 구리를 포함할 수 있다. 금속화 층(1022)의 나머지 부분(1023)의 측면 범위는 컴포넌트 위치(1003)의 반도체 재료의 측면 범위보다 약간 작을 수 있다.
일부 실시예에서는, 시드 층(1021) 또한 트렌치 내에 배치된 제1 에폭시 층(1008)에 의해 형성된 표면(1017)으로부터 제거된다. 제2 표면(1015)에서의 반도체 재료의 에지 영역 및 측면은 시드 층(1021)을 포함하는 제2 금속화 구조(1020) 뿐만 아니라 제1 에폭시 층(1008)으로부터 노출될 수 있다.
도 17c는 제2 금속화 구조(1020)의 시드 층(1021) 및 추가 층(들)(1022)이 가공된 제2 표면(1015)의 비-디바이스 영역(1006)으로부터 제거되어 트렌치(1007) 내에 배치된 제1 에폭시 층(1008)의 일부분 및 반도체 재료를 포함하는 제2 표면(1016)의 에지 영역(1024)이 시드 층(1021) 및 제2 금속화 층(1022)으로부터 노출되는 실시예를 나타낸다. 또한, 제1 에폭시 층(1008)의 가장 바깥쪽 부분도 제거되어, 가공된 표면(1015)에 인접한 컴포넌트 위치(1003)의 반도체 재료의 측면의 일부가 노출된다. 금속화 구조(1020)는 디바이스 영역(1004)의 컴포넌트 위치(1003)의 제2 표면(1016) 상에 배치된 시드 층(1021) 및 금속화 층(1022)을 각각 포함하는 복수의 분리된 불연속 영역(1023)을 포함한다.
복합 웨이퍼로부터 반도체 디바이스를 분리하거나 개별화하기 위해, 도 17d에 도시된 바와 같이, 캐리어(1012)가 제1 표면(1001) 및 제1 에폭시 층(1008)으로부터 제거될 수 있고, 복합 웨이퍼를 뒤집어서 테이프 또는 호일과 같은 또 다른 캐리어(1030)가 제2 금속화 구조(1020)에 부착될 수 있다. 반도체 디바이스는, 분리 라인(1031)을 삽입하거나 제1 표면(1002)으로부터 제2 표면(1015)까지 제1 에폭시 층(1008)을 통해 비-디바이스 영역(1006) 내의 분리 라인(1031)을 따라 물질을 제거함으로써 복합 웨이퍼로부터 분리될 수 있다. 도 17d에 화살표(1032)로 개략적으로 나타낸 바와 같이, 분리 라인은 절단, 예컨대 다이아몬드 톱을 사용하는 소잉 또는 레이저 소잉(laser sawing)과 절삭에 의해 삽입될 수 있다.
도 17e에 도시된 것과 같은 일부 실시예에서, 제2 폴리머층(1025)이 복합 웨이퍼의 가공된 제2 표면(1015)에 도포된다. 제2 폴리머층(1025)은, 예를 들어, 에폭시를 포함할 수 있다. 제2 에폭시 층(1025)은, 제2 에폭시 층(1025)이 이웃하는 컴포넌트 위치(1003) 사이에 배치되고 반도체 디바이스 위치(1003) 사이에 배열된 제1 에폭시 층(1008)과 접촉하도록, 비-디바이스 영역(1006)에 선택적으로 도포될 수 있다. 제2 에폭시 층(1025)은 스트라이프 부분들의 직교하는 격자 형태를 가질 수 있다. 스트라이프 부분은 하부의 제1 에폭시 층(1008)의 부분의 폭(wf)보다 큰 폭(w)을 가질 수 있으며, 따라서 제2 에폭시 층(1025)은 제2 금속화 구조물(1020)의 외부면(1027)의 에지 영역(1026)과 중첩된다. 제2 에폭시 층(1025)은 또한 반도체 재료의 에지 영역(1024) 및 제2 금속화 구조의 부분(1023)의 에지 영역(1026) 상에 배치될 수 있다. 제2 금속화 구조(1020)의 부분(1028), 예를 들어 부분(1023)의 중심부는 제2 에폭시 층(1025)에 의해 덮이지 않은 상태로 유지되고 제2 에폭시 층(1025)에 의해 제공된 벽에 의해 경계지워지는 리세스의 베이스를 형성한다. 비-디바이스 영역(1006)에 대한 제1 에폭시 층(1008) 및 제2 에폭시 층의 배열은 서로 실질적으로 수직으로 정렬될 수 있다.
이 구조는 제1 에폭시 층(1008) 및 제2 에폭시 층(1025)을 포함하는 행렬에 매립된 컴포넌트 위치(1003)의 반도체 다이를 포함하는 복합 웨이퍼로 간주될 수 있다. 제1 금속화 구조(1005)의 에지 영역(1010) 및 반도체 재료의 제1 표면의 에지 영역(1009)은 제1 에폭시 층(1008)으로 덮인다. 제2 금속화 구조(1023)의 에지 영역(1026) 및 반도체 재료의 제2 표면(1016)의 에지 영역(1024)은 제2 에폭시 층(1025)으로 덮인다. 컴포넌트 위치(1003)의 반도체 재료는 복합 웨이퍼의 두께를 통해 연장되고, 제1 및 제2 에폭시 층(1008, 1025)에 의해 컴포넌트 부분들(1003) 중 바로 인접한 컴포넌트 부분의 반도체 재료로부터 이격된다. 이 실시예에서, 비-디바이스 영역(1006)은 에폭시 재료, 구체적으로는, 제1 에폭시 층(1008) 및 제2 에폭시 층(1025)만 포함한다.
복합 웨이퍼로부터 개별 디바이스를 제조하기 위해, 제2 에폭시 층(1025)의 가장 바깥쪽 표면(1028)을 캐리어 포일 또는 테이프에 부착할 수 있고, 캐리어(1012)를 제거하고, 복합 웨이퍼를 거꾸로 뒤집어서, 제1 표면(1002)에 절단 라인을 삽입하여 비-디바이스 영역(1006)에서 커팅 또는 소잉에 의해 개별 디바이스를 복합 웨이퍼로부터 분리한다. 비-디바이스 영역(1006)은 에폭시 재료만 포함하는데, 이 에폭시 재료는 정확한 위치의 절단을 도울 수 있다.
일부 실시예에서, 제2 에폭시 층(1025)은 제2 금속화 구조(1020)의 가장 바깥쪽 표면(1027) 위로 돌출하고 솔더 레지스트 층으로서 사용될 수 있다.
도 18은 도 17d에 도시된 구조를 갖는 복합 웨이퍼로부터 개별화될 수 있는 반도체 디바이스(1100)의 일례를 도시한 것이다. 반도체 디바이스(1100)는, 예컨대 톱을 사용하여 분리 라인을 제1 에폭시 층(1008) 및 제2 에폭시 층(1025)의 전체 두께를 통해 비-디바이스 위치(1006)에 삽입함으로써, 복합 웨이퍼로부터 개별화될 수 있다.
반도체 디바이스(1100)는 제1 표면(1102)을 갖는 반도체 다이(1101)를 포함하며, 제1 표면 상에는 제1 금속화 구조(1117)가 배치되어 있다. 반도체 다이(1101)는 제1 표면(1102) 반대쪽에 제2 금속화 구조(1104)를 포함하는 제2 표면(1103)을 가지며, 제2 금속화 구조는 제2 표면(1103)의 반도체 재료 상에 배치된 시드 층(1105) 및 시드 층(1105) 상에 배치된 하나 이상의 다른 금속 서브 층(1106)을 포함할 수 있다. 반도체 디바이스(1100)는, 제1 표면(1102)의 에지 영역(1108) 및 반도체 다이(1101)의 측면(1109)에 배치되어 제1 금속화 구조(1117)의 에지 영역(1110)으로 연장되는 제1 에폭시 층(1107)을 포함한다.
제1 에폭시 층(1107)은 반도체 다이(1101)의 전체 측면(1109)을 덮을 수 있지만, 가변 두께를 가질 수 있다. 구체적으로, 두께는 제2 표면(1103)보다 제1 표면(1102)에 인접할수로 더 클 수 있다. 반도체 컴포넌트(1100)는, 또한 제2 표면(1103)의 에지 영역(1113) 및 제2 금속화 구조(1104)의 측면(1114) 상에 배치될 수 있으며, 반도체 다이(1101)의 측면(1109)에 인접한 영역의 제1 에폭시 층(1107)의 가장 바깥쪽 표면(1115) 상에 위치하는 제2 에폭시 층(1112)를 포함할 수 있다. 제1 에폭시 층(1107)과 제2 에폭시 층(1112) 사이의 계면(1116)은 경사지게 형성될 수 있으며, 제2 표면(1103)으로부터 제1 표면(1102) 방향으로 갈수록 바깥쪽으로 기울어질 수 있다. 제1 에폭시 층(1107) 및 제2 에폭시 층(1112)은 반도체 다이(1101)의 측면 및 에지 영역을 보호하기 위한 밀봉을 제공할 수 있다.
전자 컴포넌트(1100)의 가장 바깥쪽 상부면(1118)은 제1 에폭시 층(1107)의 일부분에 의해 제공될 수 있다. 반도체 컴포넌트(1100)의 가장 바깥쪽 하부면(1120)은 상이한 형태를 가질 수 있다. 일부 실시예에서, 가장 바깥쪽 하부면(1120)은 실질적으로 동일 평면인 제2 에폭시 층(1112)의 영역 및 제2 금속화 구조(1104)의 영역을 포함할 수 있다.
제1 에폭시 층(1107)의 평탄한 표면 영역(1119) 및 제2 에폭시 층(1112)의 평탄한 표면 영역(1120)은 측면(1121)의 표면 거칠기보다 작은 표면 거칠기를 가질 수 있다. 측면(1121)은 가공의 표면 구조 특성, 구체적으로는 복합 웨이퍼로부터 반도체 디바이스(1100)를 분리하는데 사용되는 분리 방법의 특성을 가질 수 있다. 예를 들어, 복합 웨이퍼가 기계 톱을 사용하여 개별화되는 실시예에서, 측면(1121)은 절단 흔적을 포함할 수 있다. 복합 웨이퍼를 개별 디바이스로 분리하기 위해 레이저 절제(laser ablation)를 사용하는 실시예들에서, 측면(1121)은 번인 흔적을 포함할 수 있다.
일부 실시예에서, 복합 웨이퍼의 제2 표면(1103)은 도전성 시드 층(1105)이 가공된 제2 표면(1103)에 도포되고 제2 에폭시 층(1112)이 시드 층(1105) 상에 도포되도록 처리된다.
도 19는, 반도체 재료의 영역 및 제1 에폭시 층(1008)의 영역을 포함하는 가공된 제2 표면(1015)에 도전성 시드 층(1021)이 도포되도록 복합 웨이퍼의 가공된 제2 표면(1015)이 처리되는 일 실시예에 따른 복합 웨이퍼의 단면도를 도시한 것이다. 그 후, 제2 에폭시 층(1025)이 시드 층(1021) 상에 도포된다. 제2 에폭시 층(1025)은, 예를 들어 인쇄에 의해 선택적으로 비-디바이스 영역(1006)에 도포될 수 있다. 제2 에폭시 층(1025)은 평면에서 볼 때 직각의 길다란 스트라이프 격자를 형성해야 할 수 있다. 스트라이프(w) 각각의 측면 범위는 컴포넌트 위치들 사이에 배치된 제1 에폭시 층(1008)의 폭(Wf)보다 약간 더 크거나 더 넓을 수 있다. 그러면, 제2 금속화 구조(1020)의 두께는 제2 에폭시 층(1025)에 의해 노출되지 않은 채로 남아있는 제2 표면(1015)의 영역(1040) 상에, 구체적으로는 제2 에폭시 층(1025)에 의해 덮이지 않은 채로 남아 있는 시드 층(1021)의 영역(1040) 상에 제2 금속화 층(1022)을 도포함으로써 증가할 수 있다.
시드 층(1021)은 제2 표면(1017) 상에서 연속적이기 때문에, 시드 층(1021)은 제2 금속화 층(1022)을 증착하는데 이용되는 전기 도금 방법에서 전극으로서 작용할 수 있다. 층(1022) 및 제2 금속화 구조(1020)의 두께는, 원하는 두께로 증가될 수 있고, 일부 실시예에서는 가장 바깥쪽 표면이 제2 에폭시 층(1025)의 가장 바깥쪽 표면과 실질적으로 동일 평면이 되도록 증가될 수 있다. 일부 실시예에서, 제2 금속화 구조(1020)의 두께가 제2 에폭시 층(1025)의 두께보다 두껍도록 두께가 충분히 증가될 수 있다. 일부 실시예에서, 제2 에폭시 층(1025)의 에지 영역은 제2 금속화 구조물(1020)에 의해 덮일 수 있다.
금속화 층(1022)이 패터닝된 제2 에폭시 층(1025)의 도포 후에 증착되는 실시예들에서, 제2 금속화 구조(1020)의 개별 영역(1023)의 측면은 제2 에폭시 층(1025)에 의해 경계지워진다. 제2 에폭시 층(1025)은 마스크로서 사용되어 제2 금속화 구조물(1020)의 측면 범위를 정의할 수 있다.
도 20은 반도체 디바이스(1131)를 포함하는 전자 컴포넌트(1130)의 단면도이다. 그러나, 전자 컴포넌트(1130)는 본 명세서에 기술된 실시예들 중 어느 하나에 따른 반도체 디바이스를 포함할 수도 있고 또는 본 명세서에 설명된 방법들 중 임의의 한 방법을 사용하여 제조될 수 있다.
반도체 디바이스(1131)는 반도체 다이(1132)를 포함하고, 반도체 다이(1132)는 제1 금속화 구조(1134) 및 제1 금속화 구조(1134)를 둘러싸는 에지 영역(1135)를 갖는 제1 표면(1133)과, 제1 표면(1133)에 대향하고 제2 금속화 구조(1137)를 포함하는 제2 표면(1136), 및 측면(1138)을 포함한다. 제1 표면(1133)의 에지 영역(1135), 제1 금속화 구조(1134)의 에지 영역(1139) 및 측면(1138) 부분은 제1 에폭시 층(1140)에 의해 덮여있다. 제2 표면(1136)의 에지 영역(1141) 및 제2 표면(1136)에 인접한 측면(1138)의 부분은 제2 에폭시 층(1142)에 의해 덮여있다. 제2 에폭시 층(1142)은 제1 에폭시 층(1140)과 접촉한다.
전자 컴포넌트(1130)는 또한 복수의 리드를 포함한다. 제1 금속화 구조(1134)는, 예를 들어 하나 이상의 본드 와이어 또는 컨택 클립과 같은 커넥터(1144)에 의해 제1 리드(1143)에 결합되고, 제2 금속화 구조(1137)는 복수의 리드 중 제2 리드(1146)에 결합된다. 전자 컴포넌트(1130)는 또한 제1 에폭시 층(1140) 및 제2 에폭시 층(1142) 및 복수의 리드의 일부를 덮는 플라스틱 하우징 구조물(1147)을 포함할 수 있다.
제2 리드(1146)는 다이 패드일 수 있으며, 이에 따라 반도체 디바이스(1131)가 이 다이 패드 상에 탑재될 수 있고 제2 금속화 구조(1137)가, 예를 들어 솔더 층(1145)에 의해 다이 패드에 결합될 수 있다. 제2 에폭시 층(1142)이 제2 금속화 구조(1137)의 최하부 평면 아래로 돌출하는 실시예에서, 제2 에폭시 층(1142)은 제2 금속화 구조(1137)를 둘러싸는 측면 내에 솔더(1145)를 포함함으로써 솔더 접속의 측면 범위를 제어하도록 작용할 수 있다.
제1 리드(1143)는 제2 리드(1146)로부터 이격될 수 있다. 일부 실시예에서, 둘 이상의 리드가 다이 패드의 하나 이상의 측면에 인접하게 배치될 수도 있고 또는 이격되어 배치될 수 있다. 전자 컴포넌트(130)의 각각의 리드 및 존재한다면 다이 패드는 플라스틱 하우징 구조물(1147)로부터 노출되고 전자 컴포넌트(1130)를위한 외부 접촉 패드(1148)를 제공하는 표면을 포함할 수 있다.
반도체 디바이스(1131)는 MOSFET과 같은 수직 트랜지스터, 예컨대 초접합 MOSFET일 수 있다. 제1 금속화 구조(1134)는 두 개의 상이한 리드에 결합되는 소스 패드(1149) 및 도 20의 단면도에서 볼 수 없는 게이트 패드를 포함할 수 있다. 제2 금속화 구조(1145)는 제2 리드(1146) 상에 탑재된 드레인 패드(1150)를 제공할 수 있다. 반도체 디바이스의 이러한 구성은 "드레인 다운(drain down)"으로 알려져 있다.
제1 및 제2 에폭시 층(1140, 1142)은 반도체 다이(1132)의 적어도 측면(1138)을 위한 내부 밀봉을 제공할 수 있고, 전자 컴포넌트(1130)의 하우징을 제공하는 플라스틱 하우징 구조물(1147) 내에 배치될 수 있다. 전자 컴포넌트(1030)는, 예를 들어 T0252 패키지와 같은 JEDEC 표준을 따르는 패키지를 가질 수 있다.
일부 실시예에서, 반도체 디바이스(1131)는 수직 트랜지스터일 수 있고, 소위 "소스 다운(source down)" 배열로 탑재될 수 있다.
도 21은 "소스 다운(source down)" 배열을 갖는 수직 트랜지스터를 포함하는 반도체 디바이스(1131)를 포함하는 전자 컴포넌트(1160)의 단면도이다. 소스 패드(1149)는 솔더 층(1162)에 의해 제1 리드(1161) 상에 배치되고 탑재된다. 게이트 패드(1163)는 소스 패드(1149)와 동일한 반도체 다이(1132)의 표면(1133) 상에 배치되고 솔더 층(1165)에 의해 제2 리드(1164) 상에 배치되고 탑재된다. 제2 리드(1164)는 제1 리드(1161)와 실질적으로 동일한 평면이고 제1 리드(1161)로부터 이격된다. 반도체 디바이스(1131)는 제1 리드(1161)와 제2 리드(1164) 사이에서 연장된다. 드레인 패드(1150)는 제1 리드(1161)로부터 상향으로 향하고, 본드 와이어 또는 클립과 같은 커넥터(1166)에 의해 도 21의 단면도에서 볼 수 없는 제3 리드에 결합된다. 제3 리드는 다이 패드(1161) 및 제2 리드(1164)로부터 이격되어있다.
전자 컴포넌트(1160)는 또한 전자 컴포넌트(1160)의 하우징을 제공하는 플라스틱 하우징 구조물(1167)을 포함한다. 리드(1161, 1164) 및 다이 패드(1161)의 부분은 플라스틱 하우징 구조물(1167)로부터 노출되어 전자 컴포넌트(1160)를 위한 외부 접점(1168)을 제공한다.
제1 및 제2 에폭시 층(1140, 1142)은 반도체 다이(1132)의 적어도 측면(1138)에 대한 내부 밀봉을 제공할 수 있고 플라스틱 하우징 구조물(1167) 내에 배치될 수 있다. 제1 에폭시 층(1141)은, 예를 들어 제1 에폭시 층(1041)이 소스 패드(1149) 및 게이트 패드(1163)의 측면과 경계를 이루는 실시예에서, 소스 패드(1149) 및 게이트 패드(1163)로부터 솔더(1162, 1165)의 확산을 제각기 제어하도록 작용할 수 있다.
본 발명의 실시예가 상술되었지만, 다른 실시예가 구현될 수 있다는 것은 자명하다. 예를 들어, 다른 실시예들은 청구 범위에 열거된 특징들의 임의의 하위 조합 또는 상술한 예들에서 설명된 요소들의 임의의 하위 조합을 포함할 수 있다. 따라서, 첨부된 청구범위의 사상 및 범위는 본 명세서에 포함된 실시예에 대한 설명으로 한정되어서는 안 된다.

Claims (26)

  1. 방법으로서,
    반도체 웨이퍼의 제1 표면의 비-디바이스 영역(non-device region)에 하나 이상의 트렌치를 형성하는 단계 - 상기 비-디바이스 영역은 컴포넌트 위치들 사이에 배치되고, 상기 컴포넌트 위치들은 디바이스 영역 및 제1 금속화 구조를 포함함 - 와,
    상기 컴포넌트 위치들의 트렌치 및 에지 영역이 상기 제1 폴리머층으로 덮 이도록, 그리고 상기 제1 금속화 구조의 적어도 일부분은 상기 제1 폴리머층에 의해 덮이지 않도록, 상기 반도체 웨이퍼의 상기 제1 표면에 제1 폴리머층을 도포하는 단계와,
    상기 반도체 웨이퍼의 상기 제1 표면에 대향하는 제2 표면의 일부를 제거하고, 상기 비-디바이스 영역에서 상기 제1 폴리머층의 부분을 노출시키며, 가공된 제2 표면을 생성하는 단계와,
    상기 비-디바이스 영역들 내 제1 폴리머층을 통해 분리 라인을 삽입하여 복수의 개별 반도체 다이를 형성하는 단계를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 제1 표면에 캐리어를 부착하는 단계와,
    상기 반도체 웨이퍼의 제2 표면의 일부를 제거하는 단계와,
    상기 캐리어가 상기 제1 폴리머 층에 부착되어 있는 동안, 상기 비-디바이스 영역에서 상기 제1 폴리머층의 부분을 노출하는 단계를 포함하는
    방법.
  3. 제1항 또는 제2항에 있어서,
    상기 분리 라인은 상기 트렌치의 폭보다 작은 폭을 가지며, 상기 복수의 개별 반도체 다이의 측면의 적어도 일부는 상기 제1 폴리머층의 일부분을 포함하는
    방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 폴리머층은 또한 상기 제1 금속화 구조의 에지 영역을 덮는
    방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 폴리머층은 인쇄에 의해 상기 반도체 웨이퍼의 상기 제1 표면에 도포되는
    방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 폴리머층을 적어도 부분적으로 경화시키는 단계를 더 포함하는
    방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 표면은 기계적 연마, 화학적 기계적 폴리싱, 습식 화학적 에칭 및 플라즈마 에칭 중 적어도 하나에 의해 제거되는
    방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 가공된 제2 표면에 제2 금속화 구조를 도포하는 단계를 더 포함하는
    방법.
  9. 제8항에 있어서,
    상기 비-디바이스 영역에 배치된 상기 제1 폴리머층으로부터 상기 제2 금속화 구조의 일부를 제거하고 상기 가공된 제2 표면상의 상기 디바이스 영역에 불연속 도전부(discrete conductive portions)를 생성하는 단계를 더 포함하는
    방법.
  10. 제9항에 있어서,
    상기 비-디바이스 영역에 배치된 상기 제1 폴리머층의 일부를 제거하는 단계를 더 포함하는
    방법.
  11. 제10항에 있어서,
    적어도 상기 비-디바이스 영역에 배치된 상기 제1 폴리머층을 덮는 제2 폴리머층을 상기 가공된 제2 표면에 도포하는 단계를 더 포함하는
    방법.
  12. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 비-디바이스 영역에 배치된 제1 폴리머층이 제2 폴리머층에 의해 덮이도록 그리고 반도체 재료를 포함하는 상기 가공된 제2 표면이 제2 폴리머층에 의해 덮이지 않도록, 상기 가공된 제2 표면에 상기 제2 폴리머층을 도포하는 단계를 더 포함하는
    방법.
  13. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 비 디바이스 영역에 배치된 상기 제1 폴리머층 및 반도체 재료를 포함하는 상기 가공된 제2 표면의 영역이 시드 층에 의해 덮이도록, 상기 가공된 제2 표면에 도전성 시드 층을 도포하는 단계와,
    상기 비-디바이스 영역이 제2 폴리머층에 의해 덮이고 반도체 재료를 포함하는 상기 가공된 제2 표면의 영역이 상기 제2 폴리머층에 의해 덮이지 않도록, 상기 시드 층에 제2 폴리머층을 도포하는 단계를 포함하는
    방법.
  14. 제12항 또는 제13항에 있어서,
    상기 제2 폴리머층에 의해 덮이지 않는 반도체 재료를 포함하는 상기 가공된 제2 표면의 영역 내의 상기 시드 층에 제2 금속화 구조를 도포하는 단계를 더 포함하는
    방법.
  15. 제14항에 있어서,
    상기 제2 금속화 구조는 상기 제2 폴리머층의 두께와 실질적으로 동일하거나 그보다 작은 두께로 형성되는
    방법.
  16. 복합 반도체 기판으로서,
    제1 폴리머층과,
    제1 표면, 상기 제1 표면에 대향하는 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에서 연장되는 측면 및 상기 제1 표면 상의 제1 금속화 구조를 갖는 복수의 반도체 다이를 포함하며,
    상기 제1 표면의 에지 영역 및 상기 측면 중 적어도 일부분은 상기 제1 폴리머층 내에 매립되고, 상기 제1 금속화 구조의 적어도 하나의 금속 영역은 상기 제1 폴리머층으로부터 노출되는
    복합 반도체 기판.
  17. 제15항에 있어서,
    상기 제1 폴리머층은 상기 제1 금속화 구조의 에지 영역 상에 배치되거나 또는 상기 제1 금속화 구조와 경계를 이루는
    복합 반도체 기판.
  18. 제16항 또는 제17항에 있어서,
    상기 복수의 반도체 다이의 제2 표면 상에 배치된 제2 금속화 구조를 더 포함하는
    복합 반도체 기판.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 복수의 반도체 다이의 상기 제2 표면의 에지 영역 상에 그리고 상기 복수의 반도체 다이 중 이웃하는 반도체 다이의 측면 사이의 영역 내의 상기 제1 폴리머층 상에 배치되는 제2 폴리머층을 더 포함하는
    복합 반도체 기판.
  20. 제19항에 있어서,
    상기 복수의 반도체 다이의 상기 제2 표면 상에 제2 금속화 구조를 더 포함하되, 상기 제2 금속화 구조는 상기 제2 폴리머층과 동일 평면 상에 있거나 또는 상기 제2 폴리머층 위로 돌출하는
    복합 반도체 기판.
  21. 반도체 디바이스로서,
    제1 표면을 포함하는 반도체 다이 - 상기 제1 표면은 제1 금속화 구조 및 상기 제1 금속화 구조를 둘러싸는 에지 영역을 포함함 - 와,
    상기 제1 표면에 대향하며, 제2 금속화 구조를 포함하는 제2 표면과,
    측면을 포함하며,
    상기 제1 표면의 상기 에지 영역 및 상기 측면의 일부는 제1 폴리머층에 의해 덮이고, 상기 제2 표면의 에지 영역 및 상기 측면의 일부는 제2 폴리머층에 의해 덮이며, 상기 제2 폴리머층은 상기 제1 폴리머층과 접촉하는
    반도체 디바이스.
  22. 제21항에 있어서,
    상기 제1 폴리머층은 상기 제1 금속화 구조의 에지 영역을 덮거나, 또는 상기 제1 금속화 구조와 경계를 이루는
    반도체 디바이스.
  23. 제21항 또는 제22항에 있어서,
    상기 제2 폴리머층은 상기 제2 금속화 구조의 에지 영역을 덮거나, 또는 상기 제2 금속화 구조와 경계를 이루는
    반도체 디바이스.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1 폴리머층과 상기 제2 폴리머층 사이의 계면을 더 포함하고, 상기 계면은 상기 반도체 다이의 측면에 대해 경사진 각도로 연장되는
    반도체 디바이스.
  25. 제21항 내지 제24항 중 어느 한 항에 있어서,
    상기 제1 폴리머층은 상기 제1 표면 상에 배치된 영역에서보다 상기 측면 상에 배치된 영역에서 더 높은 표면 거칠기를 갖는 외부면을 갖는
    반도체 디바이스.
  26. 전자 컴포넌트로서,
    제21항 내지 제25항 중 어느 한 항에 따른 반도체 디바이스와,
    복수의 리드 - 상기 제1 금속화 구조는 제1 리드에 결합되고 상기 제2 금속화 구조는 상기 복수의 리드 중 제2 리드에 결합됨- 와,
    플라스틱 하우징 구조물을 포함하되,
    상기 플라스틱 하우징 구조물은 제1 폴리머층 및 제2 폴리머층을 덮는
    전자 컴포넌트.
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