CN114572929A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了一种形成半导体器件的方法，包括将支撑衬底接合至晶圆的半导体衬底。接合层位于支撑衬底和半导体衬底之间，并且接合至支撑衬底和半导体衬底两者。执行第一蚀刻工艺以蚀刻支撑衬底且形成贯穿支撑衬底终且止于接合层的开口。开口具有基本上直的边缘。然后蚀刻接合层。执行第二蚀刻工艺以将开口向下延伸到半导体衬底中。开口的底部是弯曲的。本发明的实施例还提供了一种半导体器件。

Description

半导体器件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
微机电系统(MEMS)器件通常具有可移动的柔性结构的膜。膜足够薄，因此它们可能会振动。希望有薄膜，这样的薄膜既敏感，同时又结构坚固且能承受压力。
发明内容
本发明的一个方面提供了一种形成半导体器件的方法，包括：将支撑衬底接合至晶圆的半导体衬底，其中，接合层位于所述支撑衬底与所述半导体衬底之间，并且接合至所述支撑衬底和所述半导体衬底两者；执行第一蚀刻工艺以蚀刻所述支撑衬底并且形成开口，其中，所述开口贯穿所述支撑衬底且终止于所述接合层上，并且所述开口具有基本笔直的边缘；蚀穿所述接合层；以及执行第二蚀刻工艺以将所述开口向下延伸至所述半导体衬底中，其中，所述开口的底部是弯曲的。
本发明的另一个方面提供了一种半导体器件，包括：半导体衬底；接合层，位于所述半导体衬底的下方且接触所述半导体衬底；支撑衬底，位于所述接合层的下方且接触所述接合层；开口，自所述支撑衬底的底面向上延伸以贯穿所述接合层，其中，所述开口进一步延伸至所述半导体衬底内，并且所述开口为拱形；多个介电层，位于所述半导体衬底上方；以及集成电路器件，位于所述半导体衬底的表面。
本发明的又一个方面提供了一种半导体器件，包括：器件管芯，包括：半导体衬底；和多个介电层，位于所述半导体衬底的上方，其中，所述半导体衬底的各部分和所述多个介电层形成被配置为振动的膜，并且所述膜的边缘部分比所述膜的中间部分越来越厚；接合层，位于所述半导体衬底的下方且接合至所述半导体衬底；以及支撑衬底，位于所述接合层的下方且接合至所述接合层，其中，开口直接位于所述膜的下方，并且所述开口延伸至所述半导体衬底内且穿透所述接合层和所述支撑衬底。
附图说明
当接合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图13示出了根据一些实施例的形成具有拱形开口的微机电系统(MEMS)器件的中间阶段的截面图。
图14至图23示出了根据一些实施例的形成具有拱形开口和通孔的MEMS器件的工艺的中间阶段的截面图。
图24示出了根据一些实施例的用于形成MEMS器件的工艺流程。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
提供了一种具有拱形开口的微机电系统(MEMS)器件及其形成方法。根据本发明的一些实施例，拱形开口是通过两次或多次蚀刻工艺形成的，该蚀刻工艺包括蚀刻支撑衬底且露出膜层(例如硅层)的第一蚀刻工艺，以及形成拱形的第二蚀刻工艺。由于采用拱形开口，膜具有机械强度并且能承受更高的应力。相应管芯的翘曲也减少了。在此讨论的实施例将提供实例以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行且同时保持在不同实施例的预期范围内的修改。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1至图13示出了根据本公开的一些实施例的具有拱形开口的MEMS器件的形成过程中的中间阶段的截面图。相应的过程也示意性地反映在如图24所示的工艺流程200中。
图1示出了器件20的截面图。根据本公开的一些实施例，器件20是或包括器件晶圆，该器件晶圆包括有源器件和可能的无源器件，它们被表示为集成电路器件26。器件20可以在其中包括多个芯片22，示出了一个芯片22。根据本公开的替代实施例，器件20没有有源器件，并且可以包括也可以不包括无源器件。在随后的讨论中，以器件晶圆作为器件20的实例，因此器件20被称为晶圆20。然而，本公开的实施例也可以应用于其他类型的封装部件，例如中介晶圆。
根据本公开的一些实施例，晶圆20包括半导体衬底24和在半导体衬底24的顶表面处形成的部件。半导体衬底24可以由或包括晶体硅、晶体锗、硅锗、掺碳硅，或III-V族化合物半导体，例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。半导体衬底24也可以是块状半导体衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底24中形成浅沟槽隔离(STI)区(未示出)以隔离半导体衬底24中的有源区。
根据本公开的一些实施例，晶圆20包括形成在半导体衬底24的顶表面上的集成电路器件26。根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。集成电路器件26的细节在此未示出。根据替代实施例，晶圆20用于形成中介件(其没有有源器件)，并且衬底24可以是半导体衬底或介电衬底。根据一些实施例，如图13所示，衬底24的部分可以具有在后续工艺中形成的开口60(图13)，并且集成电路器件26可以或可以不直接形成在开口60上方。因此，直接在开口60上方的集成电路器件26被示为虚线以表明集成电路器件的这些部分可以形成或不形成。
层间电介质(ILD)28形成在半导体衬底24上方且填充集成电路器件26中晶体管(未示出)的各栅极堆叠件之间的空间。根据一些实施例，ILD 28由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、氧化硅、氮化硅、氮氧化硅(SiOxNy)、低k介电材料等形成。ILD 28可以使用旋涂、可流动化学汽相沉积(FCVD)等形成。根据本公开的一些实施例，使用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)等的沉积方法来形成ILD 28。
接触插塞30形成在ILD 28中，并且用于将集成电路器件26电连接到上覆的金属线和通孔。根据本公开的一些实施例，接触插塞30由以下导电材料形成或包括：选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层。接触插塞30的形成可以包括在ILD 28中形成接触开口，将导电材料填充到接触开口中，以及执行平坦化工艺(例如化学机械抛光(CMP)工艺或机械研磨工艺)以将接触插塞30的顶面与ILD 28的顶面齐平。
互连结构32形成在ILD 28和接触插塞30上方。互连结构32包括形成在介电层38(也称为金属间介电质(IMD))中的金属线34和通孔36。以下将同一层的金属线统称为金属层。不同金属层中的金属线34通过通孔36互连。金属线34和通孔36可以由铜或铜合金形成，也可以由其他金属形成。根据本公开的一些实施例，介电层38由低k介电材料形成。例如，低k介电材料的介电常数(k值)可以低于约3.0。介电层38可以包括含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本公开的一些实施例，介电层38的形成包括在介电层38中沉积含致孔剂(porogen-containing)的介电材料，然后执行固化工艺以驱除致孔剂。剩余的介电层38因此是多孔的。
金属线34和通孔36的形成可以包括单镶嵌工艺和/或双镶嵌工艺。在用于形成金属线或通孔的单镶嵌工艺中，首先在一个介电层38中形成沟槽或通孔开口，然后用导电材料填充沟槽或通孔开口。然后执行诸如CMP工艺的平坦化工艺以去除导电材料中高于介电层顶面的多余部分，在相应的沟槽或通孔开口中留下金属线或通孔。在双镶嵌工艺中，沟槽和通孔开口都形成在介电层中，同时通孔开口位于沟槽下方且连接到沟槽。然后将导电材料填充到沟槽和通孔开口中以分别形成金属线和通孔。导电材料可以包括扩散阻挡层和扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。
金属线34包括顶部导电(金属)部件，例如金属线、作为介电层38的最顶层的顶部介电层(表示为介电层38A)中的金属焊盘(表示为34A)。直接在顶部金属线34A下方的通孔被表示为通孔36A。根据一些实施例，介电层38A由类似于较低介电层38的材料的低k介电材料形成。根据其他实施例，介电层38A由可包括氮化硅、未掺杂硅酸盐玻璃(USG)、氧化硅等的非低k介电材料形成。当由非低k介电层形成时，介电层38A可以直接覆盖并且接触下面的低k介电层38。顶部金属部件34A也可以由铜或铜合金形成，并且可以具有双镶嵌结构或单镶嵌结构。介电层38A有时被称为顶部介电层。
在互连结构32上方形成钝化层40。在如图24所示的工艺流程200中，相应的工艺被示为工艺202。根据一些实施例，钝化层40由介电常数等于或大于氧化硅的介电常数的非低k介电材料形成。钝化层40可以由无机介电材料形成或包括无机介电材料，无机介电材料可以包括选自但不限于氮化硅(SiNx)、氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅的材料(SiONx)、碳氧化硅(SiOCx)等、它们的组合和/或它们的多层。值“x”表示相对原子比。形成工艺可以包括低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。根据一些实施例，顶部介电层38A和金属线/焊盘34A的顶面是共面的。因此，钝化层40可以是平坦层。根据替代实施例，顶部导电部件突出高于顶部介电层38A的顶面，并且钝化层40是非平坦的。
在蚀刻工艺中图案化钝化层40以形成开口。蚀刻工艺可以包括干蚀刻工艺，该干蚀刻工艺包括形成图案化的蚀刻掩模(未示出)，例如图案化的光刻胶，然后蚀刻钝化层40。然后去除图案化的蚀刻掩模。金属线和焊盘34A通过开口暴露。
根据一些实施例，阻挡层42被形成为延伸到钝化层40中。相应的工艺在如图24所示的工艺流程200中示为工艺204。阻挡层42可以延伸到钝化层40中的开口中以接触金属线/焊盘34A，使得阻挡层42电连接到集成的电路器件26。阻挡层42可以用于防止电介质层和集成电路器件26中的电荷积累。根据一些实施例，阻挡层42包括钛层和钛层上方的铜层。可以使用PVD来执行沉积工艺以沉积钛层和铜晶种层。然后将铜沉积在铜晶种层上。阻挡层42可以是未图案化的毯式层。或者，阻挡层42可以通过蚀刻工艺图案化，从而形成多个分立部分，每个部分通过钝化层40中的通孔连接到相应的下面的集成电路器件26。
在随后的工艺中，如图2所示，接合层44沉积在阻挡层42上。相应工艺在如图24所示的工艺流程200中被示为工艺206。根据一些实施例，接合层44由含硅材料形成或包括含硅材料，含硅材料可包括SiO2、SiN、SiC、SiON、SiOCN等。形成工艺可以包括LPCVD、PECVD、PVD、ALD、PEALD等。在沉积之后，可以执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺，使得接合层44的顶面是平坦的。
进一步参考图2，硬掩模板46被接合到接合层44。相应的工艺在如图24所示的工艺流程200中被示为工艺208。根据一些实施例，硬掩模板46可以包括含硅材料，例如硅。例如，硬掩模板46可以是硅衬底。根据替代实施例，硬掩模板46由不同于接合层44的材料的其他材料(例如碳化硅)形成。硬掩模板46足够厚以使其可以在随后衬底24的减薄中用作载体。根据一些实施例，硬掩模板46的厚度T1在约500μm和约1,000μm之间的范围内。硬掩模板46与接合层44的接合可以通过熔融接合来执行，例如，使用形成的Si-O-Si键合以将硬掩模板46接合至接合层44。
然后将如图2所示的结构倒置，如图3所示。然后减薄半导体衬底24。相应工艺在如图24所示的工艺流程200中被示为工艺210。减薄的半导体衬底24的厚度T2与要形成的器件类型有关。根据一些实施例，减薄的半导体衬底24的厚度T2在大约50μm和大约100μm之间的范围内。
参考图4，支撑衬底50被接合到半导体衬底24。相应的工艺在如图24所示的工艺流程200中被示为工艺212。支撑衬底50可以通过接合层48被接合到半导体衬底24。根据一些实施例，接合层48沉积在半导体衬底24上，并且支撑衬底50接合到接合层48。根据替代实施例，接合层48预先形成在支撑衬底50上，例如，通过热氧化或沉积，包括接合层48和支撑衬底50的结构接合至半导体衬底24。接合层48可以是由SiO2、SiN、SiC、SiON等形成或包含它们的含硅介电层。沉积工艺可以包括LPCVD、PECVD、PVD、ALD、PEALD等。接合层48与支撑衬底50和半导体衬底24的接合可以包括熔融接合。根据一些实施例，接合层48的厚度T3可以在大约1μm和大约5μm之间的范围内。支撑衬底50的厚度T4可以在大约500μm和大约775μm之间的范围内。
参考图5，例如通过CMP工艺或机械研磨工艺硬减薄掩模板46。相应工艺在如图24所示的工艺流程200中示为工艺214。所得硬掩模板46的厚度T5可在约30μm和约100μm之间的范围内。根据替代实施例，省略硬掩模板46的减薄。
在随后的工艺中，也如图5所示，载体52通过离型膜51附接到硬掩模板46。载体52可以由玻璃载体、陶瓷载体等的透明材料形成。相应工艺在如图24所示的工艺流程200中示为工艺216。离型膜51可以由通过涂覆施加到载体52上的光热转换(LTHC)涂层材料形成。根据本公开的一些实施例，LTHC涂层材料能够在光/辐射(例如激光束)的热量下分解，因此可以在后续工艺中从载体52处释放硬掩模板46。
图6至图12示出了开口60(图12)的形成工艺：穿透支撑衬底50和接合层48，并且延伸到半导体衬底24中。蚀刻工艺可以包括其中产生等离子体且从蚀刻气体中产生离子的反应离子蚀刻(RIE)工艺。图6至图10说明了在支撑衬底50中形成开口60，从而露出接合层48。相应工艺在如图24所示的工艺流程200中被示为工艺218。参考图6，形成蚀刻掩模58。蚀刻掩模58可以包括由TiN、TaN、BN、SiN、SiON、SiCN、SiOCN等形成的硬掩模。形成工艺可以包括ALD、PECVD等。蚀刻掩模58可以通过使用图案化的光刻胶来图案化，在图案化蚀刻掩模58之后去除该光刻胶。接着，蚀刻支撑衬底50。根据支撑衬底50是硅衬底的一些实施例，使用选自但不限于SF6、CF4、C4F8、O2、Ar等及它们组合的工艺气体进行蚀刻。蚀刻时间可以在大约0.15秒和大约3秒之间的范围内。支撑衬底50的蚀刻可以在大约15m Torr和大约50m Torr之间的范围内的压力下进行。工艺气体的流速可以在大约150sccm和大约500sccm之间的范围内。施加RF源功率，并且RF源功率可以在大约1200瓦和大约5000瓦之间的范围内。还可以施加在大约50瓦和大约300瓦之间范围内的偏置功率。蚀刻可以是各向同性的。因此，开口60被控制为浅的，使得开口60不直接延伸到蚀刻掩模58下方。
在随后的工艺中，如图7至10所示，执行多个蚀刻循环以向下延伸开口60以穿透支撑衬底50。相应的蚀刻工艺也称为被配置为创建具有直侧壁的深沟槽的Bosch蚀刻工艺。图7至图9说明了沉积-蚀刻循环。
参考图7，执行沉积工艺以沉积聚合物层62。使用选自但不限于CF4、C4F8等及它们的组合的工艺气体执行沉积。沉积时间可以在约0.15秒和约2秒之间的范围内。聚合物层62的沉积可以在约15mTorr和约50mTorr之间的范围内的压力下进行。工艺气体的流速可以在大约150sccm和大约500sccm之间的范围内。施加RF源功率，并且RF源功率可以在大约1200瓦和大约5000瓦之间的范围内。可能不施加任何偏置功率或可施加低偏置功率。聚合物层62可以包括碳、氢、氧等。聚合物层62可以是共形层。
图8示出了通过各向异性蚀刻工艺实现的聚合物层62的自对准图案化。根据一些实施例，使用选自但不限于SF6、CF4、C4F8、O2、Ar等及它们的组合的工艺气体来执行蚀刻。蚀刻时间可以在大约0.15秒和大约3秒之间的范围内。蚀刻工艺可以在约15mTorr和约50mTorr之间的范围内的压力下执行。工艺气体的流速可以在大约150sccm和大约500sccm之间的范围内。施加RF源功率，并且RF源功率可以在大约1200瓦和大约5000瓦之间的范围内。还可以施加在大约400瓦和大约700瓦之间范围内的偏置功率。
作为自对准图案化工艺的结果，聚合物层62包括在支撑衬底50的侧壁上的侧壁部分以保护侧壁，使得在随后的蚀刻过程中当开口60向下延伸时，开口60的上部不会横向扩展。
参考图9，执行蚀刻工艺以将开口60更深地延伸到支撑衬底50中。可以使用选自但不限于SF6、CF4、C4F8、O2、Ar等以及它们的组合的工艺气体来执行蚀刻。蚀刻时间可以在大约0.15秒和大约3秒之间的范围内。蚀刻工艺可以在约15mTorr和约50mTorr之间的范围内的压力下执行。工艺气体的流速可以在大约150sccm和大约500sccm之间的范围内。施加RF源功率，并且RF源功率可以在大约1200瓦和大约5000瓦之间的范围内。还可以施加在大约50瓦和大约300瓦之间范围内的偏置功率。当开口60稍微向下延伸时蚀刻停止，并且在沟槽直接延伸到蚀刻掩模58下方之前结束，使得开口60具有直边缘。开口60的底部也是平坦的。由于偏置功率低，因此基本上没有屏蔽效应，这将在后续段落中详细讨论。
根据一些实施例，支撑衬底50的蚀刻包括多个沉积-蚀刻循环，每个循环包括聚合物沉积工艺(如图7所示)、自对准图案化工艺(如图8所示)、向下延伸开口60的蚀刻工艺(如图9所示)。在前一个循环中形成的聚合物层62可以被去除或者可以留用于下一个循环。图10示出了已执行附加循环以进一步形成向下延伸的聚合物层62。每个沉积-蚀刻循环导致开口60进一步向下延伸，直到支撑衬底50被蚀穿，并且开口60延伸至用作蚀刻停止层的接合层48。在最后的蚀刻工艺之后，不再沉积聚合物层，因此在图10中，聚合物层62的底端高于开口60的底部。聚合物层62可以在此时被去除，或者可选地，如图12所示，在形成开口60完成后的时间被去除。
参考图11，蚀刻接合层48。相应工艺在如图24所示的工艺流程200中被示为工艺220。蚀刻可以是各向异性的或各向异性的，并且可以通过湿蚀刻工艺或干蚀刻工艺来执行。
接下来，如图12所示，执行蚀刻工艺63以蚀刻半导体衬底24，使得开口60进一步延伸到半导体衬底24中，并且开口60的底部是弯曲的。相应工艺在如图24所示的工艺流程200中被示为工艺222。根据一些实施例，通过RIE执行蚀刻。可以使用选自但不限于SF6、CF4、C4F8、O2、Ar等及它们的组合的工艺气体来执行蚀刻。蚀刻时间可以在大约0.15秒和大约3秒之间的范围内。蚀刻工艺可以在约15mTorr和约50mTorr之间的范围内的压力下执行。工艺气体的流速可以在大约150sccm和大约500sccm之间的范围内。施加RF源功率，并且RF源功率可以在大约1200瓦和大约5000瓦之间的范围内。
在蚀刻工艺中，可以使用比在支撑衬底50的蚀刻中使用的偏置功率更高的偏置功率。例如，在蚀刻工艺63中，偏置功率可以在大约500瓦和大约1200瓦之间的范围内。蚀刻可以是各向异性的。蚀刻可以通过连续蚀刻工艺进行而在其间没有中断，也没有如图7至图9所示的聚合物的形成和循环。由于开口60可以是高纵横比的开口(尽管附图没有以比例表示)，而且采用各向异性蚀刻，产生了负载效应和屏蔽效应。开口60内部且靠近支撑衬底50和半导体衬底24的侧壁的区域比靠近支撑衬底50和半导体衬底24的相对侧壁之间的中间的区域被屏蔽得更多。因此，中间区域比靠近侧壁的区域蚀刻得更快。因此，开口60的中间区域比开口60的相应侧部具有更大的深度。由此产生的开口是碗形的，同时中间区域比相应的侧部更深。开口60的底部也是连续弯曲的。另一方面，支撑衬底50的面向开口60的侧壁是直的，并且可以是倾斜的或垂直的。作为对比，在支撑衬底50的蚀刻中，由于采用了Bosch(和各向同性)蚀刻工艺，基本上没有屏蔽效应，因此对应的开口60的底部是平坦的，边缘是直的。
在随后的工艺中，载体52与上覆的晶圆20分离。相应工艺在如图24所示的工艺流程200中被示为工艺224。分离工艺可以包括将例如激光束的光束投射在离型膜51上，使离型膜51分解并且从载体52处释放晶圆20。在后续工艺中，例如通过研磨工艺或激光提升(lifting)工艺，然后是蚀刻工艺，可以去除硬掩模板46、接合层44和阻挡层42。
图13示出了根据一些实施例的用于在晶圆20上形成电容器的工艺。相应工艺在如图24所示的工艺流程200中被示为工艺226。可以首先形成导电焊盘64A和64B。根据一些实施例，导电焊盘64A和64B由铝铜、铜、钨等形成。形成工艺可包括PVD、镀法等。导电焊盘64A和64B可以电连接到集成电路器件26。金属焊盘66A和66B可以分别形成在导电焊盘64A和64B上，并且由诸如铜、镍、钯等导电材料形成。背板70形成在导电焊盘64B上或接合到导电焊盘64B。根据一些实施例，背板70由导电材料形成，该导电材料可以是金属材料或多晶硅。背板70通过介电层74与导电焊盘64A电断开，介电层74可以由氧化硅、氮化硅、碳化硅、氮氧化硅等形成。贯通孔76形成在背板70上，并且连接到将背板70与导电焊盘64A分开的气隙78。因此，形成电容器80，电容器80包括作为电容器极板的导电焊盘64A和背板70，以及作为电容器绝缘体的气隙78。气隙78的形成可包括形成牺牲材料，背板70沉积在该牺牲材料上。背板70被图案化以形成开口76，并且通过通孔76去除牺牲材料以形成气隙78。金属焊盘66A和66B可以用于连接到外部器件，例如，通过焊料接合接合到外部器件(未示出)，同时焊料区域连接到金属焊盘66A和66B以及外部器件的金属焊盘。或者，可包括引线接合柱和引线的引线接合连接到金属焊盘66A和66B。
根据一些实施例，图13中所示的结构通过划线82被分割，从而形成多个管芯84。多个管芯84可以彼此相同，每个管芯包括一个或多个电容器80。在所得电容器80中，衬底24和上覆结构中位于开口60与气隙78之间的部分形成膜，该膜能够在机械力或施加到金属焊盘66A和66B的电压下振动。
如图13所示，开口60具有在半导体衬底24中的部分，该部分是拱形的。等于晶圆20的边缘厚度ET1和中心厚度CT1之间的差的拱的高度HA1可以在大约15μm和大约50μm之间的范围内。厚度CT1/ET1的比率可以在大约0.7和大约0.95之间的范围内。该结构的总厚度H2可以在大约720μm和大约780μm之间的范围内。厚度H2包括膜的中心高度CT1和开口60的高度。开口60的底部宽度BW1(可以是直径)可以在大约17.8mm和大约25mm之间的范围内。接合层48的厚度T3可以在大约1μm和大约5μm之间的范围内。半导体衬底24中的开口60的拱形部分的底部宽度BW2(其可以是直径)可以在大约15mm和大约25mm之间的范围内。比率HA1/BW2可以在约0.0001和约0.003之间的范围内。开口60可以具有圆形、矩形、六边形等的顶视图或底视图形状。
根据一些实施例，通过形成拱形开口60，膜的边缘部分越来越厚，因此膜更坚固，并且不会出现塌陷问题。而且，因为膜的较厚边缘部分提供了更好的抵抗管芯翘曲和应力的能力，整个管芯84和晶圆20的整体翘曲减少。
图14至图23示出了根据本公开的替代实施例的器件形成中的中间阶段的截面图。除非另有说明，这些实施例中的部件的材料和形成工艺与图1至图13所示的前述实施例中以相同附图标记表示的类似部件基本相同。因此，有关图14至23所示部件的形成工艺和材料的细节可以在上述实施例的讨论中找到。
参考图14，形成晶圆20。根据这些实施例的晶圆20的初始结构和形成工艺类似于图1所示的实施例，除了形成多个开口86以穿透半导体衬底24上方的介电层。开口86还延伸到半导体衬底24中。根据一些实施例，在形成开口86之后形成阻挡层42，并且阻挡层42延伸到开口86中。介电层(未示出)可以在形成阻挡层42之前形成，并且延伸到开口86中以将阻挡层42与衬底24电隔离。当自顶向下观察晶圆20和器件管芯22时，各开口86可以形成重复图案，例如阵列、蜂巢图案(六边形图案)等。集成电路器件26可以形成在各开口86之间的空间中以及各开口86周围的区域中。
参考图15，沉积接合层44，接合层44可以包括含硅材料(可以是介电材料)，例如SiO2、SiN、SiC、SiON、SiOCN等。然后执行平坦化工艺以平整接合层44的顶面。可以包括硅衬底或由硅衬底形成的硬掩模板46通过熔融接合接合到接合层44。
图16图示了如图15所示的结构的翻转，随后将半导体衬底24减薄至适合于形成具有所需高度的拱形的所需厚度。
接着，如图17所示，支撑衬底50通过接合层48接合到半导体衬底24，接合层48在后续蚀刻工艺中也用作蚀刻停止层。然后蚀刻支撑衬底50以形成开口60，如图18所示。蚀刻工艺可以包括Bosch蚀刻工艺，该蚀刻工艺包括多个蚀刻工艺，如在前面的实施例中所讨论的。形成聚合物层62以辅助蚀刻并且帮助形成开口60的垂直侧壁。工艺的细节与参考图7至10所讨论的基本相同，在此不再重复。暴露接合层48，接合层48是用于停止支撑衬底50的蚀刻的蚀刻停止层。
参考图19，通过干蚀刻工艺或湿蚀刻工艺蚀穿接合层48。接着，进行连续刻蚀工艺对半导体衬底进行刻蚀，在此过程中产生负载效应和屏蔽效应，使得开口60的底部呈弧形(倒置时呈拱形)。蚀刻工艺可以类似于参考图12所讨论的，因此不再重复蚀刻工艺的细节。根据一些实施例，蚀刻气体除了用于蚀刻半导体衬底24的蚀刻气体外，还可以包括用于蚀刻阻挡层42的蚀刻气体，以便随着半导体衬底蚀刻的进行，阻挡层42的暴露部分也被蚀刻。例如，可以将少量的含氯气体如TiClx、TaClx、WClx等添加到蚀刻气体中以蚀刻阻挡层42。根据替代实施例，由于阻挡层42很薄，因此蚀刻气体中的氩气可以通过溅射去除暴露的阻挡层42。在蚀刻工艺之后，去除聚合物层62，如果有的话。由于开口60的拱形形状，作为衬底中位于开口60正下方的部分的膜更坚固，并且可以承受更高的应力而不会塌陷。此外，所得器件94(图23)具有较小的翘曲。
图21示出了图案化的导电层88的形成，导电层88可以覆盖支撑衬底50、接合层48和半导体衬底24的暴露表面的一些。导电层88可以由钨、铝、铝铜形成等，并且例如可以通过PVD形成。介电层(未示出)可以在形成导电层88之前形成，并且将导电层88与衬底24电隔离。在沉积之后，图案化导电层88。导电层88的其余部分可以包括多个分离的部分，每个部分接合且连接到阻挡层42的在一个开口86中的部分。在整个描述中，阻挡层42的各部分和它们的导电层88的连接部分统称为导电管90。导电层88在不同导电管90中的各部分彼此物理分离且彼此电断开，使得可单独地向每个导电管90施加电压。
图21中所示的结构被倒置，并且载体52与其上覆的结构分离。所得结构如图22所示。然后去除硬掩模板46和接合层44。所得结构如图22所示。接下来，将该结构放置在切割带92上，切割带92固定在框架93上。可以形成接合焊盘66以电连接到集成电路器件26。接下来，可以执行分割工艺以锯切图22所示的结构。因而形成器件94。根据替代实施例，该结构未被分割。根据又一替代实施例，修整该结构以去除不包括任何集成电路器件26和开口86的边缘部分，而留下包括集成电路器件26和开口86的部分。
图23示出了所得器件94。可以执行焊料接合或引线接合以将外部器件电连接到器件94，例如，该外部器件可以包括电压控制器。根据一些实施例，导电管90电连接到集成电路器件26，并且被配置为施加期望的电压。因此，每个导电管90均可以单独地施加有电压(通过电压控制器)。器件94可用于形成光刻掩模。例如，空白光刻掩模(未示出)可以放置在器件94下方。电子束源可以放置在器件94上方并且投射电子束。电压可以通过接合焊盘66施加到集成电路器件26。电压被提供给导电管90，从而可以向每个导电管90施加电压。通过控制施加到导电管90的电压，每个导电管90均可以用作允许电子束通过或阻止电子束通过的开关。因此，下面的空白光刻掩模被电子束图案化以具有期望的图案。由此形成图案化的光刻掩模。
本公开的实施例具有一些有利的特征。通过在器件94中形成开口时调整蚀刻工艺，形成的膜下方的开口是拱形的。因此，膜具有敏感的薄中心部分和厚的边缘部分。提高了膜的机械强度，相应的膜更不受塌陷问题的影响。相应器件的翘曲也减少了。
根据本公开的一些实施例，一种方法包括将支撑衬底接合到晶圆的半导体衬底，其中接合层在支撑衬底和半导体衬底之间并且被接合到支撑衬底和半导体衬底两者之间；进行第一蚀刻工艺以蚀刻支撑衬底并形成开口，其中开口贯穿支撑衬底且止于接合层，并且开口具有基本笔直的边缘。蚀刻穿透接合层；进行第二蚀刻工艺以将开口向下延伸至半导体衬底中，其中开口的底部是弯曲的。在一个实施例中，该器件还包括形成与开口重叠的导电层，半导体衬底的部分位于开口和导电层之间。形成导电背板与导电层与开口重叠，其中导电背板与导电层以一气隙隔开，且导电层、气隙与导电背板共同组成一个电容器。在一个实施例中，第一蚀刻工艺包括第一多个蚀刻循环，并且多个蚀刻循环中的每一个包括形成延伸到开口中的聚合物层；去除聚合物层的水平部分，其中聚合物层的垂直部分位于开口中并覆盖支撑衬底的侧壁；使用聚合物层的垂直部分作为蚀刻掩模蚀刻支撑衬底。在一个实施例中，蚀刻支撑衬底是各向同性的。在一个实施例中，在多个蚀刻循环中的每一个之后，开口具有平坦的底面。在一个实施例中，第一蚀刻工艺包括各向同性蚀刻工艺，并且第二蚀刻工艺是各向异性的。在一个实施例中，使用第一偏置功率执行第一蚀刻工艺，使用大于第一偏置功率的第二偏置功率执行第二蚀刻工艺。在一个实施例中，该器件还包括，在将支撑衬底接合到半导体衬底之前，蚀刻晶圆以形成多个开口，其中多个开口穿透多个介电层并延伸到半导体衬底中，以及其中，开口延伸至半导体衬底后，多个开口接合至开口。在一个实施例中，该器件还包括形成多个导电管，每个导电管延伸到多个开口中的每一个中。在一个实施例中，该器件还包括从背面减薄半导体衬底，其中接合层接触减薄的半导体衬底的背面。在一个实施例中，第二蚀刻工艺是不中断的连续蚀刻工艺。
根据本公开的一些实施例，一种半导体器件包括半导体衬底；位于并接触半导体衬底的接合层；支撑衬底位于并接触接合层；开口自支撑衬底的底面向上延伸贯穿接合层，其中开口还延伸至半导体衬底内，且开口为拱形。多个介电层位于半导体衬底之上；以及位于半导体衬底表面的集成电路器件。在一个实施例中，该器件还包括与开口重叠的导电层，半导体衬底的部分位于开口和导电层之间。以及与导电层与开口重叠的导电背板，其中导电背板与导电层彼此隔开气隙，导电层、气隙和导电背板共同构成了电容器。在一个实施例中，该器件还包括多个贯穿半导体衬底的开口，其中多个开口接合到开口。在一个实施例中，面向开口的半导体衬底的一部分的底面连续弯曲，底面的中间部分逐渐高于底面的边缘部分。在一个实施例中，支撑衬底中的开口的部分的边缘基本上是直的。在一个实施例中，支撑衬底包括硅衬底。
根据本公开的一些实施例，一种半导体器件包括器件管芯，该器件管芯包括半导体衬底；以及在半导体衬底上方的多个介电层，其中半导体衬底的部分和多个介电层形成被配置为振动的膜，并且其中膜的边缘部分比膜的中间部分越来越厚。该器件还包括位于半导体衬底下方并与其接合的接合层；支撑衬底位于接合层下方且接合至接合层，其中开口直接位于膜下方且延伸至半导体衬底内且贯穿接合层与支撑衬底。在一个实施例中，开口是拱形的。在一个实施例中，该器件还包括贯穿半导体衬底和多个介电层的多个开口，其中多个开口接合到开口。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种形成半导体器件的方法，包括：
将支撑衬底接合至晶圆的半导体衬底，其中，接合层位于所述支撑衬底与所述半导体衬底之间，并且接合至所述支撑衬底和所述半导体衬底两者；
执行第一蚀刻工艺以蚀刻所述支撑衬底并且形成开口，其中，所述开口贯穿所述支撑衬底且终止于所述接合层上，并且所述开口具有基本笔直的边缘；
蚀穿所述接合层；以及
执行第二蚀刻工艺以将所述开口向下延伸至所述半导体衬底中，其中，所述开口的底部是弯曲的。
2.根据权利要求1所述的方法，还包括：
形成与所述开口重叠的导电层，并且所述半导体衬底的部分位于所述开口与所述导电层之间；以及
形成与所述导电层和所述开口重叠的导电背板，其中，所述导电背板与所述导电层通过气隙彼此分隔，并且所述导电层、所述气隙及所述导电背板共同形成电容器。
3.根据权利要求1所述的方法，其中，所述第一蚀刻工艺包括第一多个蚀刻循环，并且所述多个蚀刻循环中的每一个均包括：
形成延伸到所述开口中的聚合物层；
去除所述聚合物层的水平部分，其中，所述聚合物层的垂直部分位于所述开口中并且覆盖所述支撑衬底的侧壁；以及
使用所述聚合物层的垂直部分作为蚀刻掩模来蚀刻所述支撑衬底。
4.根据权利要求3所述的方法，其中，蚀刻所述支撑衬底是各向同性的。
5.根据权利要求3所述的方法，其中，在所述多个蚀刻循环中的每一个之后，所述开口具有平坦的底面。
6.一种半导体器件，包括：
半导体衬底；
接合层，位于所述半导体衬底的下方且接触所述半导体衬底；
支撑衬底，位于所述接合层的下方且接触所述接合层；
开口，自所述支撑衬底的底面向上延伸以贯穿所述接合层，其中，所述开口进一步延伸至所述半导体衬底内，并且所述开口为拱形；
多个介电层，位于所述半导体衬底上方；以及
集成电路器件，位于所述半导体衬底的表面。
7.根据权利要求6所述的器件，还包括：
导电层，与所述开口重叠，同时所述半导体衬底的部分位于所述开口与所述导电层之间；以及
导电背板，与所述导电层和所述开口重叠，其中，所述导电背板通过气隙与所述导电层彼此分隔，并且所述导电层、所述气隙与所述导电背板共同形成电容器。
8.一种半导体器件，包括：
器件管芯，包括：
半导体衬底；和
多个介电层，位于所述半导体衬底的上方，其中，所述半导体衬底的各部分和所述多个介电层形成被配置为振动的膜，并且所述膜的边缘部分比所述膜的中间部分越来越厚；
接合层，位于所述半导体衬底的下方且接合至所述半导体衬底；以及
支撑衬底，位于所述接合层的下方且接合至所述接合层，其中，开口直接位于所述膜的下方，并且所述开口延伸至所述半导体衬底内且穿透所述接合层和所述支撑衬底。
9.根据权利要求8所述的器件，其中，所述开口是拱形的。
10.根据权利要求8所述的器件，还包括：多个开口，贯穿所述半导体衬底和所述多个介电层，其中，所述多个开口连接至所述开口。
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