KR102549864B1 - Mems 디바이스를 위한 아치형 멤브레인 구조 - Google Patents

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Abstract

방법은 지지 기판을 웨이퍼의 반도체 기판에 본딩하는 단계를 포함한다. 본딩층이 지지 기판과 반도체 기판 사이에 있고 이들 둘 다에 본딩된다. 지지 기판을 에칭하여, 지지 기판을 관통하고 본딩층 상에서 끝나는 개구부를 형성하기 위헤 제1 에칭 공정이 수행된다. 개구부는 실질적으로 직선형의 에지를 갖는다. 그런 다음 본딩층은 에칭된다. 반도체 기판 내로 개구부를 아래로 연장시키기 위해 제2 에칭 공정이 수행된다. 개구부의 바닥부가 만곡된다.

Description

MEMS 디바이스를 위한 아치형 멤브레인 구조{ARCHED MEMBRANE STRUCTURE FOR MEMS DEVICE}
[우선권 주장 및 교차 참조]
본 출원은 2021년 2월 12일에 출원한 다음의 가출원 미국 특허 출원: 제63/148,641호[발명의 명칭: A Novel Bridge-Like Membrane Structure for MEMS Device]에 대해 우선권을 주장하며, 이 우선권 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
MEMS(Micro Electro Mechanical System, 마이크로 전자 기계 시스템) 디바이스는 대개 움직임에 종속되는 가요성 구조인 멤브레인을 구비한다. 멤브레인은 진동할만큼 얇다. 멤브레인은 민감하도록 얇고 동시에 구조적으로 강하며 응력을 견딜 수 있는 것이 바람직하다.
[선행기술문헌] 미국 특허등록공보 제9,630,837 호(2017.4.25)
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 13은 일부 예시적인 실시형태에 따른 아치형 개구부를 구비한 MEMS(마이크로 전자 기계 시스템) 디바이스의 중간 형성 스테이지의 단면도를 도시한다.
도 14 내지 도 23은 일부 예시적인 실시형태에 따른 아치형 개구부 및 관통 개구부를 구비한 MEMS 디바이스의 중간 형성 스테이지의 단면도를 도시한다.
도 24는 일부 실시형태에 따른 MEMS 디바이스를 형성하기 위한 공정 흐름도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
아치형 개구부를 구비한 MEMS(마이크로 전자 기계 시스템) 디바이스와 그 형성 방법이 제공된다. 본 개시내용의 일부 실시형태에 따르면, 지지 기판을 에칭하여 멤브레인층(예컨대, 실리콘층)을 드러내기 위한 제1 에칭 공정, 및 아치를 형성하기 위한 제2 에칭 공정을 포함하는 둘 이상의 에칭 공정을 통해 아치형 개구부가 형성된다. 아치형 개구부에 의해, 멤브레인은 기계적으로 강해지고 더 높은 응력을 견딜 수 있다. 또한 각각의 다이의 휨이 저감된다. 여기에서 설명하는 실시형태는 본 개시내용의 청구 대상을 구성하거나 사용할 수 있게 하는 예를 제공하는 것이며, 당업자는 상이한 실시형태의 고려 범위 내에 있으면서 행해질 수 있는 변경을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 엘리먼트를 지정하는 데 사용된다. 방법의 실시형태가 특정 순서로 수행되는 것으로서 설명되지만, 다른 방법의 실시형태는 임의의 논리적 순서로 수행될 수도 있다.
도 1 내지 도 13은 본 개시내용의 일부 예시적인 실시형태에 따른 아치형 개구부를 구비한 MEMS 디바이스의 중간 형성 스테이지의 단면도를 도시한다. 대응하는 공정은 도 24에 도시한 공정 흐름(200)으로도 개략적으로 반영된다.
도 1은 디바이스(20)의 단면도를 도시한다. 본 개시내용의 일부 실시형태에 따르면, 디바이스(20)는 집적 회로 디바이스(26)로서 대표되는 능동 디바이스 및 가능하다면 수동 디바이스를 포함한 디바이스 웨이퍼이거나 이를 포함한다. 디바이스(20)는 내부에 복수의 칩(22)을 포함할 수 있으며, 칩(22) 중 하나가 예시된다. 본 개시내용의 대안의 실시형태에 따르면, 디바이스(20)는 능등 디바이스가 없고, 수동 디바이스는 포함할 수도 포함하지 않을 수도 있다. 후속 설명에는, 디바이스 웨이퍼가 디바이스(20)의 예로 사용되며, 따라서 디바이스(20)를 웨이퍼(20)로 칭하고 있다. 그러나, 본 개시내용의 실시형태는 인터포저 웨이퍼와 같은 다른 유형의 패키지 컴포넌트 상에도 적용될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 반도체 기판(24)과, 반도체 기판(24)의 상면에 형성된 피처를 포함한다. 반도체 기판(24)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 탄소 도핑 실리콘, 또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족의 화합물 반도체로 형성되거나 이들을 포함할 수 있다. 반도체 기판(24)은 벌크 반도체 기판 또는 실리콘 온 절연체(silicon-on-insulator) 기판일 수도 있다. 반도체 기판(24) 내의 활성 영역들을 격리시키기 위해 STI(Shallow Trench Isolation) 영역들(도시 생략)이 반도체 기판(24)에 형성될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 반도체 기판(24)의 상면 상에 형성되는 집적 회로 디바이스(26)를 포함한다. 일부 실시형태에 따르면 집적 회로 디바이스(26)는 CMOS(상보형 금속 산화물 반도체, Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스(26)의 상세에 대해서는 여기에서 설명하지 않는다. 대안의 실시형태에 따르면, 웨이퍼(20)는 (능동 디바이스가 없는)인터포저를 형성하는 데에 사용되며, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다. 일부 실시형태에 따르면, 도 13에 도시하는 바와 같이, 기판(24)의 일부가 후속 공정에서 형성되는 개구부(60)(도 13)를 갖고, 집적 회로 디바이스(26)는 개구부(60) 바로 위에 형성될 수도 형성되지 않을 수도 있다. 따라서, 개구부(60) 바로 위의 집적 회로 디바이스(26)는 이들 집적 회로 디바이스의 부분들이 형성될 수도 형성되지 않을 수도 있는 것을 나타내기 위해 점선으로 도시된다.
반도체 기판(24) 위에는 층간 유전체(ILD, Inter-Layer Dielectric)(28)가 형성되어 집적 회로 디바이스(26)에서 트랜지스터(도시 생략)의 게이트 스택들 사이의 공간을 충전한다. 일부 실시형태에 따르면, 또한 ILD(28)는 포스포 실리케이트 글래스(PSG, Phospho Silicate Glass), 보로 실리케이트 글래스(BSG, Boro Silicate Glass), 붕소 도핑 포스포 실리케이트 글래스(BPSG, Boron-doped Phospho Silicate Glass), 불소 도핑 실리게이트 글래스(FSG, Fluorine-Doped Silicate Glass), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiOxNy), 로우-k 유전체 재료 등으로 형성된다. ILD(28)은 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, ILD(28)은 플라즈마 강화 화학적 기상 퇴적(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학적 기상 퇴적(LPCVD) 등과 같은 퇴적 방법을 사용하여 형성된다.
컨택 플러그(30)가 ILD(28)에 형성되고, 집적 회로 디바이스(26)를 상부의 금속 라인 및 비아에 전기적으로 접속하는 데 사용된다. 본 개시내용의 일부 실시형태에 따르면, 컨택 플러그(30)는 텅스텐, 알루미늄, 구리, 티탄, 탄탈, 티탄 질화물, 탄탈 질화물, 이들의 합금, 및/또는 이들의 다층에서 선택된 전도성 재료로 형성되거나 이들을 포함한다. 컨택 플러그(30)의 형성은, ILD(28)에 컨택 개구부를 형성하는 단계와, 컨택 개구부에 전도성 재료를 충전하는 단계와, 컨택 플러그(30)의 상면을 ILD(28)의 상면과 같은 높이로 하도록 평탄화 공정(화학적 기계 연마(CMP) 공정 또는 기계적 연삭 공정)을 수행하는 단계를 포함할 수 있다.
인터커넥트 구조(32)가 ILD(28) 및 컨택 플러그(30) 위에 형성된다. 인터커넥트 구조(32)는 유전체층(38)(금속간 유전체(IMD)라고도 칭함)에 형성되는 금속 라인(34) 및 비아(36)를 포함한다. 같은 높이에 있는 금속 라인들을 합쳐서 이후 금속층이라고 칭한다. 상이한 금속층들에 있는 금속 라인(34)은 비아(36)를 통해 상호접속된다. 금속 라인(34) 및 비아(36)는 구리 또는 구리 합금으로 형성될 수 있고, 다른 금속으로도 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(38)은 로우-k(low-k) 유전체 재료로 형성된다. 로우-k 유전체 재료의 유전 상수(k 값)는 예컨대 약 3.0 미만일 수 있다. 유전체층(38)은 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(38)의 형성은, 유전체층(38)에 포로겐 함유 유전체 재료를 퇴적하는 단계와, 이어서 포로겐을 방출시키는 경화 공정을 수행하는 단계를 포함한다. 이에 잔류 유전체층(38)은 다공성이다.
금속 라인(34) 및 비아(36)의 형성은 싱글 다마신 공정 및/또는 듀얼 다마신 공정을 포함할 수 있다. 금속 라인 또는 비아를 형성하기 위한 싱글 다마신 공정에서는, 먼저 하나의 유전체층(38)에 트렌치 또는 비아 개구부가 형성된 다음, 전도성 재료로 트렌치 또는 비아 개구부를 충전한다. 그런 다음, 유전체층의 상면보다 높은 전도성 재료의 과잉 부분을 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행되고, 해당 트렌치 또는 비아 개구부에는 금속 라인 또는 비아가 남게 된다. 듀얼 다마신 공정에서는, 유전체층에 트렌치와 비아 개구부 둘 다가 형성되는데, 비아 개구부가 트렌치 아래에 있고 트렌치에 접속된다. 이어서 전도성 재료가 트렌치와 비아 개구부에 충전되어 각각 금속 라인과 비아를 형성한다. 전도성 재료는 확산 배리어층과, 확산 배리어층 위의 구리 함유 금속성 재료를 포함할 수 있다. 확산 배리어층은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다.
금속 라인(34)은 유전체층(38)의 최상부층인 상부 유전체층(유전체층(38A)이라고 표시)에 금속 라인, 금속 패드(도면부호 34A로 표시)와 같은 상부 전도성(금속) 피처를 포함한다. 상부 금속 라인(34A) 바로 아래에 있는 비아는 비아(36A)로 표시된다. 일부 실시형태에 따르면, 유전체층(38A)은 유전체층(38)의 하부층의 재료와 유사한 로우-k 유전체 재료로 형성된다. 다른 실시형태에 따르면, 유전체층(38A)은 실리콘 질화물, 비도핑 실리케이트 글래스(USG), 실리콘 산화물 등을 포함할 수 있는 넌(non) 로우-k 유전체 재료로 형성된다. 넌 로우-k 유전체층으로 형성되는 경우의 유전체층(38A)은 하부의 로우-k 유전체층(38) 바로 위에 있고 이것과 접촉할 수 있다. 상부 금속 피처(34A)도 구리 또는 구리 합금으로 형성될 수 있고, 듀얼 다마신 구조 또는 싱글 다마신 구조를 가질 수 있다. 유전체층(34A)은 상부 유전체층이라고도 칭해진다.
패시베이션층(40)이 인터커넥트 구조(32) 위에 형성된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(202)으로서 예시된다. 일부 실시형태에 따르면, 패시베이션층(40)은 실리콘 산화물의 유전 상수와 같거나 더 큰 유전 상수를 가진 넌 로우-k 유전체 재료로 형성된다. 패시베이션층(40)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 산질화물(SiONx), 실리콘 산탄화물(SiOCx) 등, 이들의 조합, 및 이들의 다층에서 선택되지만 이들에 한정되지 않은 재료를 포함할 수 있는, 무기 유전체 재료로 형성되거나 이를 포함할 수 있다. 값 "x"는 상대 원자 비를 나타낸다. 형성 공정은 저압 화학적 기상 퇴적(LPCVD), 플라즈마 강화 화학적 기상 퇴적(PECVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 플라즈마 강화 원자층 퇴적(PEALD) 등을 포함할 수 있다. 일부 실시형태에 따르면, 상부 유전체층(38A) 및 금속 라인/패드(34A)의 상면들은 동일 평면 내에 있다. 따라서, 패시베이션층(40)은 평면층일 수 있다. 대안의 실시형태에 따르면, 상부 전도성 피처는 상부 유전체층(38A)의 상면보다 높게 돌출하고, 패시베이션층(40)은 비평면형이다.
패시베이션층(40)은 개부구를 형성하기 위한 에칭 공정에서 패터닝된다. 에칭 공정은 패터닝된 포토레지스트와 같은 패터닝된 에칭 마스크(도시 생략)를 형성하는 단계와, 이어서 패시베이션층(40)을 에칭하는 단계를 포함하는 건식 에칭 공정을 포함할 수 있다. 그런 다음, 패터닝된 에칭 마스크는 제거된다. 금속 라인 및 패드(34A)는 개구부를 통해 노출된다.
패시베이션층(42)은 일부 실시형태에 따라 패시베이션층(40) 내로 연장되도록 형성된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(204)으로서 예시된다. 배리어층(42)은 패시베이션층(40) 내의 개구부로 연장되어 금속 라인/패드(34A)과 접촉할 수 있고, 그래서 배리어층(42)이 집적 회로 디바이스(26)에 전기적으로 접속된다. 배리어층(42)은 유전체층 및 집적 회로 디바이스(26)에서의 전하 축적을 방지하는 데 사용될 수 있다. 일부 실시형태에 따르면, 배리어층(42)은 티탄층과 티탄층 위의 구리층을 포함한다. 퇴적 공정은 티탄층과 구리 시드층을 퇴적하기 위해 PVD를 사용하여 수행될 수 있다. 그런 다음 구리가 구리 시드층 위에 퇴적된다. 배리어층(42)은 패터닝되지 않은 블랭킷층일 수 있다. 대안으로, 배리어층(42)은 에칭 공정을 통해 패터닝될 수 있고 그래서 패시베이션층(40) 내의 비아를 통해 각자의 하부 집적 회로 디바이스(26)에 각각 접속되는 복수의 개별 부분이 형성된다.
후속 공정에서는, 도 2에 도시하는 바와 같이, 본딩층(44)이 배리어층(42) 상에 퇴적된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(206)으로서 예시된다. 일부 실시형태에 따르면, 본딩층(44)은 SiO2, SiN, SiC, SiON, SiOCN 등을 포함할 수 있는 실리콘 함유 재료로 형성되거나 이를 포함한다. 형성 공정은 LPCVD, PECVD, PVD, ALD, PEALD 등을 포함할 수 있다. 퇴적 후에, 본딩층(44)의 상면을 평면화하기 위해 화학적 기계 연마(CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행될 수 있다.
도 2를 더 참조하면, 하드 마스크판(46)이 본딩층(44)에 본딩된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(208)으로서 예시된다. 일부 실시형태에 따르면, 하드 마스크판(46)은 실리콘과 같은 실리콘 함유 재료를 포함할 수 있다. 예를 들어, 하드 마스크판(46)은 실리콘 기판일 수 있다. 대안의 실시형태에 따르면, 하드 마스크판(46)은 본딩층(44)의 재료와는 상이한 다른 재료(예컨대, 실리콘 탄화물)로 형성된다. 하드 마스크판(46)은 후속의 기판(24) 박형화에서 캐리어로서 사용될 수 있을 정도로 두껍다. 일부 실시형태에 따르면, 하드 마스크판(46)의 두께(T1)는 약 500 ㎛와 약 1,000 ㎛ 사이의 범위이다. 본딩층(44)과의 하드 마스크판(46)의 본딩은 예컨대 하드 마스크판(46)을 본딩층(44)에 결합하기 위해 형성되는 Si-O-Si 결합을 사용한 용융 본딩을 통해 수행될 수 있다.
그런 다음, 도 2에 도시한 구조는 도 3에 도시하는 바와 같이 위 아래가 뒤집혀진다. 이어서 반도체 기판(24)은 박형화된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(210)으로서 예시된다. 박형화된 반도체 기판(24)의 두께(T2)는 무슨 종류의 디바이스가 형성될 것이냐에 관련된다. 일부 실시형태에 따르면, 박형화된 반도체 기판(24)의 두께(T2)는 약 50 ㎛와 약 100 ㎛ 사이의 범위이다.
도 4를 참조하면, 지지 기판(50)이 반도체 기판(24)에 본딩된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(212)으로서 예시된다. 지지 기판(50)은 본딩층(48)을 통해 반도체 기판(24)에 본딩될 수 있다. 일부 실시형태에 따르면, 본딩층(48)은 반도체 기판(24) 상에 퇴적되고, 지지 기판(50)은 본딩층(48)에 본딩된다. 대안의 실시형태에 따르면, 본딩층(48)은 예컨대 열산화 또는 퇴적을 통해 지지 기판(50) 상에 사전 형성되고, 본딩층(48)과 지지 기판(50)을 포함한 구조가 반도체 기판(24)에 본딩된다. 본딩층(48)은 SiO2, SiN, SiC, SiON 등으로 형성되거나 이들을 포함하는 실리콘 함유 유전체층일 수 있다. 퇴적 공정은 LPCVD, PECVD, PVD, ALD, PEALD 등을 포함할 수 있다. 지지 기판(50) 및 반도체 기판(24)과의 본딩층(48)의 본딩은 용융 본딩을 포함할 수 있다. 일부 실시형태에 따르면, 본딩층(48)의 두께(T3)는 약 1 ㎛와 약 5 ㎛ 사이의 범위이다. 지지 기판(50)의 두께(T4)는 약 500 ㎛와 약 775 ㎛ 사이의 범위일 수 있다.
도 5를 참조하면, 하드 마스크판(46)은 예컨대 CMP 공정 또는 기계적 연삭 공정을 통해 박형화된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(214)으로서 예시된다. 그렇게 형성된 하드 마스크판(46)의 두께(T5)는 약 30 ㎛와 약 100 ㎛ 사이의 범위일 수 있다. 대안의 실시형태에 따르면, 하드 마스크층(46)의 박막화가 스킵된다.
후속 공정에서, 또한 도 5에 도시하는 바와 같이, 캐리어(52)가 이형막(51)을 통해 하드 마스크판(46)에 부착된다. 캐리어(52)는 유리 캐리어, 세라믹 기판 등일 수 있는 투명 재료로 형성될 수 있다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(216)으로서 예시된다. 이형막(51)은 코팅을 통해 캐리어(52) 상에 도포되는 광열변환(Light-To-Heat-Conversion, LTHC) 코팅 재료로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, LTHC 코팅 재료는 광/방사선(예컨대, 레이어빔)의 열이 있는 상태에서는 분해될 수 있고, 그래서 후속 공정에서 캐리어(52)로부터 하드 마스크판(46)을 분리시킬 수 있다.
도 6 내지 도 12는 지지 기판(50) 및 본딩층(48)을 관통하여 반도체 기판(24) 내로 연장되는 개구부(60)(도 12)의 형성 공정을 도시한다. 에칭 공정은, 플라즈마가 생성되고 이온은 에칭 가스로부터 생성되는, 반응성 이온 에칭(RIE) 공정을 포함할 수 있다. 도 6 내지 도 10은 본딩층(48)이 드러나도록 지지 기판(50)에 개구부(60)를 형성하는 것을 도시한다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(218)으로서 예시된다. 도 6을 참조하면, 에칭 마스크(58)가 형성된다. 에칭 마스크(58)는 TiN, TaN, BN, SiN, SiON, SiCN, SiOCN 등으로 형성된 하드 마스크를 포함할 수 있다. 형성 공정은 ALD, PECVD 등을 포함할 수 있다. 에칭 마스크(58)는 패터닝된 포토레지스트를 사용하여 패터닝될 수 있는데, 이것은 에칭 마스크(58)의 패터닝 후에 제거된다. 다음으로, 지지 기판(50)이 에칭된다. 지지 기판(50)이 실리콘 기판인 일부 실시형태에 따르면, 에칭은 SF6, CF4, C4F8, O2, Ar 및/또는 동류, 그리고 이들의 조합에서 선택되나 이들에 한정되지 않은 공정 가스를 사용하여 수행된다. 에칭 시간은 약 0.15초와 약 3초 사이의 범위일 수 있다. 지지 기판(50)의 에칭은 약 15 mTorr와 약 50 mTorr 사이의 범위의 압력으로 수행될 수 있다. 공정 가스의 유량은 약 150 sccm와 약 500 sccm 사이의 범위일 수 있다. RF 전원이 인가되고, RF 전원은 약 1,200 와트 내지 약 5,000 와트의 범위일 수 있다. 약 50 와트와 약 300 와트 사이의 범위의 바이어스 전력도 인가될 수 있다. 에칭은 등방성일 수 있다. 따라서, 개구부(60)는 개구부(60)가 에칭 마스크(58) 바로 밑으로 연장되지 않도록 얕게 제어된다.
후속 공정에서, 도 7 내지 도 10에 도시하는 바와 같이, 개구부(60)를 아래로 연장시켜 지지 기판(50)을 관통하기 위해 복수의 에칭 사이클이 수행된다. 각각의 에칭 공정은 직선의 측벽을 가진 딥 트렌치를 형성하도록 구성되는 보쉬(Bosch) 에칭 공정으로 칭해진다. 도 7 내지 도 9는 퇴적-에칭 사이클을 도시한다.
도 7을 참조하면, 폴리머층(62)을 퇴적하기 위해 퇴적 공정이 수행된다. 퇴적은 CF4, C4F8, 및/또는 동류, 그리고 이들의 조합에서 선택되나 이들에 한정되지 않은 공정 가스를 사용하여 수행된다. 에칭 시간은 약 0.15초와 약 2초 사이의 범위일 수 있다. 폴리머층(62)의 퇴적은 약 15 mTorr와 약 50 mTorr 사이의 범위의 압력으로 수행될 수 있다. 공정 가스의 유량은 약 150 sccm와 약 500 sccm 사이의 범위일 수 있다. RF 전원이 인가되고, RF 전원은 약 1,200 와트 내지 약 5,000 와트의 범위일 수 있다. 어떤 바이어스 전력도 인가되지 않을 수도 있고 저 바이어스 전력이 인가될 수도 있다. 폴리머층(62)은 탄소, 수소, 산소 등을 포함할 수 있다. 폴리머층(62)은 등각층일 수도 있다.
도 8은 이방성 에칭 공정을 통해 달성되는 폴리머층(62)의 자기 정렬 패터닝을 도시한다. 일부 실시형태에 따르면, 에칭은 SF6, CF4, C4F8, O2, Ar, 및/또는 동류, 그리고 이들의 조합에서 선택되나 이들에 한정되지 않은 공정 가스를 사용하여 수행된다. 에칭 시간은 약 0.15초와 약 3초 사이의 범위일 수 있다. 에칭 공정은 약 15 mTorr와 약 50 mTorr 사이의 범위의 압력으로 수행될 수 있다. 공정 가스의 유량은 약 150 sccm와 약 500 sccm 사이의 범위일 수 있다. RF 전원이 인가되고, RF 전원은 약 1,200 와트 내지 약 5,000 와트의 범위일 수 있다. 약 400 와트와 약 700 와트 사이의 범위의 바이어스 전력도 인가될 수 있다.
자기 정렬 패터닝 공정의 결과로서, 폴리머층(62)은, 후속 에칭 공정에서 개구부(60)가 하방으로 연장될 때에 개구부(60)의 상측부가 횡방향으로 확장되지 않도록 측벽을 보호하기 위해 지지 기판(50)의 측벽 상에 측벽부를 포함한다.
도 9를 참조하면, 개구부(60)를 지지 기판(50) 내로 더 깊게 연장시키기 위해 다른 에칭 공정이 수행된다. 에칭은 SF6, CF4, C4F8, O2, Ar, 및/또는 동류, 그리고 이들의 조합에서 선택되나 이들에 한정되지 않은 공정 가스를 사용하여 수행될 수 있다. 에칭 시간은 약 0.15초와 약 3초 사이의 범위일 수 있다. 에칭 공정은 약 15 mTorr와 약 50 mTorr 사이의 범위의 압력으로 수행될 수 있다. 공정 가스의 유량은 약 150 sccm와 약 500 sccm 사이의 범위일 수 있다. RF 전원이 인가되고, RF 전원은 약 1,200 와트 내지 약 5,000 와트의 범위일 수 있다. 약 50 와트와 약 300 와트 사이의 범위의 바이어스 전력도 인가될 수 있다. 에칭은 개구부(60)가 약간 아래로 연장될 때에 정지되고, 트렌치가 에칭 마스크(58) 바로 아래로 연장되기 전에 종료되어 개구부(60)는 직선형의 에지를 갖는다. 개구부(60)의 바닥은 또한 평면이다. 바이어스 전력이 낮기 때문에, 이후의 단락에서 상세하게 설명하겠지만, 실질적으로 셰이딩 효과는 없다.
일부 실시형태에 따르면, 지지 기판(50)의 에칭은 복수의 퇴적-에칭 사이클을 포함하는데, 각 사이클은 폴리머 퇴적 공정(도 7에 도시), 자기 정렬 패터닝 공정(도 8에 도시), 개구부(60)를 아래로 연장시키는 에칭 공정(도 9에 도시)을 포함한다. 이전 사이클에서 형성된 폴리머층(62)은 제거될 수도 있고 다음 사이클 동안 남아 있을 수도 있다. 도 10은 아래로 연장되는 폴리머층(62)을 더 형성하기 위해 추가 사이클이 수행되는 것을 도시한다. 퇴적-에칭 사이클 각각에서 개구부(60)는 지지 기판(50)이 관통 에칭될 때까지 더 아래로 연장되게 되고, 개구부(60)는 에칭 정지층으로서 기능하는 본딩층(48)까지 연장된다. 마지막 에칭 공정 후에는, 더 이상 폴리머층이 퇴적되지 않고. 그래서 도 10에서, 폴리머층(62)의 바닥 단부는 개구부(60)의 바닥부보다 높다. 폴리머층(62)은 이 때에 제거될 수도 있고 다르게는 도 12에 도시하는 바와 같이 개구부(60)의 형성이 완료된 후에 제거될 수도 있다.
도 11을 참조하면, 본딩층(48)이 에칭된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(220)으로서 예시된다. 에칭은 이방성이거나 등방성일 수 있고, 습식 에칭 공정 또는 건식 에칭 공정을 통해 수행될 수 있다.
다음으로, 도 12에 도시하는 바와 같이, 개구부(60)의 바닥 부분이 만곡되면서 개구부(60)가 반도체 기판(24) 내로 더 연장되도록 반도체 기판(24)을 에칭하기 위해 에칭 공정(63)이 수행된다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(222)으로서 예시된다. 일부 실시형태에 따르면, 에칭은 RIE를 통해 수행된다. 에칭은 SF6, CF4, C4F8, O2, Ar, 및/또는 동류, 그리고 이들의 조합에서 선택되나 이들에 한정되지 않은 공정 가스를 사용하여 수행될 수 있다. 에칭 시간은 약 0.15초와 약 3초 사이의 범위일 수 있다. 에칭 공정은 약 15 mTorr와 약 50 mTorr 사이의 범위의 압력으로 수행될 수 있다. 공정 가스의 유량은 약 150 sccm와 약 500 sccm 사이의 범위일 수 있다. RF 전원이 인가되고, RF 전원은 약 1,200 와트 내지 약 5,000 와트의 범위일 수 있다.
에칭 공정에서, 지지 기판(50)의 에칭에 사용되는 바이어스 전력보다 더 높은 바이어스 전력이 사용될 수도 있다. 예를 들어, 에칭 공정(63)에서, 바이어스 전력은 약 500 와트 내지 약 1,200 와트의 범위일 수 있다. 에칭은 이방성일 수 있다. 에칭은 도 7 내지 도 9에 도시하는 사이클 및 폴리머의 형성 없이 그리고 사이에 중단 없이 연속 에칭 공정을 통해 수행될 수도 있다. 개구부(60)가 고종횡비 개구부일 수 있고(도면에는 축적으로 도시하지 않음), 이방성 에칭이 채택될 수 있기 때문에, 로딩 효과(loading effect) 및 실딩 효과(shielding effect)가 발생한다. 개구부(60) 내부에 있고 지지 기판(50) 및 반도체 기판(24)의 측벽들에 더 가까운 영역은 지지 기판(50) 및 반도체 기판(24)의 양 측벽들 사이의 중앙부에 더 가까운 영역보다 더 많이 보호된다. 따라서, 중간 영역은 측벽에 가까운 영역보다 더 빨리 에칭된다. 따라서, 개구부(60)의 중간 영역은 개구부(60)의 각각의 측부보다 더 큰 깊이를 갖는다. 그렇게 형성된 개구부는 중간 영역이 각각의 측부보다 점점 더 깊어지는 볼(bowl)형이다. 개구부(60)의 바닥부는 또한 연속적인 만곡형이다. 한편, 개구부(60)와 마주보는 지지 기판(50)의 측벽은 직선형이며, 경사지거나 수직일 수 있다. 비교하면, 지지 기판(50)의 에칭에서는, 보쉬(및 등방성) 에칭 공정이 채택되기 때문에, 실질적으로 실딩 효과가 없고, 그래서 대응하는 개구부(60)의 바닥부는 평면형이고, 에지는 직선형이다.
후속 공정에서, 캐리어(52)가 상부 웨이퍼(20)로부터 떼어진다(디본딩된다). 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(224)으로서 예시된다. 디본딩 공정은 이형막(51)이 분해되도록 이형막(51) 상에 레이저빔과 같은 광빔을 투사하는 단계와 캐리어(52)로부터 웨이퍼(20)를 분리하는 단계를 포함할 수 있다. 후속 공정에서, 하드 마스크판(46), 본딩층(44), 및 배리어층(42)이 예컨대 연삭 공정 또는 레이저 리프팅 공정과 후속의 에칭 공정을 통해, 제거될 수 있다.
도 13은 일부 실시형태에 따른 웨이퍼(20) 상에 커패시터를 형성하기 위한 공정 흐름을 나타낸다. 각각의 공정은 도 24에 도시한 공정 흐름(200) 중의 공정(226)으로서 예시된다. 먼저 전도성 패드(64A 및 64B)가 형성될 수 있다. 일부 실시형태에 따르면, 전도성 패드(64A 및 64B)는 알루미늄 구리, 구리, 텅스텐 등으로 형성된다. 형성 공정은 PVD, 도금, 및/또는 동류를 포함할 수 있다. 전도성 패드(64A 및 64B)는 집적 회로 디바이스(26)에 전기적으로 접속될 수 있다. 금속 패드(66A 및 66B)가 전도성 패드(64A 및 64B) 상에 각각 형성될 수 있고, 구리, 니켈, 팔라듐 등과 같은 전도성 재료로 형성된다. 후면판(70)이 전도성 패드(64B) 상에 형성되거나 본딩된다. 일부 실시형태에 따르면, 후면판(70)은 금속성 재료 또는 폴리실리콘일 수 있는 전도성 재료로 형성된다. 후면판(70)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등으로 형성될 수 있는 유전체층(74)에 의해 전도성 패드(64A)로부터 전기적으로 분리된다. 관통 개구부(76)가 후면판(70) 상에 형성되고 에어갭(78)에 접속되는데, 에어갭(78)은 후면판(70)을 전도성 패드(64A)로부터 분리시킨다. 따라서, 전도성 패드(64A)와 후면판(70)을 커패시터 플레이트로서, 그리고 에어갭(78)을 커패시터 절연체로서 포함하는 커패시터(80)가 형성된다. 에어갭(78)의 형성은 희생성 재료를 형성하는 단계를 포함할 수 있는데, 희생성 재료 상에 후면판(70)이 퇴적된다. 후면판(70)은 개구부(76)를 형성하도록 패터닝되고, 관통 개구부(76)를 통해 희생성 재료가 제거되어 에어갭(78)을 형성한다. 금속 패드(66A 및 66B)는 예컨대, 솔더 본딩을 통해 외부 디바이스(도시 생략)에 본딩함으로써 외부 디바이스에 접속하는 데 사용될 수 있는데, 솔더 영역은 금속 패드(66A 및 66B) 및 외부 디바이스의 금속 패드에 접합된다. 대안으로, 와이어 본드 스터드 및 와이어를 포함할 수 있는 와이어 본드가 금속 패드(66A 및 66B)에 접속된다.
일부 실시형태에 따르면, 도 13에 도시하는 구조는 스크라이브 라인(82)을 통해 개편화되어 복수의 다이(84)가 형성된다. 복수의 다이(84)는 서로 동일할 수 있으며, 각각 하나 이상의 커패시터(80)를 포함한다. 그렇게 형성된 커패시터(80)에서, 개구부(60)와 에어갭(78) 사이에 있는 상부 구조 및 기판(24)의 부분들이 멤브레인을 형성하고, 멤브레인은 금속 패드(66A 및 66B)에 인가된 전압 또는 기계력 하에서 진동할 수 있다.
도 13에 도시하는 바와 같이, 개구부(60)는 반도체 기판(24)에 아치형 부분을 갖는다. 아치의 높이(HA1)는 웨이퍼(20)의 에지 두께(ET1)와 중심 두께(CT1) 간의 차이와 같고, 약 15 ㎛와 약 50 ㎛ 사이의 범위일 수 있다. 두께비(CT1/ET1)는 예컨대 약 0.7와 약 0.95 사이의 범위일 수 있다. 구조의 전체 두께(H2)는 약 720 ㎛와 약 780 ㎛ 사이의 범위일 수 있다. 두께(H2)는 멤브레인의 중심 높이(CT1)와 개구부(60)의 높이를 포함한다. 개구부(60)의 바닥 폭(BW1)(직경일 수 있음)은 약 17.8 mm와 약 25 mm 사이의 범위일 수 있다. 본딩층(48)의 두께(T3)는 약 1 ㎛와 약 5 ㎛ 사이의 범위일 수 있다. 반도체 기판(24)에서 개구부(60)의 아치형 부분의 바닥 폭(BW2)(직경일 수 있음)은 약 15 mm와 약 25 mm 사이의 범위일 수 있다. 비(HA1/BW2)는 약 0.0001과 약 0.003 사이의 범위일 수 있다. 개구부(60)는 원형, 직사각형, 육각형 등의 상면 또는 하면 형상을 가질 수 있다.
일부 실시형태에 따르면, 아치형 개구부(60)를 형성함으로써, 멤브레인의 에지부는 점점 더 두꺼워지고, 그래서 멤브레인은 더 강해지며 붕괴 문제를 우려하지 않게 된다. 또한, 다이 전체(84) 및 웨이퍼(20)의 전체적인 휨이 감소하는데 멤브레인의 더 두꺼운 에지부가 다이 휨 및 응력에 대한 우수한 저항력을 제공하기 때문이다.
도 14 내지 도 23은 본 개시내용의 대안의 실시형태에 따른 디바이스의 중간 형성 스테이지의 단면도를 나타내고 있다. 다른 식으로 명시하지 않는다면, 이들 실시형태에서의 컴포넌트의 재료 및 형성 공정은, 도 1 내지 도 13에 도시한 선행 실시형태에서 유사 도면부호가 표시되는 유사 컴포넌트와 실질적으로 같을 수 있다. 그렇기 때문에, 도 14 내지 도 23에 도시하는 컴포넌트의 형성 공정 및 재료에 관한 상세는 앞의 실시형태의 설명에서 찾을 수 있다.
도 14를 참조하면, 웨이퍼(20)가 형성된다. 이들 실시형태에 따른 웨이퍼(20)의 초기 구조 및 형성은, 복수의 개구부(86)가 반도체 기판(24) 위의 유전체층을 관통하도록 형성되는 점을 제외하면, 도 1에 도시한 실시형태와 유사하다. 또한 개구부(86)는 반도체 기판(24) 내로 연장된다. 일부 실시형태에 따르면, 배리어층(42)은 개구부(86)의 형성 후에 형성되고, 배리어층(42)은 개구부(86) 내로 연장된다. 유전체층(도시 생략)은 배리어층(42)의 형성 전에 형성되고, 개구부(86) 내로 연장되어 기판(24)으로부터 배리어층(42)을 전기적으로 격리시킬 수 있다. 웨이퍼(20) 및 디바이스 다이(22)의 상면에서 볼 때에, 개구부(86)는 어레이, 벌집 패턴(육각형 패턴) 등과 같은 반복 패턴을 형성할 수 있다. 집적 회로 디바이스(26)는 개구부들(86) 사이의 공간에, 그리고 개구부(86)를 둘러싸는 영역에 형성될 수 있다.
도 15를 참조하면, SiO2, SiN, SiC, SiON, SiOCN 등과 같은 실리콘 함유 재료(유전체층일 수 있음)를 포함할 수 있는 본딩층(44)이 퇴적된다. 그런 다음 본딩층(44)의 상면을 평평하게 하기 위해 평탄화 공정이 수행된다. 실리콘 기판을 포함하거나 실리콘 기판으로 형성될 수 있는 하드 마스크판(46)이 융용 본딩을 통해 본딩층(44)에 본딩된다.
도 16은 도 15에 도시한 구조를 뒤집는 것과 이어서 반도체 기판(24)을, 원하는 높이를 가진 아치를 형성하기에 적합한 원하는 두께로 박형화하는 것을 도시한다.
다음으로, 도 17에 도시하는 바와 같이, 지지 기판(50)은 후속 에칭 공정에서 에칭 정지층으로서도 기능하는 본딩층(48)을 통해 반도체 기판(24)에 본딩된다. 그런 다음, 지지 기판(50)은 도 18에 도시하는 바와 같이 개구부(60)를 형성하도록 에칭된다. 에칭 공정은 선행 실시형태에서 설명한 바와 같이 복수의 에칭 공정을 포함한 보쉬 에칭 공정을 포함할 수 있다. 에칭을 보조하고 개구부(60)를 위한 수직 측벽을 형성하는 것을 돕기 위해 폴리머층(62)이 형성된다. 해당 공정의 상세는 도 7 내지 도 10을 참조하여 설명한 바와 본질적으로 동일하며, 여기에 반복되지 않는다. 지지 기판(50)의 에칭을 정지시키기 위한 에칭 정지층인 본딩층(48)이 노출된다.
도 19를 참조하면, 본딩층(48)은 건식 에칭 공정 또는 습식 에칭 공정을 통해 관통 에칭된다. 다음으로, 연속 에칭 공정이 반도체 기판을 에칭하기 위해 수행되고, 그 동안 로딩 효과 및 셰이딩 효과가 발생하여 개구부(60)의 바닥부가 만곡된다(뒤집어볼 때 아치형). 에칭 공정은 도 12를 참조하여 설명하였던 것과 유사할 수 있고, 그래서 해당 에칭 공정의 상세는 반복 설명되지 않는다. 일부 실시형태에 따르면, 에칭 가스는 반도체 기판(24)을 에칭하기 위한 에칭 가스 외에도, 배리어층(42)을 에칭하도록 구성된 에칭 가스도 포함하여, 반도체 기판의 에칭의 진행으로, 배리어층(42)의 노출부도 에칭된다. 예를 들어, 배리어층(42)을 에칭하기 위해 TiClx, TaClx, WClx와 같은 소량의 염소 함유 가스가 에칭 가스에 첨가될 수 있다. 대안의 실시형태에 따르면, 배리어층(42)이 얇기 때문에, 에칭 가스 중의 아르곤이 스퍼터링을 통해 노출된 배리어층(42)을 제거할 수 있다. 에칭 공정 후에, 존재한다면 폴리머층(62)이 제거된다. 아치형의 개구부(60)로 인해, 개구부(60) 바로 아래의 기판의 부분인 멤브레인이 더 강해지고, 붕괴 없이 더 높은 응력을 견딜 수 있다. 더욱이, 그렇게 형성된 디바이스(94)(도 23)는 덜 휘어진다.
도 21은 지지 기판(50), 본딩층(48), 및 반도체 기판(24)의 노출면의 일부를 덮을 수 있는 패터닝된 전도층(88)의 형성을 도시한다. 전도층(88)은 텅스텐, 알루미늄, 알루미늄 구리 등으로 형성될 수 있고, 예컨대 PVD를 통해 형성될 수 있다. 기판(24)으로부터 전도층(88)을 전기적으로 격리시키기 위해 유전체층(도시 생략)이 전도층(88)의 형성 전에 형성될 수 있다. 퇴적 후에, 전도층(88)이 패터닝된다. 전도층(88)의 잔류부는 복수의 별개 부분을 포함할 수 있는데, 각각은 하나의 개구부(86)에서 배리어층(42)의 부분에 접합되고 접속된다. 명세서 전체에서, 배리어층(42)의 부분과 전도층(88)의 해당 접속 부분을 합쳐서 전도성 파이프(90)라고 칭한다. 상이한 전도성 파이프들(90) 내의 전도층(88)의 부분은 서로 물리적으로 분리되고 서로 전기적으로 연결되지 않으므로, 각각의 전도성 파이프(90)는 개별적으로 전압이 인가될 수 있다.
도 21에 도시하는 구조는 위 아래가 뒤집어진 상태이며, 캐리어(52)는 해당 상부 구조에서 떼어진다. 그렇게 형성된 구조가 도 22에 도시된다. 그런 다음 하드 마스크판(46)과 배리어층(44)은 제거된다. 그렇게 형성된 구조가 도 22에 도시된다. 다음으로, 구조는 프레임(93) 상에 고정되어 있는 다이싱 테이프(92) 위에 배치된다. 본딩 패드(66)는 집적 회로 디바이스(26)에 전기적으로 접속되도록 형성될 수 있다. 다음으로, 도 22에 도시하는 구조를 소잉하기 위해 개편화 공정이 수행될 수 있다. 이렇게 디바이스(94)가 형성된다. 대안의 실시형태에 따르면, 구조는 개편화되지 않는다. 다른 대안의 실시형태에 따르면, 구조는 집적 회로 디바이스(26) 및 개구부(86)를 포함한 부분은 남겨 두면서 임의의 집적 회로 디바이스(26) 및 개구부(86)를 포함하지 않는 에지부를 제거하기 위해 트리밍된다.
도 23은 그렇게 형성된 디바이스(94)를 도시한다. 외부 디바이스를 디바이스(94)에 전기적으로 접속하기 위해 솔더 본딩 또는 와이어 본딩이 수행될 수 있으며, 외부 디바이스는 예컨대 전압 컨트롤러를 포함할 수 있다. 일부 실시형태에 다르면, 전도성 파이프(90)는 집적 회로 디바이스(26)에 전기적으로 접속되며, 원하는 전압을 인가하도록 구성된다. 따라서, 전도성 파이프(90) 각각은 (전압 컨트롤러를 통해) 개별적으로 전압이 인가될 수 있다. 디바이스(94)는 리소그래피 마스크를 형성하는 데에 사용될 수 있다. 예를 들어, 블랭크 리소그래피 마스크(도시 생략)가 디바이스(94) 아래에 배치될 수 있다. e빔 소스가 디바이스(94) 위에 배치되며 e빔을 투사할 수 있다. 전압이 본드 패드(66)를 통해 집적 회로 디바이스(26)에 인가될 수 있다. 파이프(90) 각각에 전압이 인가될 수 있도록 전압이 전도성 파이프(90)에 제공된다. 전도성 파이프(90)에 인가되는 전압을 제어함으로써, 전도성 파이프(90) 각각은 e빔을 통과시키거나 e빔의 통과를 차단하는 스위치로서 사용될 수 있다. 이에 하부의 블랭크 리소그래피는 원하는 패턴을 갖도록 e빔에 의해 패터닝된다. 따라서 패터닝된 리소그래피 마스크가 형성된다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 디바이스(94)에서 개구부의 형성 시에 에칭 공정을 조정함으로써, 형성되는 멤브레인 아래의 개구부가 아치형이 된다. 이에 멤브레인은 민감한 얇은 중심부와 두꺼운 에지부를 갖는다. 멤브레인의 기계적 강도가 높아지고 대응하는 멤브레인은 붕괴 문제에 보다 저항력을 갖는다. 또한 대응하는 디바이스의 휨이 저감된다.
본 개시내용의 일부 실시형태에 따르면, 방법은, 지지 기판을 웨이퍼의 반도체 기판에 본딩하는 단계 ― 상기 지지 기판과 상기 반도체 기판 사이에 있는 본딩층이 상기 지지 기판과 상기 반도체 기판의 둘 다에 본딩됨 ―; 상기 지지 기판을 에칭하고 개구부를 형성하기 위해 제1 에칭 공정을 수행하는 단계 ― 상기 개구부는 상기 지지 기판을 관통하고 상기 본딩층 상에서 끝나며, 상기 개구부는 실질적으로 직선형의 에지를 가짐 ―; 상기 본딩층을 관통 에칭하는 단계; 및 상기 반도체 기판 내로 상기 개구부를 아래로 연장시키기 위해 제2 에칭 공정을 수행하는 단계를 포함하고, 상기 개구부의 바닥부는 만곡된다. 일 실시형태에서, 상기 방법은 상기 개구부와 겹치는 전도층을 형성하는 단계 ― 상기 반도체 기판의 일부가 상기 개구부와 상기 전도층 사이에 있음 ―; 및 상기 전도층 및 상기 개구부와 겹치는 전도성 후면판을 형성하는 단계를 더 포함하고, 상기 전도성 후면판과 상기 전도층은 에어갭에 의해 서로 분리되며, 상기 전도층, 상기 에어갭, 및 상기 전도성 후면판은 함께 커패시터를 형성한다. 일 실시형태에서, 상기 제1 에칭 공정은 제1 복수의 에칭 사이클을 포함하고, 상기 복수의 에칭 사이클 각각은 상기 개구부 내로 연장되는 폴리머층을 형성하는 것; 상기 폴리머층의 수평 부분을 제거하는 것 ― 상기 폴리머층의 수직 부분은 상기 개구부 내에 있고 상기 지지 기판의 측벽을 덮음 ―; 및 상기 폴리머층의 수직 부분을 에칭 마스크로서 사용하여 상기 지지 기판을 에칭하는 것을 포함한다. 일 실시형태에서, 상기 지지 기판의 에칭은 등방성이다. 일 실시형태에서, 상기 복수의 에칭 사이클의 각각의 사이클 후에, 상기 개구부는 평면형 바닥면을 갖는다. 일 실시형태에서, 상기 제1 에칭 공정은 등방성 에칭 공정을 포함하고, 상기 제2 에칭 공정은 이방성이다. 일 실시형태에서, 상기 제1 에칭 공정은 제1 바이어스 전력을 사용하여 수행되고, 상기 제2 에칭 공정은 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 사용하여 수행된다. 일 실시형태에서, 상기 방법은, 상기 지지 기판을 상기 반도체 기판에 본딩하기 전에, 복수의 개구부들을 형성하기 위해 상기 웨이퍼를 에칭하는 단계를 더 포함하고, 상기 복수의 개구부들은 복수의 유전체층을 관통하고 상기 반도체 기판 내로 연장되며, 상기 개구부가 상기 반도체 기판 내로 연장된 후에, 상기 복수의 개구부들은 상기 개구부에 합체된다. 일 실시형태에서, 상기 방법은 복수의 전도성 파이프를 형성하는 단계를 더 포함하고, 각각의 전도성 파이프는 상기 복수의 개구부들 각각 내로 연장된다. 일 실시형태에서, 상기 방법은 상기 반도체 기판을 후면으로부터 박형화하는 단계를 더 포함하고, 상기 본딩층은 박형화된 반도체 기판의 후면과 접촉한다. 일 실시형태에서, 상기 제2 에칭 공정은 중단 없는 연속 에칭 공정이다.
본 개시내용의 일부 실시형태에 따르면, 디바이스는 반도체 기판; 상기 반도체 기판 아래에 배치되고 상기 반도체 기판과 접촉하는 본딩층; 상기 본딩층 아래에 배치되고 상기 본딩층과 접촉하는 지지 기판; 상기 지지 기판의 바닥면으로부터 상방으로 연장되어 상기 본딩층을 관통하는 개구부 ― 상기 개구부는 상기 반도체 기판 내로 더 연장되고, 상기 개구부는 아치형임 ―; 상기 반도체 기판 위의 복수의 유전체층; 및 상기 반도체 기판의 표면에 배치되는 집적 회로 디바이스를 포함한다. 일 실시형태에서, 상기 디바이스는 상기 개구부와 겹치는 전도층 ― 상기 반도체 기판의 일부가 상기 개구부와 상기 전도층 사이에 위치함 ―; 및 상기 전도층 및 상기 개구부와 겹치는 전도성 후면판을 더 포함하고, 상기 전도성 후면판과 상기 전도층은 에어갭에 의해 서로 분리되며, 상기 전도층, 상기 에어갭, 및 상기 전도성 후면판은 함께 커패시터를 형성한다. 일 실시형태에서, 상기 디바이스는 상기 반도체 기판을 관통하는 복수의 개구부들을 더 포함하고, 상기 복수의 개구부들은 상기 개구부에 합체된다. 일 실시형태에서, 상기 개구부와 마주보는 상기 반도체 기판의 일부의 바닥면은 상기 바닥면의 중앙부가 상기 바닥면의 에지부보다 점점 더 높아지면서 연속으로 만곡된다. 일 실시형태에서, 상기 지지 기판에서 상기 개구부의 일부의 에지는 실질적으로 직선형이다. 일 실시형태에서, 상기 지지 기판은 실리콘 기판을 포함한다.
본 개시내용의 일부 실시형태에 따르면, 디바이스는, 반도체 기판; 및 상기 반도체 기판 위의 복수의 유전체층을 포함하는 디바이스 다이를 포함하고, 상기 반도체 기판 및 상기 복수의 유전체층의 부분들은 진동하도록 구성된 멤브레인을 형성하고, 상기 멤브레인의 에지부는 상기 멤브레인의 중앙부보다 점점 더 두껍다. 상기 디바이스는 상기 반도체 기판 아래에 배치되고 상기 반도체 기판에 본딩되는 본딩층; 및 상기 본딩층 아래에 배치되고 상기 본딩층에 본딩되는 지지 기판을 더 포함하고, 개구부가 상기 멤브레인 바로 아래에 있고, 상기 반도체 기판 내로 연장되며, 상기 본딩층과 상기 지지 기판을 관통한다. 일 실시형태에서, 상기 개구부는 아치형이다. 일 실시형태에서, 상기 디바이스는 상기 반도체 기판과 상기 복수의 유전체층을 관통하는 복수의 개구부들을 더 포함하고, 상기 복수의 개구부들은 상기 개구부에 합체된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
지지 기판을 웨이퍼의 반도체 기판에 본딩하는 단계 ― 상기 지지 기판과 상기 반도체 기판 사이에 있는 본딩층이 상기 지지 기판과 상기 반도체 기판의 둘 다에 본딩됨 ―;
상기 지지 기판을 에칭하고 개구부를 형성하기 위해 제1 에칭 공정을 수행하는 단계 ― 상기 개구부는 상기 지지 기판을 관통하고 상기 본딩층 상에서 끝나며, 상기 개구부는 실질적으로 직선형의 에지를 가짐 ―;
상기 본딩층을 관통 에칭(etching-through)하는 단계; 및
상기 반도체 기판 내로 상기 개구부를 아래로 연장시키기 위해 제2 에칭 공정을 수행하는 단계를 포함하고, 상기 개구부의 바닥부는 만곡되는, 방법.
2. 제1항에 있어서,
상기 개구부와 겹치는 전도층을 형성하는 단계 ― 상기 반도체 기판의 일부가 상기 개구부와 상기 전도층 사이에 있음 ―; 및
상기 전도층 및 상기 개구부와 겹치는 전도성 후면판(conductive back-plate)을 형성하는 단계를 더 포함하고,
상기 전도성 후면판과 상기 전도층은 에어갭에 의해 서로 분리되며, 상기 전도층, 상기 에어갭, 및 상기 전도성 후면판은 함께 커패시터를 형성하는, 방법.
3. 제1항에 있어서, 상기 제1 에칭 공정은 제1 복수의 에칭 사이클을 포함하고, 상기 복수의 에칭 사이클 각각은,
상기 개구부 내로 연장되는 폴리머층을 형성하는 것;
상기 폴리머층의 수평 부분을 제거하는 것 ― 상기 폴리머층의 수직 부분은 상기 개구부 내에 있고 상기 지지 기판의 측벽을 덮음 ―; 및
상기 폴리머층의 수직 부분을 에칭 마스크로서 사용하여 상기 지지 기판을 에칭하는 것을 포함하는, 방법.
4. 제3항에 있어서, 상기 지지 기판의 에칭은 등방성인, 방법.
5. 제3항에 있어서, 상기 복수의 에칭 사이클의 각각의 사이클 후에, 상기 개구부는 평면형 바닥면을 갖는, 방법.
6. 제1항에 있어서, 상기 제1 에칭 공정은 등방성 에칭 공정을 포함하고, 상기 제2 에칭 공정은 이방성인, 방법.
7. 제1항에 있어서, 상기 제1 에칭 공정은 제1 바이어스 전력을 사용하여 수행되고, 상기 제2 에칭 공정은 상기 제1 바이어스 전력보다 큰 제2 바이어스 전력을 사용하여 수행되는, 방법.
8. 제1항에 있어서,
상기 지지 기판을 상기 반도체 기판에 본딩하기 전에, 복수의 개구부들을 형성하기 위해 상기 웨이퍼를 에칭하는 단계를 더 포함하고,
상기 복수의 개구부들은 복수의 유전체층을 관통하고 상기 반도체 기판 내로 연장되며, 상기 개구부가 상기 반도체 기판 내로 연장된 후에, 상기 복수의 개구부들은 상기 개구부에 합체되는, 방법.
9. 제8항에 있어서, 복수의 전도성 파이프를 형성하는 단계를 더 포함하고, 각각의 전도성 파이프는 상기 복수의 개구부들 각각 내로 연장되는, 방법.
10. 제1항에 있어서, 상기 반도체 기판을 후면으로부터 박형화하는 단계를 더 포함하고, 상기 본딩층은 박형화된 반도체 기판의 후면과 접촉하는, 방법.
11. 제1항에 있어서, 상기 제2 에칭 공정은 중단 없는 연속 에칭 공정인, 방법.
12. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 아래에 배치되고 상기 반도체 기판과 접촉하는 본딩층;
상기 본딩층 아래에 배치되고 상기 본딩층과 접촉하는 지지 기판;
상기 지지 기판의 바닥면으로부터 상방으로 연장되어 상기 본딩층을 관통하는 개구부 ― 상기 개구부는 상기 반도체 기판 내로 더 연장되고, 상기 개구부는 아치형임 ―;
상기 반도체 기판 위의 복수의 유전체층; 및
상기 반도체 기판의 표면에 배치되는 집적 회로 디바이스를 포함하는, 디바이스.
13. 제12항에 있어서,
상기 개구부와 겹치는 전도층 ― 상기 반도체 기판의 일부가 상기 개구부와 상기 전도층 사이에 위치함 ―; 및
상기 전도층 및 상기 개구부와 겹치는 전도성 후면판을 더 포함하고,
상기 전도성 후면판과 상기 전도층은 에어갭에 의해 서로 분리되며, 상기 전도층, 상기 에어갭, 및 상기 전도성 후면판은 함께 커패시터를 형성하는, 디바이스.
14. 제12항에 있어서,
상기 반도체 기판을 관통하는 복수의 개구부들을 더 포함하고, 상기 복수의 개구부들은 상기 개구부에 합체되는, 디바이스.
15. 제12항에 있어서, 상기 개구부와 마주보는 상기 반도체 기판의 일부의 바닥면은, 상기 바닥면의 중앙부가 상기 바닥면의 에지부보다 점점 더 높아지면서, 연속으로 만곡되는, 디바이스.
16. 제12항에 있어서, 상기 지지 기판에서 상기 개구부의 일부의 에지는 실질적으로 직선형인, 디바이스.
17. 제12항에 있어서, 상기 지지 기판은 실리콘 기판을 포함하는, 디바이스.
18. 디바이스에 있어서,
디바이스 다이 ― 상기 디바이스 다이는,
반도체 기판; 및
상기 반도체 기판 위의 복수의 유전체층을 포함하고, 상기 반도체 기판 및 상기 복수의 유전체층의 부분들은 진동하도록 구성된 멤브레인을 형성하고, 상기 멤브레인의 에지부는 상기 멤브레인의 중앙부보다 점점 더 두꺼워짐 ―;
상기 반도체 기판 아래에 배치되고 상기 반도체 기판에 본딩되는 본딩층; 및
상기 본딩층 아래에 배치되고 상기 본딩층에 본딩되는 지지 기판을 포함하고,
개구부가 상기 멤브레인 바로 아래에 있고, 상기 반도체 기판 내로 연장되며, 상기 본딩층과 상기 지지 기판을 관통하는, 디바이스.
19. 제18항에 있어서, 상기 개구부는 아치형인, 디바이스.
20. 제18항에 있어서, 상기 반도체 기판과 상기 복수의 유전체층을 관통하는 복수의 개구부들을 더 포함하고, 상기 복수의 개구부들은 상기 개구부에 합체되는, 디바이스.

Claims (10)

  1. 디바이스 형성 방법에 있어서,
    지지 기판을 웨이퍼의 반도체 기판에 본딩하는 단계 ― 상기 지지 기판과 상기 반도체 기판 사이에 있는 본딩층이 상기 지지 기판과 상기 반도체 기판의 둘 다에 본딩됨 ―;
    상기 지지 기판을 에칭하고 개구부를 형성하기 위해 제1 에칭 공정을 수행하는 단계 ― 상기 개구부는 상기 지지 기판을 관통하고 상기 본딩층 상에서 끝나며, 상기 개구부는 직선형의 에지를 가짐 ―;
    상기 본딩층을 관통 에칭(etching-through)하는 단계; 및
    상기 반도체 기판 내로 상기 개구부를 연장시키기 위해 제2 에칭 공정을 수행하는 단계
    를 포함하고, 상기 개구부의 바닥부는, 상기 바닥부의 중앙부가 상기 바닥부의 에지부보다 점점 더 깊어지면서, 만곡되는, 디바이스 형성 방법.
  2. 제1항에 있어서,
    평면시로 상기 개구부와 겹치는 전도층을 형성하는 단계 ― 상기 반도체 기판의 일부가 상기 개구부와 상기 전도층 사이에 있음 ―; 및
    평면시로 상기 전도층 및 상기 개구부와 겹치는 전도성 후면판(conductive back-plate)을 형성하는 단계를 더 포함하고,
    상기 전도성 후면판과 상기 전도층은 에어갭에 의해 서로 분리되며, 상기 전도층, 상기 에어갭, 및 상기 전도성 후면판은 함께 커패시터를 형성하는, 디바이스 형성 방법.
  3. 제1항에 있어서, 상기 제1 에칭 공정은 제1 복수의 에칭 사이클을 포함하고, 상기 복수의 에칭 사이클 각각은,
    상기 개구부 내로 연장되는 폴리머층을 형성하는 것;
    상기 폴리머층의 수평 부분을 제거하는 것 ― 상기 폴리머층의 수직 부분은 상기 개구부 내에 있고 상기 지지 기판의 측벽을 덮음 ―; 및
    상기 폴리머층의 수직 부분을 에칭 마스크로서 사용하여 상기 지지 기판을 에칭하는 것을 포함하는, 디바이스 형성 방법.
  4. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 아래에 배치되고 상기 반도체 기판과 접촉하는 본딩층;
    상기 본딩층 아래에 배치되고 상기 본딩층과 접촉하는 지지 기판;
    상기 지지 기판의 바닥면으로부터 상방으로 연장되어 상기 본딩층을 관통하는 개구부 ― 상기 개구부는 상기 반도체 기판 내로 더 연장되고, 상기 개구부는 아치형임 ―;
    상기 반도체 기판 위의 복수의 유전체층; 및
    상기 반도체 기판의 표면에 배치되는 집적 회로 디바이스
    를 포함하고,
    상기 개구부와 마주보는 상기 반도체 기판의 일부의 바닥면은, 상기 바닥면의 중앙부가 상기 바닥면의 에지부보다 점점 더 높아지면서, 연속으로 만곡되는, 디바이스.
  5. 제4항에 있어서,
    평면시로 상기 개구부와 겹치는 전도층 ― 상기 반도체 기판의 일부가 상기 개구부와 상기 전도층 사이에 위치함 ―; 및
    평면시로 상기 전도층 및 상기 개구부와 겹치는 전도성 후면판을 더 포함하고,
    상기 전도성 후면판과 상기 전도층은 에어갭에 의해 서로 분리되며, 상기 전도층, 상기 에어갭, 및 상기 전도성 후면판은 함께 커패시터를 형성하는, 디바이스.
  6. 제4항에 있어서,
    상기 반도체 기판을 관통하는 복수의 개구부들을 더 포함하고, 상기 복수의 개구부들은 상기 개구부에 합체되는, 디바이스.
  7. 삭제
  8. 제4항에 있어서, 상기 지지 기판에서 상기 개구부의 일부의 에지는 직선형인, 디바이스.
  9. 제4항에 있어서, 상기 지지 기판은 실리콘 기판을 포함하는, 디바이스.
  10. 디바이스에 있어서,
    디바이스 다이 ― 상기 디바이스 다이는,
    반도체 기판; 및
    상기 반도체 기판 위의 복수의 유전체층을 포함하고, 상기 반도체 기판 및 상기 복수의 유전체층의 부분들은 진동하도록 구성된 멤브레인을 형성하고, 상기 멤브레인의 에지부는 상기 멤브레인의 중앙부보다 점점 더 두꺼워짐 ―;
    상기 반도체 기판 아래에 배치되고 상기 반도체 기판에 본딩되는 본딩층; 및
    상기 본딩층 아래에 배치되고 상기 본딩층에 본딩되는 지지 기판
    을 포함하고,
    개구부가 상기 멤브레인 바로 아래에 있고, 상기 반도체 기판 내로 연장되며, 상기 본딩층과 상기 지지 기판을 관통하고,
    상기 개구부와 마주보는 상기 반도체 기판의 일부의 바닥면은, 상기 바닥면의 중앙부가 상기 바닥면의 에지부보다 점점 더 높아지면서, 연속으로 만곡되는, 디바이스.
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