TWI451544B - 平坦化矽貫孔之方法 - Google Patents

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Description

平坦化矽貫孔之方法
一般而言，本發明係有關於精密積體電路，尤指一種用以形成矽貫孔的結構及製造方法。
近年來，為了增強電路的整體速度、性能及功能而努力穩定地縮減現代超高密度積體電路的裝置特徵。所以，由於大幅及持續地改善各種電子元件(例如，電晶體、電容器、二極體及其類似者)的整合密度，造成半導體工業巨大的增長。這些改善主要來自持久及成功地努力減少元件的關鍵尺寸(亦即，最小特徵尺寸)，而直接導致製程設計者能夠將越來越多的元件整合於給定面積的半導體晶片。
積體電路設計的改善實質上為二維(2D)，亦即，該等改善主要與半導體晶片表面上的電路佈局有關。然而，隨著積極地縮小裝置特徵以及將更多半導體元件安裝在單一晶片的表面上時，電路功能之所需的電氣互連數量會大幅增加，而導致必須密集地包裝更加複雜的整體電路佈局。此外，即使微影製程的改進已顯著增加2D電路設計的整合密度，然而，目前只在兩個維度上實現簡單地縮小特徵尺寸已快速地接近極限。
隨著單一晶片上的電子裝置數量快速增加，一些半導體裝置已用三維(3D)積體電路佈局或堆疊式晶片設計來努力克服特徵尺寸及密度上與2D佈局有關的一些限制。在3D積體電路設計中，通常將兩個或更多半導體晶粒接合在 一起，以及在各個晶粒之間形成電氣連接。製造晶片至晶片電氣連接的方法之一是利用所謂的矽貫孔或TSV’s。TSV為完全穿過矽晶圓或晶粒的垂直電氣連接，使得垂直對齊電子裝置具有更為簡單的互連，由此大幅減少積體電路佈局複雜度以及多晶片電路的整體尺寸。藉由3D積體電路設計致能與互連技術有關的一些效益，包括加速資料交換、減少耗電量、以及更高的輸入/輸出電壓密度。
矽貫孔可實質整合於半導體裝置的任何製造階段，包括先形成通孔(via-first)、中間形成通孔(via-middle)以及隨後形成通孔(via-last)方案。目前，大部份的整合研發傾向聚焦在半導體晶粒的主動區內形成TSV’s，例如，中間形成通孔及隨後形成通孔方案。第1a圖至第1f圖係顯示基於中間形成通孔方案來形成TSV的典型先前技術製程，其中，TSV’s是在電晶體及接觸元件形成後形成，此時將詳述如下。
第1a圖係根據示意先前技術製程描述用於形成TSV的中間形成通孔整合方案中的一個階段之示意橫截面圖。如第1a圖所示，半導體晶片或晶圓100可包括基板101，可為具有半導體層102形成於其上的任何適當載體材料。另外，在半導體層102中及上方可形成複數示意描述的主動及/或被動電路元件103，例如，電晶體、電容器、電阻器及其類似者，在這種情形下，半導體層102亦被稱為裝置層102。根據晶圓100的整體設計策略，在一些具體實施例中，基板101可由實質結晶基板材料(亦即，塊矽)構 成，而在其他具體實施例中，可基於絕緣體上矽(SOI)架構來形成基板101，在裝置層102下可提供埋入絕緣層101a。應瞭解到，除了用於建立電路元件103的必要主動區導電型之適當摻雜物種之外，半導體/裝置層102即使包括實質上基於矽的材料層，可包括其他半導體材料，例如，鍺、碳及其類似者。
第1a圖亦描述接觸結構層104，可形成於裝置層102上方，以便提供電路元件103與在後續處理步驟要形成於裝置層102上方的金屬化系統(未描述)的電氣互連。例如，一個或更多層間介電(ILD)層104a可形成於裝置層102上方，以便使各個電路元件103電氣隔離。例如，ILD層104a可包括二氧化矽、氮化矽、氮氧化矽及其類似者，或這些常用介電材料的組合。此外，根據裝置設計及整體處理流程要求，層間介電層104a亦可包括適當選定的低k介電材料，例如，多孔二氧化矽、有機矽酸鹽(organosilicate)、有機聚亞醯胺及其類似者。隨後，可圖案化ILD層104a，以形成各自可填入適當導電材料(例如，鎢、銅、鎳、銀、鈷及其類似者與其合金)的複數通孔開口，由此形成接觸通孔(contact via)105。另外，在一些具體實施例中，一個或更多溝槽開口亦可形成於在上述通孔開口的一個或更多上方的ILD層104a。隨後，根據特定處理參數，在常見的沉積步驟中，可用與用於上述接觸通孔105者類似的導電材料填充形成於ILD層104a中的任何溝槽，由此形成如裝置要求所需的導線106。
如第1a圖所示，在某些具體實施例中，在接觸結構層104上方可形成硬遮罩層107，在後續的化學機械研磨(CMP)製程可用作終止層。硬遮罩層107可包括至少對於包括ILD層104a上表面部份的材料(例如，氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)及其類似者)具有蝕刻選擇性的介電材料。在一些示意具體實施例中，基於本領域所熟知的參數，可用適當沉積製程，形成硬遮罩層107於接觸結構層104上方，例如，化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)、旋塗及其類似者。隨後，基於典型微影製程，可形成圖案化阻劑遮罩層108於硬遮罩層107上方，例如，曝光、烘烤、顯影及其類似者，以便提供遮罩層108的開口108a，由此曝露硬遮罩層107。
第1b圖係描述處於進一步製造階段的第1a圖描述示意先前技術製程，其中，執行蝕刻製程109，以產生晶圓100中的TSV開口110。如第1b圖所示，圖案化阻劑遮罩層108在蝕刻製程109期間，可用作蝕刻遮罩以形成硬遮罩層107的開口，以及曝露接觸結構層104的ILD層104a。隨後，可繼續蝕刻製程109，以及圖案化遮罩層108與圖案化硬遮罩層107可用作遮罩元件，以形成穿過接觸結構層104、穿過裝置層102，且進入基板101的TSV開口110。在某些具體實施例中，蝕刻製程109可為實質上各向異性蝕刻製程，例如，深反應性離子蝕刻(REI)及其類似者。根據晶片設計考量及蝕刻製程109所用的蝕刻參數，TSV開 口110的側壁110s可與晶圓100(如第1b圖所示)的正面及背面100f、100b實質上垂直，而在一些具體實施例中，根據TSV開口110的深度與用於執行蝕刻製程109的特定蝕刻處方，側壁110s可稍微呈錐形。此外，由於TSV開口110可穿過及/或進入複數不同材料層，例如，ILD層104a、裝置層102、埋入絕緣層101a(若有的話)及基板101，蝕刻製程109對於材料種類可實質上無選擇性，使得在蝕刻期間可使用單一蝕刻處方。然而，在其他示意具體實施例中，蝕刻製程109可包括各自對於蝕刻材料層有實質上選擇性的複數不同蝕刻處方。
根據整體處理及晶片設計參數，開口110可具有1至10微米(μm)的寬度尺寸110w，5至50μm或更多的深度尺寸110d，以及4至25的深寬比(亦即，深度與寬度的比率)。在一個具體實施例中，寬度尺寸110w可約等於5μm，深度尺寸110d可約等於50μm，以及深寬比可約等於10。然而，如第1b圖所示，通常TSV開口110在此製造階段不會延伸穿過基板101的全部厚度，反而不到晶圓100的背面100b就停止。例如，在一些具體實施例中，繼續蝕刻製程109直到TSV開口110的底表面110b與背面100b的距離在約1至20μm的範圍內。另外，如以下所詳述的，在完成晶圓100正面100f上方的處理活動(例如，在接觸結構層104上方形成金屬化系統的處理步驟等)後，從背面100b減薄晶圓100，以便曝露完成TSV’s120(參考第1f圖)。
第1c圖係顯示在已從硬遮罩層107上方移除圖案化阻劑遮罩層108後的第1b圖描述示意先前技術方法的更進一步之步驟。根據整體晶片組態及設計考量，隔離層111可形成於TSV開口100的曝露表面上或鄰近，以便最終完成TSV’s 120(參考第1f圖)與基板101、裝置層102及/或接觸結構層104電氣隔離。如第1c圖所示，隔離層111可形成於晶圓100的所有曝露表面上方，包括硬遮罩層107的上表面107u，以及TSV開口110的側壁及底表面110s、110b。應注意到，根據整體裝置要求及處理方案，可沉積於隔離層111與表面110s、110b之間的仲介材料層(未描述)(例如，粘著層、或阻障層及其類似者)。在某些具體實施例中，可藉由執行經設計在TSV開口110的曝露表面上沉積具有實質上均勻厚度的適當介電絕緣材料層之適當共形沉積製程(conformal deposition process)131，形成隔離層111。然而，應注意到，隔離層111的剛沉積態厚度(as-deposited thickness)可或多或少地變化，根據沉積表面的特定位置及方位，以下將進一步加以說明。
例如，在一些具體實施例中，隔離層111可由二氧化矽形成，以及沉積製程131可為本領域所熟知的數種沉積技術中之任一者，例如，低壓化學氣相沉積(LPCVD)、次大氣壓力化學氣相沉積(SACVD)、等離子體增強化學氣相沉積(PECVD)及其類似者。在某些具體實施例中，隔離層111可包括二氧化矽，以及可基於正矽酸乙酯(TEOS)及O3 (臭氧)使用LPCVD、SACVD或PECVD製程來沉積隔離層111。 另外，視實際需要，可建立隔離層111的最小必要剛沉積態厚度，以確保TSV’s 120(參考第1f圖)與周遭的晶圓100層的電氣隔離。例如，為了確保正確的表面覆蓋及層功能，在TSV開口110內任何一點的隔離層111最小必要厚度可約有100至200奈米(nm)，而在特定的具體實施例中，最小厚度可約為150nm。然而，如前述，即使實質上共形沉積製程可用來形成隔離層111，隔離層111的剛沉積態厚度可或多或少地變化，根據沉積隔離層111的表面的特定位置及方位。
例如，隔離層111的剛沉積態厚度可由在硬遮罩層107的上表面107u上方的厚度111t變成在TSV側壁110s上半部附近的厚度111U，變成在TSV側壁110s的下半部附近的厚度111L，變成在TSV開口110的底表面110b的厚度111b。此外，根據所用沉積製程的種類及得到的覆蓋效率(coverage efficiency)，最大與最小剛沉積態厚度111t、111U、111L及111b可相差2、3、4或更多倍。例如，在沉積隔離層111時得到50%的覆蓋效率時，最小剛沉積態厚度可約為最大剛沉積態厚度的50%，亦即，相差兩倍。同樣，當覆蓋效率為33%，最大與最小沉剛積態厚度可相差約3倍，以及當覆蓋效率為25%或更小時，隔離層111的剛沉積態厚度可相差約4倍或更多倍。
表1列出基於TEOS使用PECVD沉積所得到的一些示意剛沉積態厚度的隔離層111。列於表1的製程代號一般而言表示不同的製程參數，以及沉積於硬遮罩層107上表 面107u上方的材料的目標名目厚度(單位，埃)。由列於表1的厚度資料可知，為了得到在TSV開口110側壁110s上約為150至200nm的最小剛沉積態厚度，在硬遮罩層107上表面107u上方的剛沉積態厚度可約為700nm或更多，導致覆蓋效率約有25至30%。此外，如以下所詳述的，在某些情況下，在硬遮罩層107上表面107u上方的層111的實質上增加厚度111t，導致接著在沉積導電材料以形成完成TSV’s 120(參考第1f圖)後，執行適用於平坦化晶圓100的CMP步驟時有處理困難。
第1d圖係描述在已移除在晶圓100上方之阻障層112後的第1c圖描述示意先前技術方法。在一些具體實施例中，阻障層112可用來阻止包括完成TSV’s 120(參考第1f圖)的導電材料擴散進入及/或穿過隔離層111，或進入及/或穿過ILD層104a，而可能有顯著影響電路元件103、接觸通孔105及/或導線106的整體性能之情形。此外，阻障層112亦可用作粘著層，從而可能增強完成TSV’s 120的接觸材料與底下介電隔離層111的整體接合。
如第1d圖所示，阻障層112可形成於隔離層111的 所有曝露表面上方，包括TSV開口110內的曝露表面。在某些示意具體實施例中，藉由執行實質共形沉積製程132，例如，CVD、PVD、ALD(原子層沉積)及其類似者，阻障層112可沉積於隔離層111上方。根據裝置要求與TSV設計參數，阻障層112可包括本技術所熟知的許多適當阻障層材料中的任一者，以減少及/或抵抗金屬擴散進入周遭的電介質，例如，鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、氮化鈦矽(TiSiN)、氮化鎢(WN)及其類似者。此外，相比於用於形成至典型積體電路元件的電氣互連的接觸通孔(例如，接觸通孔105)，由於TSV開口110的寬度110w比較大，阻障層112的厚度對於TSV’s 120(參考第1f圖)的整體性能特性不具關鍵性。因此，在一些示意具體實施例中，根據材料類型及形成阻障層112的沉積方法，阻障層112的厚度在40nm至200nm之間，而在特定的具體實施例中，阻障層112的厚度可在50至100nm之間。
如第1e圖所示，在阻障層112形成在隔離層111的曝露表面上方後，隨後可在晶圓100上方形成一層導電接觸材料113，以便完全填滿TSV開口110。根據TSV設計要求，該層導電接觸材料113可實質上由導電金屬(例如，銅及其類似者)構成，或在某些具體實施例中，可包括適當銅金屬合金。在一些具體實施例中，基於本領域熟悉此技術人士已知的實質上「由下而上」沉積製程133，例如，經適當設計的電化學電鍍(ECP)製程及其類似者，TSV開口110可填入該層導電接觸材料113，從而減少空穴形成及/ 或困於完成的TSV’s 120(參考第1f圖)中的可能性。在其他示意具體實施例中，可使用無電電鍍製程。另外，以及根據阻障層112所用材料的類型與用於填充TSV開口110的沉積製程133的類型，在執行沉積製程133之前，種子層(未描述)可形成於阻障層112上。在某些具體實施例中，可用高度共形沉積製程來沉積視需要的種子層，例如，濺鍍沉積、ALD及其類似者，以及可具有約5至10nm的厚度。然而，在其他示意具體實施例中，阻障層133的厚度甚至可大一點，例如，10至15nm，而在別的具體實施例中，厚度可更小一點，例如，1至5nm。根據處理要求，可使用其他的阻障層厚度。
應注意到，由於一些先前技術製程是用「由下而上」的沉積製程133來填充TSV開口110，在沉積製程133完成後，在各TSV開口110上方的該層導電接觸材料113有時可存有凹部(depression)114。根據可能存在的任何凹部114的深度114a，在TSV開口110外與晶圓100上水平面100s上方可能需要沉積大量的材料「超載物(overburden)」113b，或額外的厚度，以確保TSV開口110完全填滿該層導電接觸材料113。為了確保導電接觸材料層113中的凹部114之深度114a不會侵入TSV開口110，超載物113b可能需要至少等於深度114a，如果不超過的話。根據TSV開口110的寬度110w、深度110d及深寬比，在一些示意具體實施例中，超載物113b可大於2nm，以及範圍可達4至5μm，甚至更大。然而，應注意到，為了確保完全填滿 TSV開口110而需要如此大的導電接觸層超載物厚度時，可能嚴重影響任何後續將執行的平坦化製程(例如，CMP製程及其類似者)的有效性。此外，若考慮結合隔離層211在硬遮罩層207上表面207u上方的增加厚度211t，可能進一步影響平坦化製程的有效性，這在以下將有更詳細的描述。
在該層導電接觸材料113包括電鍍銅及/或銅合金的這些製程處方中，在該層導電接觸材料113已形成後，描述於第1e圖的晶圓100可曝露於熱處理製程，以便促進晶粒成長(grain growth)與銅膜特性的穩定性。例如，該熱處理製程可為在大氣壓力條件下以100℃至300℃的溫度進行1小時或更短的退火製程。根據整體整合方案與晶圓100的熱預算，亦可使用其他的熱處理處方。
第1f圖係描述處於更進一步製造階段的第1e圖描述示意先前技術製程。如第1f圖所示，可執行平坦化製程140，例如，CMP製程及其類似者，以藉由晶圓100上方移除形成於TSV開口110外的該層導電接觸材料113的水平部份。此外，在一些具體實施例中，在平坦化製程140期間，亦可移除形成於晶圓100上方及TSV開口110外的隔離層111的水平部份。此外，在平坦化製程140期間，亦可減少硬遮罩層107(如前述可用作CMP終止層)的厚度。在平坦化製程140完成後，可執行晶圓100的正面100f的額外處理，例如，形成金屬化層及其類似者於TSV’s 120及接觸結構層104上方。隨後，可從背面100b減薄晶圓 100，以便減少基板101的厚度(第1f圖中以虛線101t表示)以及曝露TSV’s 120的底表面120b，以預備晶圓堆疊與基板接合，亦即，3D積體電路裝配。
如前述，具有大量超載物113b形成於TSV開口110外及硬遮罩層107上表面107u上方的隔離層111及該層導電接觸材料113的厚度增加，可能實質上影響平坦化製程140的整體有效性。例如，在平坦化製程140的初始階段期間，當正被平坦化的材料只是導電接觸材料113時，使用對於導電接觸材料113的組合物(例如，可為銅或銅合金)具有實質上選擇性的參數，可執行平坦化製程140。此外，考慮到可沉積大量的超載物113b，以確保完全填滿TSV開口110，可調整平坦化製程140的參數，以便縮短平坦化步驟的持續時間，從而導致大量積極地移除材料。例如，在平坦化製程140的初始階段期間，可使用對於包括導電接觸材料113的材料(例如，銅)具有高度選擇性的積極研磨液化學(slurry chemistry)，以便減少整體處理時間。不過，一旦在平坦化製程140期間遭遇阻障層112及/或隔離層111，可調整用於選擇性地平坦化導電接觸材料113的積極參數，使得可同時平坦化有不同平坦化特性的多種材料，亦即導電接觸材料113、阻障層112及隔離層111。因此，該研磨液化學可改成，例如，對於包括阻障層112的材料具有選擇性，但對於在平坦化製程140於此一階段可能遭遇的其他類型材料具有較低的選擇性的化學。不過，一般而言，應注意到，相比於上述初始積極階段，平坦化 通常在平坦化製程140的此一階段會以明顯較慢的速度進行，將會在以下詳述。
應瞭解到，處理晶圓100在此階段期間曝露於平坦化製程140的不同材料可能具有不同的移除率，或在某些情況下，甚至不相似。例如，在曝露於基於如上述對於阻障層112的材料具有選擇性的研磨液化學的平坦化製程140時，材料(例如，銅及/或銅合金及其類似者(可包括導電接觸材料113))的移除率可能顯著地低於介電材料(例如，二氧化矽及其類似者(可包括隔離層111))的移除率。同樣地，隔離層111材料的平坦化比該層導電接觸材料113的材料還快，從而導致每個完成TSV’s 120上方具有實質上非平面的突出區115，如第1f圖所示。在一些具體實施例中，突出區115的高度115a可超過100nm或更多，以及在某些情況下，例如，凹部114的存在及/或深度114a，使用特定的CMP製程處方，材料的移除率差異及其類似者，高度115a可高達300至500nm或更大。此外，在完成TSV’s 120的突出區115的存在可能在後續形成於TSV’s 120及接觸結構層104上方的金屬化系統(未描述)的諸層中轉變成額外的缺陷，例如，空穴、間隙及/或額外突出非平面區，從而可能導致產品良率減少以及產品性能降低。
因此，對於用以形成TSV’s的典型方法，亟須針對製造及性能上的問題來實現新的設計策略。本揭露內容係有關於數種方法，用以避免或至少減少上述問題中之一或更多的影響。
以下為本揭露內容的簡化摘要，提供基本瞭解揭露於本文的一些方面。此摘要並非本揭露內容的詳盡概述，亦不是要用來區別本發明專利標的的關鍵或重要元件，亦不是描述本發明揭露標的的範疇。反之，主要目的僅以簡化的形式提出一些概念，作為以下詳細說明內容的前言。
一般而言，本發明揭露有關於一種導電通孔元件，例如，矽貫孔(TSV’s)及其形成方法。揭露於本文的示意方法包括下列步驟：在形成於半導體裝置的通孔開口上方形成一層隔離材料，該通孔開口延伸進入該半導體裝置的基板。該方法亦包括下列步驟：執行第一平坦化製程，以移除至少形成於該通孔開口外的該層隔離材料的上半部，以及在執行該第一平坦化製程後，在該基板上方形成一層導電材料，以覆蓋至少該隔離層的剩餘部份，且隨後由該層導電材料形成在該通孔開口內的導電通孔元件。
本文亦揭露一種方法，其係包括下列步驟：在形成於基板的裝置層上方的接觸結構層上方，形成硬遮罩層，以及形成延伸穿過該硬遮罩層、接觸結構層及裝置層而進入該基板的開口。此外，該方法包括下列步驟：在該開口內及該硬遮罩層上方，形成一層隔離材料，執行第一化學機械研磨製程，以移除至少形成於該硬遮罩層上方的該層隔離材料的上半部。最後，該方法亦包括下列步驟：在執行該第一化學機械研磨製程後，形成一層導電接觸材料，以填滿該開口。
以下描述本發明的各種示意具體實施例。為了清楚說明，本說明書沒有描述實際具體實作的所有特徵。當然，應瞭解到，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策，以達成開發人士的特定目標，例如，遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解到，此類開發即複雜又花時間，決不是本領域一般技術人士在閱讀本揭露內容後即可實作的例行工作。
此時以參照附圖來描述本發明。示意描述於附圖的各種結構及裝置係僅供解釋，以及避免本領域技術人士所熟知的細節混淆本揭露內容。儘管如此，仍納入附圖用來描述及解釋本揭露內容的示意實施例。應使用與相關領域技術人士所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的用語或片語(亦即，與本領域技術人士所理解之普通慣用意思不同的定義)是想要使用用語或片語的一致用法來暗示。在這個意義上，希望用語或片語具有特定的意思時(亦即，不同於本領域技術人士所理解的意思)，則會在本說明書中以直接明白地提供特定定義的方式，清楚地陳述用於該用語或片語的特定定義。
一般而言，本發明係提供用以平坦化形成於半導體晶圓中的矽貫孔(TSV’s)的製造技術的各種具體實施例。應注意到，在適當的情況下，用於描述第2a圖至第2e描述意具體實施例中的各種元件的元件符號，在適當的情況下 實質上對應至用於描述第1a圖至第1f圖中的相關元件的元件符號，除了附圖中之元件符號的前頭數字由「1」換成「2」以外。例如，晶圓「100」對應至晶圓「200」，基板「101」對應至基板「201」，裝置層「102」對應至裝置層「202」等。因此，用於識別本揭露內容中的一些元件之元件符號可能描述於第2a圖至第2e圖，但是不一定具體描述於以下說明。在此情況下，應瞭解到，以下未詳述而描述於第2a圖至第2e圖的數字元件是與描述於第1a圖至第1f圖具有類似元件符號，以及描述於以上所提出之相關揭露內容的對應物實質上對應。
此外，應瞭解到，除非另有特定說明，可用於以下說明的任何相對位置或方向用語，例如，「上」、「下」、「上方」、「下方」、「上面」、「下面」、「頂面」、「底面」、「垂直」、「水平」及其類似者，應被視為是按照該用語的正常及日常意思來描述附圖的元件或元件。例如，參考第2a圖半導體裝置的示意橫截面，應瞭解到，半導體晶圓200的背面200b是位於晶圓200的「底」或「下」表面或附近，而正面200f是位於「頂」或「上」表面或附近。同樣，亦應瞭解到基板201是位於裝置層202「下方」或「下」，以及硬遮罩層207是位於接觸結構層204「上方」或「上」。另外，用語「垂直」應被理解為實質上垂直於晶圓200的正面及/或背面200f、200b，而用語「水平」應被理解為實質上平行於正面及/或背面200f、200b。
第2a圖係描述實質上對應至第1c圖的晶圓100的本 發明示意半導體晶圓200之示意橫截面圖，其中，圖案化硬遮罩層207已形成於晶圓200上方，以及其中，已形成穿過接觸結構層204、裝置層202、埋入絕緣層201a(若使用SOI架構的話)及進入基板201而具有總深度210d的TSV開口210。另外，第2a圖係描述一個製造階段，其中，由例如適當絕緣介電材料(例如，二氧化矽及其類似者)構成的隔離層211可形成於晶圓200上方，包括TSV開口210的內表面210s及210b。在一些示意具體實施例中，用於形成隔離層211的特定沉積製程231可能導致沉積態材料厚度211t、211U、211L及211b中的一個或更多具有某一程度的不同，根據許多沉積參數，例如，製程處方、沉積表面的位置及方位及其類似者，如以上於說明第1c圖時所述。
第2b圖係描述處於進一步示意製造階段的第2a圖半導體晶圓200，其中，隔離層211可曝露於第一平坦化製程238，例如，CMP製程及其類似者。如以上於說明第1f圖的示意先前技術平坦化製程140時所述，在同時進行平坦化多種材料時，有時可能出現處理困難，因為不同材料在曝露於相同CMP處方時可能具有不同的移除率，例如，使用對阻障層212材料有選擇性的研磨液化學的CMP處方及其類似者。因此，在本揭露內容的一些具體實施例中，在形成阻障層及/或一層導電接觸材料於隔離層211上方之前，可執行第一平坦化製程238。以此方式，在必要時可調整用來進行第一平坦化製程238的CMP處方，以滿足 構成隔離層211的特定材料(例如，二氧化矽)的目標移除率，因為與第1f圖的先前技術製程相比，在第一平坦化製程238期間，可能不存在其他的材料，例如，銅、鈦、氮化鈦及其類似者。
在某些示意具體實施例中，可執行第一平坦化製程238直到已從硬遮罩層207的上表面207u上方完全移除隔離層211的實質上所有水平部份，由此實質上排除在後續平坦化製程期間，由於存在多種材料所造成的移除率差異效應，如前述。不過，在其他示意具體實施例中，在硬遮罩層207上方仍有隔離層211的減少的殘餘厚度211r時，可終止第一平坦化製程238，由此實質上減少前述移除率差異的影響。例如，在某些具體實施例中，可執行第一平坦化製程238直到留在硬遮罩層207的上表面207u上方的隔離層211的殘餘厚度211r約有10至20nm。
根據整體處理策略，第一平坦化製程238的控制可用本領域所熟知的數種方法中之任一種來完成。例如，如以上在說明先前技術製程時所述，在本揭露內容的該等示意具體實施例中，其中，在平坦化操作期間，藉由指示包括硬遮罩層207的材料的存在，硬遮罩層207可用作CMP終止指示器，從硬遮罩層207的上表面207u上方實質上完全移除隔離層211。在其他示意具體實施例中，基於一個或更多自動化製程控制策略，可調整CMP處理時間，例如，原位測量、先前已予處理之晶圓的反饋控制資料及其類似者。
第2c圖係描述在完成第一平坦化製程238後處於更進一步處理階段的第2b描述意半導體晶圓200，其中，已從硬遮罩層207的上表面207u上方實質上移除隔離層211的實質上所有水平部份。如第2c圖所示，在某些示意具體實施例中，在第一平坦化製程238期間，可能產生隔離層211的一些殘餘粒子211p。在隔離層211殘留於TSV開口210內的部份的表面上或內可能存在殘餘粒子211p。如本領域技術人士所知，殘餘粒子211p的存在可能導致隨後形成於隔離層211剩餘部份上的材料層(例如，阻障層、導電接觸材料層及其類似者)具有缺陷。因此，在本發明的一些具體實施例中，如第2c圖所示，可執行清洗製程239以移除殘餘粒子211p。在某些示意具體實施例中，清洗製程239可為化學清洗製程，例如，曝露隔離層211的表面於稀釋氫氟酸處理及其類似者。亦可使用本領域技術人士熟知的其他經適當設計的清洗處方。
第2d圖係描述處於另一製造階段的第2c圖半導體晶圓200，這是在完成上述清洗製程239後。如第2d圖的示意具體實施例所示，可形成阻障層212於晶圓200上方，在某些具體實施例中，可用來防止包括完成TSV’s 220(參考第2g圖)的導電材料擴散進入及/或穿過隔離層211，或擴散進入及/或穿過層間介電(ILD)層204a。此外，阻障層212亦可用作粘著層，由此可能增強完成TSV’s 220的接觸材料與底下介電隔離層211的整體接合。
如第2d圖所示，在一些示意具體實施例中，例如， 可用沉積製程232形成阻障層212於晶圓200上方，以便覆蓋隔離層211留在TSV開口210內的部份的所有曝露表面及硬遮罩層207的上表面207u。應注意，在某些示意具體實施例中，其中在第一平坦化製程238完成後隔離層211的殘餘厚度211r可能留在上表面207u上方，可形成阻障層212，以便覆蓋隔離層211留在硬遮罩層207上方的殘餘材料。在本揭露內容的一些具體實施例中，構成阻障層212的材料、形成阻障層212的方法，以及阻障層212的厚度實質上可與在說明第1d圖之先前技術製程提及的阻障層112類似。
第2e圖係描述處於進入製造階段的示意半導體晶圓200，這是在隔離層211已平坦化以及阻障層212已形成於平坦化隔離層211上方及硬遮罩層207的上表面207u上方之後。如第2e圖所示，在晶圓200上方可形成一層導電接觸材料213，以便完全填滿TSV開口210。根據TSV設計要求，該層導電接觸材料213可實質上由導電金屬構成，例如，銅及其類似者，或在某些具體實施例中，可包括適當的銅金屬合金。在一些具體實施例中，可以本領域技術人士所熟知的實質上「由下而上」沉積製程233用該層導電接觸材料213來填滿TSV開口210，例如，經適當地設計的電化學電鍍(ECP)製程及其類似者，由此減少完成TSV’s 220(參考第2g圖)形成及/或困住空穴的可能性。在其他示意具體實施例中，可使用無電電鍍製程。另外，以及根據阻障層212所用材料的類型與用於填充TSV開口210的沉 積製程233的類型，在執行沉積製程233之前，可形成種子層(未描述)於阻障層212上。種子層的厚度與用於形成種子層的方法可與以上在說明第1e圖的先前技術方法時所述的類似。
應注意到，由於使用「由下而上」沉積製程233來填充TSV開口210，在沉積製程233完成後，在每個TSV開口210上方的該層導電接觸材料213中可能存在凹部214，這與第1e圖的先前技術製程類似。同樣地，在TSV開口210外與在晶圓200上水平面200s上方可能需要沉積至少一定數量的材料「超載物」213b，以確保TSV開口210完全填滿該層導電接觸材料213。在一些具體實施例中，以及根據TSV開口210的寬度210w、深度210d、以及深寬比，超載物213b的厚度可大於2nm。此外，超載物213b可高達4至5μm，甚至更高，以便確保導電接觸材料層213的凹部214的深度214a不會侵入TSV開口210。
第2f圖係描述在用於使TSV開口210填滿該層導電接觸材料213的沉積製程233完成後的第2e描述意半導體晶圓。如第2f圖所示，在這些製程處方中，其中，該層導電接觸材料213包括電鍍銅及/或銅合金，在該層導電接觸材料213形成後，晶圓200可曝露於熱處理製程234，由此促進晶粒成長與銅膜特性的穩定性。在某些示意具體實施例中，熱處理製程234可包括在大氣壓力條件下執行1小時或更短的退火製程，其中退火製程的溫度範圍可在100°至300℃之間。根據整體整合方案與晶圓200的熱預 算，亦可使用其他的熱處理處方。
第2g圖係描述處於更進一步製造階段的第2f描述意晶圓200。如第2g圖所示，可執行第二平坦化製程240，例如，CMP製程及其類似者，以由水平硬遮罩層207的上表面207u上方移除形成於TSV開口210外的材料層的水平部份。更特別的是，在描述於第2g圖的示意具體實施例中，可使用於平坦化製程240的處方從硬遮罩層207上方實質上完全移除該層導電接觸材料213及阻障層212的水平部份。例如，由於在先前執行的第一平坦化製程238(參考第2b圖)期間，可從硬遮罩層207的上表面207u上方實質上完全移除隔離層211的水平部份，前述移除率差異效應會比較不顯著。因此，為了具有更積極的材料移除率，可調整用於第二平坦化製程240的參數，例如，對導電接觸材料213具有選擇性的研磨液化學及其類似者，由此縮短第二平坦化製程240的持續時間以及導致裝置處理時間整體減少。
第二平坦化製程240的控制可用前述與第一平坦化製程238有關的方法中的任一種來實施，例如，使用作為CMP終止層的硬遮罩層207、原位測量、回饋控制及其類似者。此外，根據所使用的控制方法與製程策略，在第二平坦化製程240期間可減少硬遮罩層207的厚度至某一程度。
應注意到，由於在第二平坦化製程240期間硬遮罩層207的上表面207u上方可能不存在隔離層211的水平部份，因此，可實質上最小化在CMP製程期間可能與差異材 料移除率有關的上述問題效應，如果沒有被完全排除的話。此外，即使在本揭露內容的該等示意具體實施例中，其中，隔離層211的殘餘水平厚度211r在第二平坦化製程240期間仍可能存在，因為當相比於隔離層211的剛沉積態厚度211t時，可實質上減少殘餘厚度211r(參考第2b圖)，仍可顯著減少差異材料移除率的不利影響。因此，在一些示意具體實施例中，可實質上排除存在於完成TSV’s 220上方的突出區(參考，例如，第1f圖的突出區115)，從而導致完成TSV’s 220上方具有實質上平坦的上表面。
在其他示意具體實施例中，由於在第二平坦化製程240期間使用積極CMP參數，因而可能發生一定數量的CMP「碟陷(dishing)」，這可能導致導電接觸材料213的剛沉積態層存在有任何凹部214(參考第2e圖)而在第二平坦化製程240完成後轉變成在各個完成TSV’s 220上端有深度216a的碟型區(dished region)216。不過，根據揭露於本文的各種示意具體實施例，至少基於以下理由，在某些方面，可減輕這些類型的「碟陷」效應：由於在形成該層導電接觸材料213之前，可從硬遮罩層207上表面207u上方實質上甚至完全移除隔離層211，可只在必要時調整在第二平坦化製程240期間，使用的CMP參數以處理包括該層導電接觸材料213的材料的平坦化特性。因此，可實質上減少甚至排除碟型區216的深度216a。例如，在一些示意具體實施例中，深度216a可大約小於100nm，以及在某些具體實施例中，可小到50nm或甚至更小。此外，至少部份 由於有減少的深度216a，可實質上減少在完成TSV’s 220存在的碟型區216可轉變成後續成形金屬化層中的額外缺陷的可能性。
在本揭露內容的一些示意具體實施例中，藉由調整在第一平坦化製程238之後，可在硬遮罩層207上方(參考第2b圖)的隔離層211的殘餘厚度211r，可大幅減少碟型區216的深度216a。隨後，在第二平坦化製程240的後面階段期間，可調整該研磨液化學以便對於阻障層212的材料有更高的選擇性，如前述。因此，導電接觸材料213的剩餘部份的移除率可顯著低於隔離層211及阻障層212的殘餘厚度211r。因此，若適當地調整及平衡殘餘厚度211r與在第二平坦化製程240的後面階段期間使用的研磨液化學，完成TSV’s 220可得到良好的平坦化，由此可減少碟型區216的深度216a，甚至完全排除。
第2h圖係描述處於更進一步製造階段的第2g描述意晶圓200。在第二平坦化製程240完成後，可執行晶圓200的正面200f的額外處理。例如，如第2h圖所示，在完成TSV’s 220及接觸結構層204上方可形成包括複數金屬化層218a、218b、218c等等的金屬化系統218，以便提供電路元件203與在最終接合及電氣連接至晶圓200的複數額外堆疊式半導體晶片中的任一者上的電路元件的電氣互連。另外，在一些示意具體實施例中，亦可形成蝕刻終止層217於硬遮罩層207及完成TSV’s上方，以便亦促進形成互連結構於金屬化系統、完成TSV’s 220之間。蝕刻終 止層217可包括對於用於在第一金屬化層218a的層間介電材料中形成接觸通孔開口及/或溝槽的蝕刻製程具有適當選擇性的許多介電材料中之任一種。例如，根據包括第一金屬化層218a的層間介電層的材料，蝕刻層的材料可包括氮化矽、氧化矽、氮氧化矽及其類似者。此外，可從背面200b來減薄晶圓200以便減少基板201(第2e圖中以表面201s表示)的厚度由此曝露混合式TSV’s 220的底表面220b，以準備晶圓堆疊及基板接合，亦即，3D積體電路裝配。可用碾磨、蝕刻及/或研磨製程中的一種或更多來多實現此一背面減薄式操作以便提供有預定厚度的減薄基板201，其中在某些示意具體實施例中，該預定厚度根據使用晶圓200在整體堆疊式晶片設計的最終目的或應用。
結果，本發明提供數種平坦化矽貫孔(TSV’s)的方法。儘管這些技術對於寬10μm或更寬及深50μm或更深的TSV特別有利，然而，這些技術可成功應用於具有更小尺寸的TSV開口。此外，儘管上述具體實施例一些是針對包括二氧化矽隔離層及銅及/或銅合金導電接觸材料的TSV’s，然而，根據整體裝置設計與製程要求，本文所揭露的方法亦可應用於其他經適當地設計的材料組合。
以上所揭露的特定具體實施例均僅供圖解說明，因為本領域熟悉此技術之人士在受益於本文的教導後，顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構 造或設計的細節。因此，顯然可改變或修改以上所揭露的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此本發明的保護範圍，應如申請專利範圍所列。
100、200‧‧‧晶圓
100b、200b‧‧‧背面
100f、200f‧‧‧正面
101、201‧‧‧基板
101a、201a‧‧‧埋入絕緣層
101t‧‧‧虛線
102‧‧‧半導體層
103‧‧‧主動及/或被動電路元件
104、204‧‧‧接觸結構層
104a、204a‧‧‧ILD層
105、205‧‧‧接觸通孔
106、206‧‧‧導線
107、207‧‧‧硬遮罩層
108‧‧‧遮罩層
109‧‧‧蝕刻製程
110、210TSV‧‧‧開口
110d、210d‧‧‧深度
110s、210s‧‧‧側壁
110w、210w‧‧‧寬度
111、211‧‧‧隔離層
111b、111L、111t、111U、211b、211L、211t、211U‧‧‧厚度
112、212‧‧‧阻障層
113、213‧‧‧導電接觸材料
114、214‧‧‧凹部
115‧‧‧突出區
115a‧‧‧高度
131、132、133、231、232、233‧‧‧沉積製程
140‧‧‧平坦化製程
201s‧‧‧表面
202‧‧‧裝置層
203‧‧‧電路元件
207u‧‧‧上表面
211p‧‧‧殘餘粒子
213b‧‧‧超載物
214a、216a‧‧‧深度
216‧‧‧碟型區
217‧‧‧蝕刻終止層
218‧‧‧金屬化系統
218a、218b、218c‧‧‧金屬化層
220‧‧‧TSV’s
220b‧‧‧底表面
234‧‧‧熱處理製程
238‧‧‧第一平坦化製程
239‧‧‧清洗製程
240‧‧‧第二平坦化製程
參考以下結合附圖的說明可明白本發明的揭露內容，其中，類似的元件係以相同的元件符號表示。
第1a圖至第1f圖係示意描述用於形成在半導體晶圓中的TSV’s的示意先前技術方法之處理流程；以及第2a圖至第2h圖係根據本發明所揭露的示意描述用於形成TSV’s的示意具體實施例之處理流程。
儘管本發明可為各種修改及替代形式，本文仍以附圖為例描述幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是將本發明限定於本文所揭露的特定形式，然而，本發明是要涵蓋落在如所附申請專利範圍所界定之本發明的精神及範疇內之所有修改、等價及替代性陳述。
200‧‧‧晶圓
200b‧‧‧背面
200f‧‧‧正面
201‧‧‧基板
201a‧‧‧埋入絕緣層
201s‧‧‧表面
202‧‧‧裝置層
203‧‧‧電路元件
204‧‧‧接觸結構層
204a‧‧‧ILD層
205‧‧‧接觸通孔
206‧‧‧導線
207‧‧‧硬遮罩層
211‧‧‧隔離層
212‧‧‧阻障層
217‧‧‧蝕刻終止層
218‧‧‧金屬化系統
218a、218b、218c‧‧‧金屬化層
220‧‧‧TSV’s

Claims (24)

  1. 一種方法，係包括：在形成於半導體裝置中的通孔開口上方形成一層隔離材料，該通孔開口延伸至該半導體裝置的基板；執行第一平坦化製程，以移除至少形成於該通孔開口外的該層隔離材料的上半部；以及在執行該第一平坦化製程後，在該基板上方形成一層導電材料，以覆蓋至少該隔離層的剩餘部份，且隨後由該層導電材料形成在該通孔開口內的導電通孔元件。
  2. 如申請專利範圍第1項所述的方法，其中，執行該第一平坦化製程包括執行化學機械研磨製程。
  3. 如申請專利範圍第2項所述的方法，復包括在形成該導電通孔元件之前，執行清洗製程，其中，該清洗製程適用於移除在該第一平坦化製程期間所產生的粒子。
  4. 如申請專利範圍第1項所述的方法，其中，形成該層隔離材料包括形成該層隔離材料在該通孔開口的底表面上方、鄰近該通孔開口的側壁表面、以及形成於該基板上方的層間介電層之上表面上方。
  5. 如申請專利範圍第1項所述的方法，其中，形成該層隔離材料包括沉積包括二氧化矽的介電材料層。
  6. 如申請專利範圍第1項所述的方法，其中，形成該導電通孔元件包括執行第二平坦化製程，以移除形成於該通孔開口外該層導電材料中的至少一部份。
  7. 如申請專利範圍第6項所述的方法，其中，執行該第二 平坦化製程包括執行化學機械研磨製程。
  8. 如申請專利範圍第1項所述的方法，其中，形成該層導電材料包括執行電化學沉積製程，以沉積包括銅的金屬層。
  9. 如申請專利範圍第1項所述的方法，復包括在形成該導電通孔元件之前，形成阻障層，以至少覆蓋該層隔離材料。
  10. 如申請專利範圍第9項所述的方法，復包括在執行第一平坦化製程後，形成該阻障層。
  11. 如申請專利範圍第9項所述的方法，其中，形成該阻障層包括沉積包括鉭、氮化鉭、鈦及氮化鈦中的至少一種導電材料。
  12. 一種方法，係包括：在形成於基板的裝置層上方之接觸結構層上方形成硬遮罩層；形成延伸穿過該硬遮罩層、該接觸結構層及該裝置層而進入該基板的開口；在該開口內及該硬遮罩層上方形成一層隔離材料；執行第一化學機械研磨製程，以移除至少形成於該硬遮罩層上方的該層隔離材料之上半部；以及在執行該第一化學機械研磨製程後，形成一層導電接觸材料，以填充該開口。
  13. 如申請專利範圍第12項所述的方法，復包括在形成該層導電接觸材料之前，執行清洗製程，其中，該清洗製 程適用於移除在該第一化學機械研磨製程期間所產生的粒子。
  14. 如申請專利範圍第12項所述的方法，復包括在形成該層導電接觸材料之後，執行第二化學機械研磨製程，以曝露該硬遮罩層。
  15. 如申請專利範圍第12項所述的方法，其中，形成該層隔離材料包括形成包括二氧化矽的介電材料層。
  16. 如申請專利範圍第12項所述的方法，其中，形成該層導電接觸材料包括執行電化學沉積製程，以形成包括銅的金屬層。
  17. 如申請專利範圍第12項所述的方法，復包括在形成該層導電接觸材料之前，在該層隔離材料上方形成導電阻障層。
  18. 如申請專利範圍第17項所述的方法，其中，形成該導電阻障層包括沉積包括鉭、氮化鉭、鈦及氮化鈦中的至少一種材料層。
  19. 如申請專利範圍第12項所述的方法，其中，執行該第一化學機械研磨製程包括曝露該硬遮罩層。
  20. 如申請專利範圍第14項所述的方法，復包括在執行該第二化學機械研磨製程之後，在該接觸結構層上方形成一個或更多金屬化層。
  21. 如申請專利範圍第20項所述的方法，復包括在形成該一個或更多金屬化層之前，在該裝置層上方形成蝕刻終止層。
  22. 如申請專利範圍第12項所述的方法，其中，形成該層隔離材料包括形成在該開口內至少具有第一厚度以及在該硬遮罩層上方至少具有與該第一厚度不同的第二厚度的該層隔離材料。
  23. 如申請專利範圍第22項所述的方法，其中，該第二厚度至少兩倍大於該第一厚度。
  24. 如申請專利範圍第22項所述的方法，其中，該第二厚度至少四倍大於該第一厚度。
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