TW201626533A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本揭露係關於一種半導體裝置及其製造方法，其使用一單一遮罩以形成用於貫穿基板導孔與貫穿介電質導孔的開口。在一實施例中，一接觸蝕刻停止層沉積於第一半導體裝置與第二半導體裝置上以及之間。一介電材料沉積於位於第一半導體裝置與第二半導體裝置之間的接觸蝕刻停止層上。接觸蝕刻停止層與介電材料使用不同的材料，因此一單一遮罩可用來形成穿過第一半導體裝置的貫穿基板導孔，以及形成穿過介電材料的貫穿介電質導孔。

Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置之製造方法，特別有關於一種具有接觸蝕刻停止層的半導體裝置及其製造方法。
半導體產業由於各種的電子元件(例如，電晶體、二極體、電阻器、電容器等)的集積度的持續改良而有了快速的成長。就絕大部分而言，集積度的改良來自最小特徵尺寸(例如，將半導體製程節點(process node)往次20奈米(sub-20nm)節點縮小)的持續微縮而容許更多的部件整合至既有的晶片面積內。隨著微縮化(miniaturization)、高速、大頻寬、低耗能及低延遲的需求成長，因而需要發展更小更具創新的半導體晶片封裝技術。
隨著半導體技術逐漸發展，堆疊半導體裝置(例如，三維積體電路(3DIC))已成為進一步縮減半導體晶片實際尺寸有效的選擇。在堆疊半導體裝置中，主動電路(例如，邏輯、記憶體、處理器電路等等)製作於不同的半導體晶圓上。兩個或更多的半導體晶圓可安裝在另一半導體晶圓上以更加減少半導體裝置的形狀因子(form factor)。
兩個半導體晶圓或晶粒可藉由適當的接合技術接 合在一起。通常使用的接合技術包括直接接合(direct bonding)、化學活性化接合(chemically activated bonding)、電漿活性化接合(plasma activated bonding)、陽極接合(anodic bonding)、共晶接合(eutectic bonding)、玻璃介質接合(glass frit bonding)、黏著接合(adhesive bonding)、熱壓接合(thermo-compressive bonding)、反應性接合(reactive bonding)及/或與其相似的製程。可提供電性連接於堆疊半導體晶圓之間。堆疊半導體裝置可提供較高的密度以及較小的形狀因子並增加效能以及降低功率耗損。
本揭露包括一種半導體裝置，包括一第一半導體晶粒接合至一第二半導體晶粒。一接觸蝕刻停止層與第一半導體晶粒的至少三側邊以及第二半導體晶粒的一上表面物理性接觸。一介電材料位於接觸蝕刻停止層的相對於第二半導體晶粒的一相反側邊上，且介電材料具有一上表面與接觸蝕刻停止層共平面。一第一貫通導孔延伸穿過接觸蝕刻停止層以及第一半導體晶粒，以及一第二貫通導孔，延伸穿過介電材料以及接觸蝕刻停止層。
本揭露亦包括一種半導體裝置，包括一第一半導體晶粒，接合至一第二半導體晶粒；一第一貫通導孔，延伸穿過一蝕刻停止層以及第一半導體晶粒，其中第一半導體晶粒位於蝕刻停止層與第二半導體晶粒之間。一第二貫通導孔，延伸穿過一介電材料以及蝕刻停止層，其中蝕刻停止層位於介電材料與第二半導體晶粒之間。
本揭露亦包括一種半導體元件之製造方法，包括接合一第一半導體晶粒與一第二半導體晶粒至一晶圓。沉積一蝕刻停止層於第一半導體晶粒與第二半導體晶粒上。沉積一介電材料於位於第一半導體晶粒與第二半導體晶粒之間的蝕刻停止層上。實施一第一蝕刻製程以圖案化位於第一半導體晶粒與第二半導體晶粒上的蝕刻停止層，但不圖案化位於介電材料下的蝕刻停止層。實施一第二蝕刻製程以在介電材料中形成一第一開口。實施一第三蝕刻製程以在第一半導體晶粒中形成一第二開口。沉積一襯層材料於第一開口與第二開口中。使用襯層材料作為一遮罩，蝕刻位於第一開口下的第一半導體晶粒以及第二開口下的蝕刻停止層。將一導電材料填充第一開口與第二開口中的剩餘部分。
101‧‧‧第一晶圓
102‧‧‧第四半導體裝置
103‧‧‧第一半導體裝置
104‧‧‧第五半導體裝置
105‧‧‧第二半導體裝置
106‧‧‧第六半導體裝置
107‧‧‧第三半導體裝置
109‧‧‧第一基板
111‧‧‧第一主動裝置層
113‧‧‧第一金屬化層
114‧‧‧第一鈍化層
115‧‧‧第一接觸墊
117‧‧‧第二基板
119‧‧‧第二主動裝置層
121‧‧‧第二金屬化層
122‧‧‧第二鈍化層
123‧‧‧第二接觸墊
125‧‧‧第三基板
127‧‧‧第三主動裝置層
129‧‧‧第三金屬化層
130‧‧‧第三鈍化層
131‧‧‧第三接觸墊
133‧‧‧第四基板
135‧‧‧第四主動裝置層
137‧‧‧第四金屬化層
138‧‧‧第四鈍化層
139‧‧‧第四接觸墊
201‧‧‧接觸蝕刻停止層
203‧‧‧介電材料
300‧‧‧壓板/平坦化製程
301‧‧‧底部抗反射塗佈層
303‧‧‧中間層
401‧‧‧第一光阻
403‧‧‧第一開口
405‧‧‧第二開口
501‧‧‧箭號/第一蝕刻製程
503‧‧‧箭號/第二蝕刻製程
505‧‧‧箭號/第三蝕刻製程
701‧‧‧襯層材料
703‧‧‧第三開口
705‧‧‧第四開口
801‧‧‧箭號/第四蝕刻製程
802‧‧‧自對準間隔物
903‧‧‧貫穿基板導孔
905‧‧‧貫穿介電質導孔
907‧‧‧重佈線層
909‧‧‧外部連接
1001‧‧‧虛線方塊/鋸片
D1‧‧‧第一直徑
D2‧‧‧第二直徑
D3‧‧‧第三直徑
D4‧‧‧第四直徑
第1圖根據一些實施例，繪示一第一半導體裝置、一第二半導體裝置以及一第三半導體裝置接合至一第一晶圓。
第2圖根據一些實施例，繪示放置一蝕刻停止層以及一介電材料於第一半導體裝置、一第二半導體裝置以及一第三半導體裝置上。
第3圖根據一些實施例，繪示一平坦化製程以及放置一抗反射塗佈與一中間層。
第4圖根據一些實施例，繪示放置一第一光阻。
第5A-5C圖根據一些實施例，繪示使用第一光阻作為一遮罩，實施一系列的蝕刻製程。
第6圖根據一些實施例，繪示移除第一光阻。
第7圖根據一些實施例，繪示沉積一襯層材料。
第8圖根據一些實施例，繪示蝕刻襯層材料。
第9圖根據一些實施例，繪示形成貫穿矽導孔與貫穿介電質導孔。
第10圖根據一些實施例，繪示切割第一晶圓。
本說明書的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。再者，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
另外，在空間上的相關用語，例如“之下”、“以下”、“下方”、“之上”、“上方”等等係用以容易表達出本說明書中的部件或特徵部件與其他部件或特徵部件的關係。這些空間上的相關用語除了涵蓋了圖式所繪示的方位外，還涵 蓋裝置於使用或操作中的不同方位。裝置可具有不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
現在請參照第1圖，其繪示一第一晶圓101，其具有一第一半導體裝置103、一第二半導體裝置105以及一第三半導體裝置107以晶片堆疊晶圓(chip on wafer，CoW)接合配置的方式接合至第一晶圓101。在一實施例中第一晶圓101包括一第一基板109、一第一主動裝置層111、一第一金屬化層113、一第一鈍化層114以及一第一接觸墊115。
在一些實施例中，製造第一基板109、第一主動裝置層111、第一金屬化層113、第一鈍化層114以及第一接觸墊115以形成例如一第四半導體裝置102、一第五半導體裝置104，以及一第六半導體裝置106。第四半導體裝置102設計來與例如第一半導體裝置103一起運作，第五半導體裝置104設計來與例如第二半導體裝置105一起運作，以及第六半導體裝置106設計來與例如第三半導體裝置107一起運作。
第一基底109可包括塊狀矽、摻雜或未摻雜、或具有一主動層的一絕緣層上覆矽(silicon-on-insulator，SOI)基板。通常，一絕緣層上覆矽基板包括一層半導體材料例如矽、鍺、矽鍺、絕緣層上覆矽、絕緣層上覆矽鍺(silicon germanium on insulator，SGOI)，或其組合。也可使用其他基板包括多層基板、梯度基板(gradient substrate)、玻璃基板、陶瓷基板，或混合定向基板(hybrid orientation substrate)。
位於第一晶圓101內的選擇性的第一主動裝置層 111可包括各種不同的主動裝置與被動裝置，例如電晶體、電容器、電阻器、感應器以及類似的裝置，其可用來產生第一晶圓101的設計上需要的結構或功能需求。可使用任何適合的方法形成主動裝置於第一晶圓101之中或之上，或形成在第一基板109之中或之上。
第一金屬化層113形成於第一基板109與位於第一主動裝置層111中的主動裝置上(如果有的話)，並且可用於連接第一主動裝置層111中的主動裝置與例如後續貼附的第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107。在一實施例中，第一金屬化層113由介電材料與導電材料交替的層膜形成且可以藉由任何適合的製程(例如沉積製程、鑲嵌製程、雙鑲嵌製程等)形成。在一實施例中，有四層金屬化層，但是確切的介電材料與導電材料的層膜數量取決於第四半導體裝置102、第五半導體裝置104，以及第六半導體裝置106的設計。
第一接觸墊115可形成於第一金屬化層113上並且與之電性接觸以提供第四半導體裝置102、第五半導體裝置104，以及第六半導體裝置106外部連結。第一接觸墊115由導電材料形成，例如鋁，雖然也可以使用其他適合的材料，例如銅、鎢或與其相似的材料。第一接觸墊115可藉由如化學氣相沉積等製程形成，雖然也可使用其他適合的材料或方法。一旦沉積第一接觸墊115的材料，可使用光微影遮罩以及蝕刻製程，將此材料圖案化為第一接觸墊115之形狀。
第一鈍化層114可由一或多個適合的介電材料形 成，例如氧化矽、氮化矽、低介電常數介電質(例如，碳摻雜之氧化物)、超低介電常數介電質(例如，多孔碳摻雜之二氧化矽)、聚合物(例如聚醯亞胺(polyimide))、其組合或與其相似的材料。第一鈍化層114可藉由如化學氣相沉積(chemical vapor deposition，CVD)等製程形成，雖然也可使用其他適合的製程，且第一鈍化層114可具有介於0.5μm至5μm的厚度，例如約0.925μm。一旦形成第一鈍化層114，其可使用例如一光微影遮罩與蝕刻製程而圖案化以露出第一接觸墊115的至少一部份。
第一半導體裝置103可包括一第二基板117、一第二主動裝置層119、一第二金屬化層121、一第二鈍化層122，以及一第二接觸墊123。在一些實施例中，第二基板117、第二主動裝置層119、第二金屬化層121、第二鈍化層122，以及第二接觸墊123可類似於第一基板109、第一主動裝置層111、第一金屬化層113、第一鈍化層114以及第一接觸墊115(如上所述)，雖然這些部件也可不同。然而，在此實施例中，於接合前第一半導體裝置103已被切割成一單一晶片。
第二半導體裝置105可包括一第三基板125、一第三主動裝置層127、一第三金屬化層129、一第三鈍化層130，以及一第三接觸墊131。在一些實施例中，第三基板125、第三主動裝置層127、第三金屬化層129、第三鈍化層130，以及第三接觸墊131可類似於第一基板109、第一主動裝置層111、第一金屬化層113、第一鈍化層114以及第一接觸墊115(如上所述)，雖然這些部件也可不同。然而，在此實施例中，於接合前第二半導體裝置105已被切割成一單一晶片。
第三半導體裝置107可包括一第四基板133、一第四主動裝置層135、一第四金屬化層137、一第四鈍化層138，以及一第四接觸墊139。在一些實施例中，第四基板133、第四主動裝置層135、第四金屬化層137、第四鈍化層138，以及第四接觸墊139可類似於第一基板109、第一主動裝置層111、第一金屬化層113、第一鈍化層114以及第一接觸墊115(如上所述)，雖然這些部件也可不同。然而，在此實施例中，於接合前第三半導體裝置107已被切割成一單一晶片。
在一些實施例中，使用類似的設計以及類似的製程製造第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107。然而，由於製程的不規則性，第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107的蝕刻的精確厚度可能並不準確。舉例來說，如第1圖所繪示，第三半導體裝置107可具有大於第一半導體裝置103或第二半導體裝置105的總體厚度。
第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107可使用例如一熔融接合製程(fusion bonding process)而接合至第一晶圓101。在一實施例中，熔融接合製程可藉由於第一晶圓101的需要接合處上實施一初始清潔(initial cleaning)製程而開始。在一特別實施例中，可於第一晶圓101實施一濕清潔程序(wet clean procedure)如SC-1或SC-2清潔程序以形成一親水表面。進行清潔後，第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107對準至第二晶圓701上各自與第一晶圓101所需之部份對準，以及第一晶圓101的親 水表面與第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107進行物理接觸以開始接合程序。第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107接觸至第一晶圓101後，使用一熱退火以加強接合。
然而，上述的熔融接合僅是製程中一個類型的例示，其用來使第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107接合至第一晶圓101，並非用以限定本實施例。反之，可使用任何適合的接合製程將第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107接合至第一晶圓101，且所有的製程都完全包含於實施例的範疇內。
第2圖繪示放置一接觸蝕刻停止層(contact etch stop layer，CESL)201與沉積一介電材料203於第一半導體裝置103、第二半導體裝置105、第三半導體裝置107以及第一晶圓101上。接觸蝕刻停止層201用來保護第一半導體裝置103、第二半導體裝置105、第三半導體裝置107以及第一晶圓101免於受到其他製程造成的損傷，並提供進一步蝕刻製程的控制點。在一些實施例中，接觸蝕刻停止層201可藉由電漿輔助化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)製程由氮化矽形成，雖然也可由其他材料如氮化物、氮氧化物(oxynitride)、碳化物(carbide)、硼化物(boride)、其組合或與其相似的材料形成，以及由替代的技術例如低壓化學氣相沉積(low pressure CVD，LPCVD)、物理氣相沉積(physical vapor deposition，PVD)或與其相似的製程而形成接觸蝕刻停止層201。接觸蝕刻停止層201可具有介於50埃至2000埃的厚度，例如約 200埃。
接觸蝕刻停止層201形成後，介電材料203可形成於接觸蝕刻停止層201上且位於第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107之間。在一實施例中，介電材料203可為一材料例如氧化矽、氮氧化矽、高介電常數材料、其組合，或與其相似的材料，且具有與接觸蝕刻停止層201不同的蝕刻選擇比，使介電材料203與接觸蝕刻停止層201可作為彼此的蝕刻停止材料。此外，介電材料203可使用一沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積(atomic layer deposition，ALD)、其組合或與其相似的製程而形成，雖然可替換使用任何使用特定材料的適合的製造方法。在一實施例中，介電材料203可沉積至介於約1μm至約10μm的厚度，例如約6μm。
第3圖繪示平坦化介電材料203至接觸蝕刻停止層201。在一實施例中，平坦化製程為一或多個化學機械研磨(chemical mechanical polishing，CMP)製程(如第3圖中標號300的壓板表示)，其中蝕刻劑與研磨料應用於介電材料203，並且為了平坦化以及移除介電材料203，使用一壓板將介電材料203磨平。接觸蝕刻停止層201作為一平坦化停止層，使得平坦化製程將介電材料203平坦化至接觸蝕刻停止層201。
然而，本領域具通常知識者可知，上述繪示的平坦化製程只是用以描述而非用以限定此實施例。反之，可使用任何適合的平坦化製程，例如物理研磨製程(physical grinding process)或是一或多個一系列蝕刻製程。所有的製程都完全包 含於實施例的範疇內。
第3圖更繪示一底部抗反射塗佈(bottom anti-reflective coating，BARC)層301與一中間層303，其可形成於接觸蝕刻停止層201與介電材料203上。在一實施例中，底部抗反射塗佈層301於接觸蝕刻停止層201以及介電材料203上以準備應用於一第一光阻401(未繪示於第3圖中但是於如下的第4圖中繪示並敘述)。底部抗反射塗佈層301，如其名，作用來防止不受控制的或不受預期的反射能量(例如，光)在第一光阻401的曝光製程時反射進入覆蓋於其上的第一光阻401，因此預防反射光於第一光阻401的非期望區域造成反應。
在一實施例中，底部抗反射塗佈層301包括具有一發色團單元(chromophore unit)的一聚合物樹脂、一催化劑與一交聯劑(cross-linking agent)，全部放置且散佈於一抗反射溶劑中。交聯單分子可用於在聚合物樹脂中將單分子與其他聚合物交聯以改變底部抗反射塗佈層301的溶解度，且可選擇性地具有一酸性不穩定基(acid labile group)。催化劑可為一化合物用於產生一化學活性成份(chemically active species)且初始化聚合物樹脂中的聚合物之間的交聯反應，且可以是一熱酸產生劑(thermal acid generator)、一光酸產生劑(photoacid generator)或一光鹼產生劑(photobase generator)、其適合的組合或與其相似的成份。可使用底部抗反射塗佈層301，藉由使用一旋轉塗佈製程(spin-on coating process)或與其相似的製程，塗佈底部抗反射塗佈層301的材料於平坦化的接觸蝕刻停止層201與介電材料203上。在一實施例中，可塗佈底部抗反射塗佈層301於 平坦化的接觸蝕刻停止層201與介電材料203上且使底部抗反射塗佈層301具有介於約50nm至500nm之間的厚度，例如約300奈米。
中間層303可放置於底部抗反射塗佈層301上。在一實施例中，中間層303為一硬遮罩材料，例如氮化矽、氧化物、氮氧化物、碳化矽、其組合或與其相似的材料。作為中間層303的硬遮罩材料可經由一製程如化學氣相沉積製程而形成，雖然也可使用其他製程如電漿輔助化學氣相沈積製程、低壓化學氣相沉積製程(low pressure chemical vapor deposition，LPCVD)、旋轉塗佈製程，或甚至是於氮化作用後的氧化矽形成製程。可使用任何適合的方法或其組合以形成或放置中間層303，並且所有的製程都完全包含於實施例的範疇內。中間層303可形成至介於約100埃至約800埃之間的厚度，例如約300埃。
第4圖繪示放置與圖案化位於中間層300上的第一光阻401。在一實施例中，第一光阻為一光敏感材料且放置於中間層303上，使用例如一旋轉塗佈技術塗佈至介於約50μm至約250μm之間的高度，例如約120μm。一旦放置好，第一光阻401可接著藉由暴露第一光阻401至一圖案化能量源(例如，圖案化光源)進行圖案化以誘發化學反應，進而導致暴露在圖案化光源的第一光阻241的部分發生物理變化。接著根據需要的圖案，使用一顯影液(devoloper)於曝光的第一光阻401以利用其物理變化，且根據需要的圖案選擇性移除光阻201曝光的部分或是未曝光的部分。
圖案化第一光阻401以形成以第一開口403於第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107上。在一實施例中，第一開口403將用以形成經由第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107的一導電連接。第一開口403可形成至具有介於約1μm至約10μm之間的第一直徑D1，例如約6μm。然而，可使用任何適合的直徑以及形狀於第一開口403。
第一光阻401也被圖案化以形成第二開口405於位於第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107之間的介電材料203上。第二開口405將用來形成導電導孔，其穿過位於第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107之間的介電材料203。在一實施例中，第二開口405可形成至具有介於約1μm至約10μm之間的第二直徑D2，例如約6μm。然而，可使用任何適合的直徑以及形狀於第二開口405。
第5A圖繪示一旦第一光阻401放置且圖案化後，實施一第一蝕刻製程(如第5A圖中標號501的箭號所表示)。在一實施例中，第一蝕刻製程501為一非等向性(anisotropic)蝕刻製程，其使用第一光阻401作為一遮罩。可使用第一蝕刻製程501以將第一開口403與第二開口405的圖案轉換至中間層303、底部抗反射塗佈層301，以及直接位於底部抗反射塗佈層301下方的接觸蝕刻停止層201。
在一實施例中，第一蝕刻製程501於將第一開口403延伸穿過中間層303、底部抗反射塗佈層301，以及接觸蝕 刻停止層201的製程條件下與蝕刻劑一起實施。如此，特定蝕刻劑及製程條件至少部份是取決於中間層303、底部抗反射塗佈層301，以及接觸蝕刻停止層201選定的材料，在一實施例中第一蝕刻製程501使用蝕刻劑例如四氟化碳(CF4)或八氟環丁烷(C4F8)於介於約0℃至約20℃之間的溫度，例如約10℃，以及於介於約10mtorr至約150mtorr之間的壓力，例如約60mtorr。此外，射頻功率(RF power)可設定為介於1200W至2500W，例如約1600W，以及偏壓可設定為介於800V至2500V，例如約2000V。然而，可使用任何適合的製程條件。
然而，當使用了第一蝕刻製程501以蝕刻穿過經由第一開口403露出的中間層303、底部抗反射塗佈層301，以及接觸蝕刻停止層201，第一蝕刻製程501不會以相同方式蝕刻第二開口405。尤其是，由於介電材料203具有與接觸蝕刻停止層201不同的蝕刻選擇比，第一蝕刻製程501將經由第二開口405移除中間層303與底部抗反射塗佈層301而在介電材料203露出時不移除介電材料203。換句話說，介電材料203視為第一蝕刻製程501的蝕刻停止。如此，第一蝕刻製程501將第二開口405的圖案延伸穿過中間層303與底部抗反射塗佈層301但不顯著地移除介電材料203，且不移除位於介電材料203下的接觸蝕刻停止層201。
第5B圖繪示一第二蝕刻製程(如第5B圖中標號503的箭號所表示)，其中第二開口405的圖案延伸穿過介電材料203。然而，實施的第二蝕刻製程503並不顯著地蝕刻第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107。特 別是實施第二蝕刻製程503以選擇性蝕刻介電材料203且停止於位於介電材料203下方的接觸蝕刻停止層201上，而不顯著地蝕刻藉由第一蝕刻製程501穿過第一開口403而露出的第二基板117、第三基板125或第四基板133。
在一實施例中，第二蝕刻製程503於將第二開口405延伸穿過介電材料203的製程條件下與蝕刻劑一起實施。如此，特定蝕刻劑及製程條件至少部份是取決於介電材料203選定的材料，在一實施例中第二蝕刻製程503為一非等向性蝕刻製程且使用蝕刻劑例如四氟化碳(CF4)或八氟環丁烷(C4F8)，於介於約0℃至約20℃之間的溫度，例如約10℃，以及於介於約10mtorr至約150mtorr之間的壓力，例如約60mtorr。此外，射頻功率(RF power)可設定為介於1200W至2500W，例如約1600W，以及偏壓可設定為介於800V至2500V，例如約2000V。然而，可使用任何適合的製程條件。
第5C圖繪示一第三蝕刻製程(如第5C圖中標號505的箭號所表示)。在一實施例中實施第三蝕刻製程505以蝕刻穿過經由第一開口403而露出的(第一半導體裝置103的)第二基板117、(第二半導體裝置105的)第三基板125以及(第三半導體裝置107的)第四基板133。然而，第三蝕刻製程505並不蝕刻穿過經由第二開口405而露出的位於介電材料203下方的接觸蝕刻停止層201。
在一實施例中，第三蝕刻製程505於將第一開口403延伸穿過第二基板117、第三基板125以及第四基板133，且也穿過第二主動裝置層119、第三主動裝置層127以及第四主動 裝置層135，且部分進入第二金屬化層121、第三金屬化層129以及第四金屬化層137的製程條件下與蝕刻劑一起實施。如此，特定蝕刻劑及製程條件至少部份是取決於上述層膜選定的材料，在一實施例中第三蝕刻製程505為一非等向性蝕刻製程且使用蝕刻劑例如六氟化硫(SF6)或氬氣(Ar)，於介於約-10℃至約10℃之間的溫度，例如約3℃，以及於介於約10mtorr至約100mtorr之間的壓力，例如約60mtorr。此外，射頻功率(RF power)可設定為介於1000W至5000W，例如約3000W，以及偏壓可設定為介於50V至1000V，例如約100V。然而，可使用任何適合的製程條件。
在一實施例中，第一蝕刻製程501、第二蝕刻製程503與第三蝕刻製程505可在單一蝕刻腔室中，而不需破真空以及使這些結構暴露於周圍大氣之中。然而，也可使用複數蝕刻腔室，或甚至不同的叢聚式設備(cluster tools)。可使用任何適合的機器數量或組合，且所有的組合都完全包含於實施例的範疇內。
第6圖繪示移除第一光阻401以及一後移除清潔製程(post removal cleaning process)。在一實施例中，可使用例如一灰化(ashing)製程移除第一光阻401，藉由提升第一光阻401的溫度直到第一光阻401產生熱裂解並且使之容易移除。然而，可使用任何適合的移除製程。
實施灰化製程後，可使用一第一清潔製程以清潔該結構，以幫助第一光阻401的移除。在一實施例中第一清潔製程可包括將第一半導體裝置103、第二半導體裝置105以及第 三半導體裝置107浸入一蝕刻劑以確保在接下來的製程前任何第一光阻401的餘下部份可自第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107上移除。舉例來說，可使第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107浸入一蝕刻劑如氟化氫(HF)介於10秒至30秒，例如約20秒。
第7圖繪示沉積一襯層材料701於中間層303上並內襯(lining)第一開口403(延伸穿過第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107)且內襯第二開口405(延伸穿過介電材料203)。在一實施例中，襯層材料701為一介電材料例如氧化矽、氮化矽，或與其相似的材料，以在接著形成導電材料902前將第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107隔離開(未繪示於第7圖中但是於如下的第9圖中繪示並敘述)。
襯層材料701係藉由化學氣相沉積或任何其他適合的沉積製程進行沉積，且可於中間層303上形成至介於約100埃至約10000埃的厚度，例如約4000埃。此外，沉積襯層材料701以內襯第一開口403與第二開口405，但並非填滿第一開口403與第二開口405。如此，襯層材料701可沉積以形成一第三開口703於第一開口403中，以及形成一第四開口705於第二開口405中。在一實施例中，第三開口703可具有介於約0.6μm至約3μm之間的第三直徑D3，例如約1.5μm，而第四開口705可具有介於約0.6μm至約3μm之間的第四直徑D4，例如約2μm。
第8圖繪示一第四蝕刻製程(如第8圖中標號801的箭號所表示)。第四蝕刻製程801會移除中間層303上的襯層材 料701，也移除位於第三開口703底部與第四開口705底部的襯層材料701，而沒有顯著地移除第三開口703與第四開口705的側壁上的襯層材料701。襯層材料701的移除留下一部分於第三開口703與第四開口705的側壁上，其沿著第三開口703與第四開口705的側壁的至少一部份形成自對準(self-aligned)間隔物802。
此外，一旦襯層材料701自第三開口703底部與第四開口705底部移除，第四蝕刻製程801將繼續實施將第三開口703延伸穿過第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107並露出位於第一晶圓101上的第一接觸墊115。再者，如果需要，第三開口703亦露出(第一半導體裝置103上的)第二接觸墊123、(第二半導體裝置105上的)第二接觸墊131，以及(第三半導體裝置107上的)第二接觸墊139。
再者，第四蝕刻製程亦將第四開口705延伸穿過接觸蝕刻停止層201(首先於第二蝕刻製程503時露出)以露出額外的位於第一晶圓101上的第一接觸墊115。如此的第四開口705的延伸提供一直接路徑穿過介電材料203並將第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107分流(bypass)。
在一實施例中，第四蝕刻製程801於將第三開口703與第四開口705延伸的製程條件下與蝕刻劑一起實施。如此，特定蝕刻劑及製程條件至少部份是取決於不同層膜選定的材料，在一實施例中第四蝕刻製程801為一非等向性蝕刻製程且使用蝕刻劑例如四氟化碳(CF4)或八氟環丁烷(C4F8)，於介於約 0℃至約20℃之間的溫度，例如約10℃，以及於介於約10mtorr至約150mtorr之間的壓力，例如約60mtorr。此外，射頻功率可設定為介於1200W至2500W，例如約1600W，以及偏壓可設定為介於800V至2500V，例如約2000V。然而，可使用任何適合的製程條件。
第9圖繪示以一導電材料902填滿第三開口703與第四開口705以形成位於第三開口703中的一貫穿基板導孔(through substrate vias)903(因此穿過第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107)，以及形成穿過介電材料203的貫穿介電質導孔(through dielectric vias)905(位於第一半導體裝置103與第二半導體裝置105之間以及第二半導體裝置105與第三半導體裝置107之間)。在一實施例中，可使用一阻障層(未顯示)與一導電材料902填滿第三開口703與第四開口705而形成貫穿基板導孔903與貫穿介電質導孔905。阻障層可包括一導電材料例如氮化鈦，雖然也可使用其他材料，例如氮化鉭、鈦、一介電質或與其相似的材料。可使用一化學氣相沉積製程，例如電漿輔助化學氣相沉積製程來形成阻障層。然而，可使用其他替代的製程，例如濺鍍(sputtering)製程或金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)。形成阻障層以與其下的第三開口703與第四開口705的形狀輪廓相符。
導電材料902可包括銅，雖然也可使用其他適合的材料，例如鋁、合金、摻雜的多晶矽、其組合以及或與其相似的材料。導電材料902可藉由形成一晶種層(seed layer)，接著 電鍍銅至晶種層上，填滿以及過度填充第三開口703與第四開口705。一旦填滿第三開口703與第四開口705，位於第三開口703與第四開口705之外的超出的阻障層以及導電材料902藉由一研磨製程移除，例如使用化學機械研磨，雖然也使用任何適合的移除製程。
一旦形成貫穿基板導孔903與貫穿介電質導孔905，可形成一重佈線層(redistribution layer)907以內連接貫穿基板導孔903與貫穿介電質導孔905或是提供貫穿基板導孔903與貫穿介電質導孔905與例如外部連接909(將在以下討論)的連線。在一實施例中，重佈線層907藉由最初藉由一適合的形成製程例如化學氣相沉積或是濺鍍製程來形成例如鈦銅合金的一晶種層(未分開繪示)。一第二光阻(亦未繪示)可接著形成以覆蓋晶種層，且第二光阻可接著圖案化以露出晶種層中重佈線層907預計要設置的位置的部份。
一旦第二光阻形成以及圖案化後，用於重佈線層的一導電材料(例如銅)可藉由一沉積製程(例如電鍍)形成於晶種層上。用於重佈線層的導電材料可形成至具有介於約1μm至約10μm的厚度，例如約5μm，以及具有介於約5μm至約30μm的寬度，例如約5μm。然而，雖然在此討論的材料及方法適合於形成導電材料，但這些材料僅是示範性的。可以在一圖案化製程後接著使用任何其他適合的形成製程，例如化學氣相沉積或物理氣相沉積，以及使用任何其他適合的材料，例如鋁銅(AlCu)或金(Au)來形成重佈線層907。
一旦用於重佈線層的導電材料形成後，可藉由一 製程例如灰化製程來移除第二光阻。此外，移除第二光阻後，可藉由例如一適合的蝕刻製程且使用導電材料作為遮罩，來蝕刻晶種層被第二光阻覆蓋的那些部份。
用於重佈線層的導電材料可接著被一介電材料覆蓋(於第9圖中並未分開繪示)以保護用於重佈線層的導電材料。在一實施例中，介電材料可為氧化矽或其他介電材料且藉由一適合的方法例如化學氣相沉積而形成。一旦覆蓋之後，可重複步驟以形成額外的重佈線層直到達到需要的層膜數量為止。
第9圖亦繪示一旦重佈線層907形成後，可形成外部連接909與重佈線層907電性連接，以提供連接至例如外部裝置(於第9圖中未分開繪示)。外部連接909可為接觸凸塊(contact bumps)，例如球狀柵格陣列凸塊(ball grid array bumps)、微凸塊(microbumps)，或控制塌陷的晶片連接(controlled collapse chip connection，C4)凸塊且可包括一材料例如錫，或其他適合的材料，例如銀或銅。在一實施例中，外部連接909為錫焊料凸塊，外部連接909可由最初藉由任何適合的方法例如蒸鍍製程(evaporation)、電鍍製程(electroplating)、印刷製程(printing)、焊料轉移製程(solder transfer)、植球製程(ball placement)而形成具有約100μm的厚度的一錫層。一旦一錫層形成在此結構上後，實施一迴焊(reflow)製程以將材料塑形成預期的凸塊形狀。
第10圖繪示將第一晶圓101切割成分離的裝置。在一實施例中，可藉由一鋸片(saw blade)(如第10圖中標號1001的虛線方框所表示)實施切割製程以切割穿過位於第一半導體 裝置103與第二半導體裝置105之間的介電材料203。然而，切割製程會切割穿過位於貫穿介電質導孔905的一側上的介電材料203，因此當第一晶圓101被切割時，鄰接於第一半導體裝置103的介電材料203內的貫穿介電質導孔905餘留在第一半導體裝置103的結構中。
此外，本技術領域具通常知識者可知，使用一鋸片切割第一晶圓101僅是一繪示的實施例，且並不限於此。切割第一晶圓101的替代方法，例如可使用一或多個蝕刻以將第一半導體裝置103、第二半導體裝置105以及第三半導體裝置107分離。可使用這些方法及任何其他適合的方法以切割第一晶圓101。
藉由提供接觸蝕刻停止層201伴隨介電材料203，使用第一光阻401的一單一遮罩製程可用來產生具有貫穿基板導孔903與貫穿介電質導孔905的異質(heterogeneous)內連接結構。觸蝕刻停止層201的使用亦可作為一濕氣阻斷劑(moisture blocker)以防止不期望的溼氣滲透。
根據一實施例，提供一種半導體裝置，包括一第一半導體晶粒接合至一第二半導體晶粒。一接觸蝕刻停止層與第一半導體晶粒的至少三側邊以及第二半導體晶粒的一上表面物理性接觸。一介電材料位於接觸蝕刻停止層的相對於第二半導體晶粒的一相反側邊上，且介電材料具有一上表面與接觸蝕刻停止層共平面。一第一貫通導孔延伸穿過接觸蝕刻停止層以及第一半導體晶粒，以及一第二貫通導孔，延伸穿過介電材料以及接觸蝕刻停止層。
根據另一實施例，提供一種半導體裝置，包括一第一半導體晶粒，接合至一第二半導體晶粒；一第一貫通導孔，延伸穿過一蝕刻停止層以及第一半導體晶粒，其中第一半導體晶粒位於蝕刻停止層與第二半導體晶粒之間。一第二貫通導孔，延伸穿過一介電材料以及蝕刻停止層，其中蝕刻停止層位於介電材料與第二半導體晶粒之間。
根據又另一實施例，提供一種半導體元件之製造方法，包括接合一第一半導體晶粒與一第二半導體晶粒至一晶圓。沉積一蝕刻停止層於第一半導體晶粒與第二半導體晶粒上。沉積一介電材料於位於第一半導體晶粒與第二半導體晶粒之間的蝕刻停止層上。實施一第一蝕刻製程以圖案化位於第一半導體晶粒與第二半導體晶粒上的蝕刻停止層，但不圖案化位於介電材料下的蝕刻停止層。實施一第二蝕刻製程以在介電材料中形成一第一開口。實施一第三蝕刻製程以在第一半導體晶粒中形成一第二開口。沉積一襯層材料於第一開口與第二開口中。使用襯層材料作為一遮罩，蝕刻位於第一開口下的第一半導體晶粒以及第二開口下的蝕刻停止層。將一導電材料填充第一開口與第二開口中的剩餘部分。
以上概略說明了本揭露數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於後續本揭露的詳細說明可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其它結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結 構或製程並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
102‧‧‧第四半導體裝置
103‧‧‧第一半導體裝置
109‧‧‧第一基板
111‧‧‧第一主動裝置層
113‧‧‧第一金屬化層
114‧‧‧第一鈍化層
115‧‧‧第一接觸墊
201‧‧‧接觸蝕刻停止層
203‧‧‧介電材料
301‧‧‧底部抗反射塗佈層
303‧‧‧中間層
802‧‧‧自對準間隔物
903‧‧‧貫穿基板導孔
905‧‧‧貫穿介電質導孔
907‧‧‧重佈線層
909‧‧‧外部連接
1001‧‧‧虛線方塊/鋸片

Claims (10)

  1. 一種半導體裝置，包括：一第一半導體晶粒，接合至一第二半導體晶粒；一接觸蝕刻停止層，與該第一半導體晶粒的至少三側邊以及該第二半導體晶粒的一上表面物理性接觸；一介電材料，位於該接觸蝕刻停止層的相對於該第二半導體晶粒的一相反側邊上，且該介電材料具有一上表面與該接觸蝕刻停止層共平面；一第一貫通導孔，延伸穿過該接觸蝕刻停止層以及該第一半導體晶粒；以及一第二貫通導孔，延伸穿過該介電材料以及該接觸蝕刻停止層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一貫通導孔延伸至該第二半導體晶粒。
  3. 如申請專利範圍第1項所述之半導體裝置，其中以一介電材料內襯至少部分的該第一貫通導孔，該介電材料只覆蓋該第一貫通導孔的一側壁的一部份。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一貫通導孔與位於該第一半導體晶粒中的一第一接觸墊以及位於該第二半導體晶粒中的一第二接觸墊物理性接觸。
  5. 一種半導體裝置，包括：一第一半導體晶粒，接合至一第二半導體晶粒；一第一貫通導孔，延伸穿過一蝕刻停止層以及該第一半導體晶粒，其中該第一半導體晶粒位於該蝕刻停止層與該第 二半導體晶粒之間；以及一第二貫通導孔，延伸穿過一介電材料以及該蝕刻停止層，其中該蝕刻停止層位於該介電材料與該第二半導體晶粒之間。
  6. 如申請專利範圍第5項所述之半導體裝置，更包括一重佈線層與該第二貫通導孔電性連接，以及複數外部連結與該重佈線層電性連接。
  7. 如申請專利範圍第5項所述之半導體裝置，更包括一襯層材料內襯該第一貫通導孔，其中該襯層材料只沿著該第一貫通導孔的一側壁的一部份延伸。
  8. 一種半導體裝置之製造方法，包括：接合一第一半導體晶粒與一第二半導體晶粒至一晶圓；沉積一蝕刻停止層於該第一半導體晶粒與該第二半導體晶粒上；沉積一介電材料於該蝕刻停止層上並且位於該第一半導體晶粒與該第二半導體晶粒之間；實施一第一蝕刻製程以圖案化位於該第一半導體晶粒與該第二半導體晶粒上的該蝕刻停止層，但不圖案化位於該介電材料下的該蝕刻停止層；實施一第二蝕刻製程以在該介電材料中形成一第一開口；實施一第三蝕刻製程以在該第一半導體晶粒中形成一第二開口；沉積一襯層材料於該第一開口與該第二開口中；使用該襯層材料作為一遮罩，蝕刻位於該第一開口下的該 第一半導體晶粒以及該第二開口下的該蝕刻停止層；以及將一導電材料填充該第一開口與該第二開口中的剩餘部分。
  9. 如申請專利範圍第8項所述之半導體裝置之製造方法，更包括於圖案化該蝕刻停止層前，形成一抗反射層於該蝕刻停止層與該介電材料上。
  10. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該第一半導體晶粒的蝕刻露出該第一半導體晶粒中的一第一接觸墊，並露出該第二半導體晶粒中的一第二接觸墊。
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