KR20220002040A - 반도체 디바이스 및 제조 방법 - Google Patents

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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2105—Shape
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80801—Soldering or alloying
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    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/93—Batch processes
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract

반도체 디바이스 및 제조 방법이 제공되며, 반도체 디바이스는 반도체 기판 위에 부착된다. 반도체 기판 및 반도체 기판 위의 금속 배선 층 내에 개구가 형성되고, 개구를 충진하기 위해 봉지재가 배치된다. 봉지재가 배치되면 반도체 기판이 싱귤레이션되어 디바이스를 분리한다. 금속 배선 층의 재료를 리세싱하고 개구를 형성함으로써 박리 손상이 감소되거나 제거될 수 있다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE}
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험해왔다. 대부분의 경우 집적 밀도의 이러한 개선은 최소 피처 크기의 반복적인 감소(예를 들어, 반도체 공정 노드를 20nm 이하 노드 쪽으로 축소)에서 비롯되어 더 많은 컴포넌트를 주어진 영역에 집적되게 할 수 있다. 최근 소형화, 고속화, 더 큰 대역폭, 더 낮은 전력 소비 및 레이턴시에 대한 요구가 증가함에 따라 반도체 다이의 더 작고 더 창의적인 패키징 기법에 대한 필요성이 증가했다.
반도체 기술이 더욱 발전함에 따라, 적층 및 본딩된 반도체 디바이스가 반도체 디바이스의 물리적 크기를 더욱 감소시키기 위한 효과적인 대안으로 부상하였다. 적층형 반도체 디바이스에서 논리, 메모리, 프로세서 회로 등과 같은 능동 회로는 적어도 부분적으로 별도의 기판 상에 제조된 다음, 기능적 디바이스를 형성하기 위해 물리적으로 전기적으로 함께 본딩된다. 이러한 본딩 공정은 정교한 기술을 활용하며 개선이 필요하다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축척에 따라 그려진 것이 아니라는 것을 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다.
도 1은 일부 실시예에 따라 반도체 웨이퍼에 부착된 반도체 디바이스를 갖는 반도체 웨이퍼를 도시한다.
도 2는 일부 실시예에 따른 개구의 형성을 도시한다.
도 3은 일부 실시예에 따라 봉지재(encapsulant)로 개구를 채우는 것을 도시한다.
도 4는 일부 실시예에 따른 반도체 웨이퍼의 씨닝(thinning)을 도시한다.
도 5는 일부 실시예에 따른 재배선(redistribution) 구조물의 형성을 예시한다.
도 6은 일부 실시예에 따른 싱귤레이션 공정을 도시한다.
도 7은 일부 실시예에 따른 통합 팬 아웃(integrated fan out) 공정을 도시한다.
도 8은 일부 실시예에 따른 지지 구조물의 배치를 도시한다.
도 9는 일부 실시예에 따라 지지 구조물을 갖는 재배선 구조물의 형성을 도시한다.
도 10은 일부 실시예에 따른 지지 구조물을 갖는 싱귤레이션 공정을 도시한다.
도 11은 일부 실시예에 따른 제2 개구의 형성을 예시한다.
도 12는 일부 실시예에 따라 제2 개구를 통한 싱귤레이션 공정을 도시한다.
도 13은 일부 실시예에 따른 제2 개구의 충진(filling)을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
이제 전체 싱귤레이션 이전에 부분 싱귤레이션 공정을 이용하는 특정 실시예와 관련하여 실시예가 설명될 것이다. 이러한 단계의 순서와 그 결과로서의 구조물은 다른 방법으로 발생할 수 있는 유전체 층의 박리를 줄이거나 제거하는 데 도움이 되는 개선된 공정 및 구조물을 제공한다.
이제 도 1을 참조하면, 반도체 웨이퍼(100)와 함께 그리고 그 위에 형성된 다수의 제1 반도체 디바이스(101)를 가진 반도체 웨이퍼(100)가 도시되어 있다. 특정 실시예에서, 제1 반도체 디바이스(101)는 256 개가 넘는 인터페이스와 같이 많은 수의 I/O 인터페이스를 가진 광폭 I/O DRAM(Dynamic Random Access Memory) 디바이스와 같은 메모리 디바이스일 수 있어서, 낮은 클럭 속도에서도 큰 대역폭의 데이터가 실현될 수 있다. 그러나, 제1 반도체 디바이스(101)는 또한 데이터 전송 속도를 가지며 LPDDRn 메모리 디바이스 등과 같이 높은 데이터 전송 속도를 갖는 임의의 다른 적절한 유형의 메모리 디바이스일 수 있거나, 논리 다이, 중앙 처리 장치(CPU) 다이, 입력/출력 다이, 이들의 조합 등과 같은 임의의 다른 적절한 디바이스일 수 있다. 또한, 반도체 웨이퍼(100)는 제조사가 제3자 제조사로부터 수령하거나 자체(in house) 제작할 수 있다.
실시예에서, 제1 반도체 디바이스(101)는 제1 기판(103), 제1 능동 디바이스, 제1 금속 배선 층(105), 제1 웨이퍼 본드 층(109) 및 제1 전도성 웨이퍼 본드 재료(107)를 포함할 수 있다. 제1 기판(103)은 도핑되거나 도핑되지 않은 벌크 실리콘 또는 SOI(silicon-on-insulator) 기판의 활성 층(active layer)을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 재료 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판 또는 하이브리드 배향 기판을 포함한다.
제1 능동 디바이스(active device)는 제1 반도체 디바이스(101)에 대한 설계의 원하는 구조적 및 기능적 요구 사항을 생성하는 데 사용될 수 있는 커패시터, 저항기, 인덕터 등과 같은 다양한 능동 디바이스 및 수동 디바이스를 포함한다. 제1 능동 디바이스는 제1 기판(103) 내부 또는 그 밖에서 임의의 적절한 방법을 사용하여 형성될 수 있다.
제1 금속 배선 층(105)은 제1 기판(103) 및 제1 능동 디바이스 위에 형성되고 다양한 능동 디바이스를 연결하여 기능적 회로를 형성하도록 설계된다. 실시예에서, 제1 금속 배선 층(105)은 유전체(예를 들어, 저-k 유전체 재료, 극저-k 유전체 재료, 초저-k 유전체 재료, 이들의 조합 등) 및 전도성 재료의 교대 층으로 형성되고, (증착, 다마신, 이중 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체 층(interlayer dielectric layer, ILD)에 의해 제1 기판(103)으로부터 분리된 4 개의 금속 배선 층이 있을 수 있지만, 제1 금속 배선 층(105)의 정확한 수는 제1 반도체 디바이스(101)의 설계에 의존한다.
제1 웨이퍼 본드 층(109)은 제1 금속 배선 층(105) 위의 제1 기판(103) 상에 형성될 수 있다. 제1 웨이퍼 본드 층(109)은 하이브리드 본딩 또는 용융(fusion) 본딩(산화물-산화물 본딩이라고도 함)에 사용될 수 있다. 일부 실시예에 따르면, 제1 웨이퍼 본드 층(109)은 실리콘 산화물, 실리콘 질화물 등과 같은 실리콘 함유 유전체 재료로 형성된다. 제1 웨이퍼 본드 층(109)은 원자 층 증착(atomic layer deposition, ALD), CVD, 고밀도 플라즈마 화학 기상 증착(high-density plasma chemical vapor deposition, HDPCVD), PVD 등과 같은 임의의 적절한 방법을 사용하여 약 1 nm 및 약 1000 nm 사이, 예컨대 약 5 nm의 두께까지 증착될 수 있다. 그러나 임의의 적절한 재료, 공정 및 두께가 사용될 수 있다.
일단 제1 웨이퍼 본드 층(109)이 형성되었으면, 제1 웨이퍼 본드 층(109) 내에 본드 개구가 형성되어 제1 전도성 웨이퍼 본드 재료(107)의 형성을 준비할 수 있다. 실시예에서 본드 개구는 먼저 제1 웨이퍼 본드 층(109)의 상부 표면 위에 포토레지스트를 도포하고 패터닝함으로써 형성될 수 있다. 그 다음, 포토레지스트는 개구를 형성하기 위해 제1 웨이퍼 본드 층(109)을 에칭하는데 사용된다. 제1 웨이퍼 본드 층(109)은 건식 에칭(예를 들어, 반응성 이온 에칭(reactive ion etching, RIE) 또는 중립 빔 에칭(neutral beam etching, NBE)), 습식 에칭 등에 의해 에칭될 수 있다. 본 개시의 일부 실시예에 따르면, 제1 금속 배선 층(105)이 제1 웨이퍼 본드 층(109)의 개구를 통해 노출되도록 에칭은 제1 금속 배선 층(105) 상에서 정지한다.
일단 제1 금속 배선 층(105)이 노출되었으면, 제1 전도성 웨이퍼 본드 재료(107)는 제1 금속 배선 층(105)과 물리적 및 전기적 접촉으로 형성될 수 있다. 실시예에서 제1 전도성 웨이퍼 본드 재료(107)는 배리어 층, 시드 층, 충진 금속 또는 이들의 조합(별도로 도시되지 않음)을 포함할 수 있다. 예를 들어, 배리어 층은 제1 금속 배선 층(105) 위에 블랭킷 증착될 수 있다. 배리어 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 시드 층은 구리와 같은 전도성 재료일 수 있고 원하는 재료에 따라 스퍼터링, 증발 또는 플라즈마 강화 화학 기상 증착(PECVD) 등과 같은 공정을 사용하여 배리어 층 위에 블랭킷 증착될 수 있다. 충진 금속은 구리 또는 구리 합금과 같은 전도체일 수 있으며, 전기 또는 무전해 도금과 같은 도금 공정을 통해 개구를 충진(fill)하거나 과충진(overfill)하도록 시드 층 위에 증착될 수 있다. 충진 금속이 증착되었으면, 충진 금속, 시드 층 및 배리어 층의 과잉 재료는 화학적 기계적 연마와 같은 평탄화 공정을 통해 개구 외부에서 제거될 수 있다. 그러나, 단일 다마신 공정이 설명되었지만, 이중 다마신 공정와 같은 임의의 적절한 방법도 또한 사용될 수 있다.
그러나, 제1 웨이퍼 본드 층(109)이 형성되고, 패터닝되고, 제1 전도성 웨이퍼 본드 재료(107)가 평탄화되기 전 개구 내에 도금되는 전술한 실시예는 예시를 위한 것이며 실시예를 제한하려는 의도는 아니다. 오히려, 제1 웨이퍼 본드 층(109) 및 제1 전도성 웨이퍼 본드 재료(107)의 임의의 적절한 형성 방법이 이용될 수 있다. 다른 실시예에서, 제1 전도성 웨이퍼 본드 재료(107)는 예를 들어 포토리소그래피 패터닝 및 도금 공정을 사용하여 먼저 형성될 수 있고, 이어서 유전체 재료는 평탄화 공정을 사용하여 평탄화되기 전에 제1 전도성 웨이퍼 본드 재료(107) 주변 영역을 갭 충진(gap fill)하기 위해 사용된다. 그러한 임의의 제조 공정은 실시예의 범위 내에 포함되도록 완전히 의도된다.
추가적으로, 제조 공정의 임의의 원하는 시점에서, 관통 기판 비아(through substrate via)(111)가 제1 기판(103) 내에 형성될 수 있고, 원한다면 제1 기판(103)의 전면으로부터 제1 기판(103)의 후면으로 전기적 연결을 제공하기 위하여 제1 금속 배선 층(105)의 하나 이상의 층이 형성될 수 있다. 실시예에서, TSV(111)는 먼저 제1 기판(103) 내에 관통 실리콘 비아(TSV) 개구를 형성하고, 원한다면 위에 있는 임의의 제1 금속 배선 층(105)을 (예를 들어, 원하는 제1 금속 배선 층(105)이 형성된 후 그러나 다음 위에 놓인 제1 금속 배선 층(105)을 형성하기 전에) 형성함으로써 형성될 수 있다. TSV 개구는 적절한 포토레지스트를 도포 및 현상하고 원하는 깊이까지 노출된 밑에 놓인 재료의 일부를 제거함으로써 형성될 수 있다. TSV 개구는 제1 기판(103)의 궁극적으로 원하는 높이보다 더 큰 깊이로 제1 기판(103) 내로 연장되도록 형성될 수 있다. 따라서 깊이는 전체 설계에 의존하지만, 깊이는 약 20 ㎛ 및 약 200 μm 사이, 예컨대 약 50 μm의 깊이일 수 있다.
TSV 개구가 제1 기판(103) 또는 임의의 제1 금속 배선 층(105) 내에 형성되었으면, TSV 개구는 라이너로 라이닝될 수 있다. 라이너는 예를 들어 TEOS(tetraethylorthosilicate) 또는 실리콘 질화물로부터 형성된 산화물일 수 있지만, 임의의 적절한 유전체 재료가 사용될 수 있다. 라이너는 플라즈마 강화 화학 기상 증착(PECVD) 공정을 사용하여 형성될 수 있지만, 물리적 기상 증착 또는 열 공정와 같은 다른 적절한 공정이 사용될 수 있다. 추가적으로, 라이너는 약 0.1 μm 및 약 5 μm 사이, 예컨대 약 1 μm의 두께로 형성될 수 있다.
라이너가 TSV 개구의 측벽 및 바닥을 따라 형성되었으면, 배리어 층이 형성될 수 있고 TSV 개구의 나머지가 제1 전도성 재료로 충진될 수 있다. 제1 전도성 재료는 구리를 포함할 수 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 다른 적절한 재료가 이용될 수 있다. 제1 전도성 재료는 시드 층 상에 구리를 전기 도금하고 TSV 개구를 충진하고 과충진함으로써 형성될 수 있다. TSV 개구가 충진되었으면, 과잉의 라이너, 배리어 층, 시드 층 및 TSV 개구 외부의 첫 번째 전도성 재료가 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정이 사용될 수 있다.
추가로, 스크라이브 영역(102)이 제1 반도체 디바이스(101)의 상이한 것들 사이에 형성된다. 실시예에서 스크라이브 영역(102)은 제1 반도체 디바이스들(101) 중 첫 번째 것을 제1 반도체 디바이스들(101) 중 두 번째 것으로부터 분리하기 위해 싱귤레이션이 수행될 수 있는 영역일 수 있다. 스크라이브 영역(102)은 제1 반도체 디바이스(101)의 작동 중에 사용될 구조물을 단순히 형성하지 않음으로써 형성될 수 있지만, 테스트 구조물와 같은 일부 구조물이 스크라이브 영역(102) 내에서 형성될 수 있다.
도 1은 제1 전도성 웨이퍼 본드 재료(107) 및 제1 웨이퍼 본드 층(109)에 대한 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 본딩을 추가로 도시한다. 실시예에서 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 각각 제1 반도체 디바이스(101)(예를 들어, 광폭 I/O DRAM 디바이스)와 함께 작동하도록 의도된 논리 디바이스와 같은 시스템 온 칩 디바이스일 수 있다. 그러나, 논리 다이, 중앙 처리 장치(CPU) 다이, 입력/출력 다이, 이들의 조합 등과 같은 임의의 적절한 기능이 이용될 수 있다.
실시예에서, 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 각각 제2 기판(117), 제2 능동 디바이스, 제2 금속 배선 층(119), 제2 웨이퍼 본드 층(121) 및 제2 전도성 웨이퍼 본드 재료(123)를 가질 수 있다. 실시예에서, 제2 기판(117), 제2 능동 디바이스, 제2 금속 배선 층(119), 제2 웨이퍼 본드 층(121) 및 제2 전도성 웨이퍼 본드 재료(123)는 도 1과 관련하여 위에서 설명된 제1 기판(103), 제1 능동 디바이스, 제1 금속 배선 층(105), 제1 웨이퍼 본드 층(109), 제1 전도성 웨이퍼 본드 재료(107)와 유사하게 형성될 수 있다. 그러나, 다른 실시예에서 이러한 구조물은 상이한 공정 및 상이한 재료를 사용하여 형성될 수 있다.
제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)가 준비되었으면, 예를 들어 하이브리드 본딩을 사용하여 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)가 제1 반도체 디바이스(101)에 본딩된다. 실시예에서, 제1 반도체 디바이스(101)의 표면(예를 들어, 제1 웨이퍼 본드 층(109) 및 제1 전도성 웨이퍼 본드 재료(107))과 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)(예를 들어, 제2 웨이퍼 본드 층(121) 및 제2 전도성 웨이퍼 본드 재료(123))의 표면은 초기에 활성화될 수 있다. 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 상부 표면을 활성화하는 것은 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스 플라즈마 노출, H2 노출, N2 노출, O2 노출, 또는 이들의 조합을 예로서 포함할 수 있다. 습식 처리가 사용되는 실시예에서, 예를 들어 RCA 세정이 사용될 수 있다. 또 다른 실시예에서, 활성화 공정은 다른 유형의 처리를 포함할 수 있다. 활성화 공정은 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 하이브리드 본딩을 돕는다.
활성화 공정 후, 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 제1 반도체 디바이스(101)와 접촉하도록 배치될 수 있다. 하이브리드 본딩이 이용되는 특정 실시예에서, 제1 전도성 웨이퍼 본드 재료(107)는 제1 웨이퍼 본드 층(109)이 제2 웨이퍼 본드 층(121)과 물리적으로 접촉하는 동안 제2 전도성 웨이퍼 본드 재료(123)와 물리적 접촉으로 배치된다. 활성화 공정이 표면을 화학적으로 수정함으로써, 재료 간의 본딩 공정이 물리적 접촉 시에 시작된다.
물리적 접촉이 본딩 공정을 시작했으면, 어셈블리를 열처리하여 본딩을 강화할 수 있다. 실시예에서, 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 제1 웨이퍼 본드 층(109)과 제2 웨이퍼 본드 층(121) 사이의 본드을 강화하기 위해 약 200 ℃ 내지 약 400 ℃ 사이의 온도를 거칠 수 있다. 그 후 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 제1 전도성 웨이퍼 본드 재료(107) 및 제2 전도성 웨이퍼 본드 재료(123)의 재료에 대한 공융점(eutectic point) 또는 그 이상의 온도를 거칠 수 있다. 이러한 방식으로, 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 융합은 하이브리드 본딩된 디바이스를 형성한다.
또한, 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115) 사이의 하이브리드 본드를 개시하고 강화하기 위한 특정 공정이 설명되었지만, 이러한 설명은 예시를 위한 것이며 실시예를 제한하려는 의도는 아니다. 오히려, 베이킹, 어닐링, 프레싱 또는 기타 본딩 공정 또는 공정의 조합의 임의의 적절합 조합이 이용될 수 있다. 이러한 모든 공정은 실시예의 범위 내에 포함되도록 완전히 의도된다.
또한, 하이브리드 본딩은 제1 반도체 디바이스(101)를 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)에 본딩하는 하나의 방법으로서 설명되었지만, 이것 역시 예시만을 위한 것이며 실시예를 제한하려는 의도는 아니다. 오히려, 용융 본딩, 구리-구리 본딩 등과 같은 임의의 적합한 본딩 방법, 또는 심지어 예를 들어 볼 그리드 어레이를 사용하는 솔더 본딩도 또한 이용될 수 있다. 제1 반도체 디바이스(101)를 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)에 본딩하는 임의의 적절한 방법이 이용될 수 있다.
도 2는 제1 반도체 디바이스(101) 사이에 위치한 스크라이브 영역(102) 내로 미리 절단된 제1 개구(201)의 형성을 도시한다. 제1 개구(201)는 제1 금속 배선 층(105) 및 다른 층으로부터의 재료(예를 들어, 즉, 제1 금속 배선 층(105)으로부터의 극저-k 재료)를 제거하기 위하여 사용되고, 이는 (아래에서 추가로 설명되는) 절단(sawing) 공정과 같은 후속 분리 공정 동안 박리되기 더 쉬울 수 있다. 공정의이 시점에서 제어된 방식으로 스크라이브 영역(102) 내에서 이들 재료를 제거하고 리세싱함으로써, 이들 재료는 이후의 싱귤레이션 공정 동안 접촉되지 않고 박리로 인한 손상이 감소될 수 있다.
실시예에서, 제1 개구(201)는 레이저 어블레이션 공정을 사용하여 형성될 수 있다(도 2에서 203으로 레이블링된 점선 원통으로 나타내어짐). 예를 들어, 레이저는 제거되기를 원하는 제1 금속 배선 층(105)의 부분을 향해 지향된다. 레이저 드릴링 공정 동안, 제1 금속 배선 층(105)의 법선에 대해 약 0도(제1 금속 배선 층(105)에 수직) 내지 약 30 도의 드릴 각도가 된다. 그러나, 레이저 어블레이션 공정(203)에 대한 임의의 적합한 파라미터가 이용될 수 있다.
레이저 어블레이션 공정(203)을 이용함으로써, 제1 개구(201)는 약 11 ㎛와 약 20 ㎛ 사이, 예를 들어 약 15 ㎛의 제1 깊이(D1)로 형성될 수 있다. 이와 같이, 제1 개구(201)는 약 3 ㎛와 약 8 ㎛ 사이, 예를 들어 약 5 ㎛의 제2 깊이(D2)까지 제1 기판(103) 내로 연장될 것이다. 또한, 제1 개구(201)는 약 50 ㎛ 내지 약 80 ㎛ 사이, 예를 들어 약 60 ㎛의 제1 폭(W1)을 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
추가적으로, 레이저 어블레이션 공정(203)를 이용함으로써 제1 개구(201)의 형상은 불규칙할 것이다. 예를 들어, 제1 개구(201)는 레이저 어블레이션 공정(203)로부터 형성된 직선 측벽 대신 대략 원형 형상을 가질 수 있다. 또한, 레이저 어블레이션 공정(203)의 지향(directing)은 재료의 불균일한 제거를 야기하여 결과적으로 제1 기판(103)의 재료 내에 만입부(indentation)의 존재를 초래할 것이다.
그러나, 레이저 어블레이션 공정(203)이 제1 개구(201)를 형성하기 위한 하나의 가능한 실시예로서 설명되지만, 레이저 어블레이션 공정(203)의 설명은 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 직선 측벽을 초래할 수 있는 포토리소그래피 마스킹 및 에칭 공정과 같은 원하는 재료를 제거할 수 있는 임의의 적절한 공정이 또한 이용될 수 있다. 이러한 모든 공정은 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 3은 일단 제1 개구(201)가 형성되었으면, 제2 반도체 디바이스(113), 제3 반도체 디바이스(115) 및 제1 반도체 디바이스(101)가 제1 봉지재(301)로 캡슐화될 수 있음을 도시한다. 실시예에서 캡슐화는 상부 몰딩 부분 및 상부 몰딩 부분으로부터 분리 가능한 하부 몰딩 부분을 포함할 수 있는 몰딩 디바이스에서 수행될 수 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하도록 하강하는 경우, 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)를 위한 몰딩 캐비티가 형성될 수 있다.
캡슐화 공정 동안 상부 몰딩 부분은 하부 몰딩 부분에 인접하게 배치되어, 이에 의해 몰딩 캐비티 내에 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)를 둘러쌀 수 있다. 일단 봉입되면, 상부 몰딩 부분 및 하부 몰딩 부분은 몰딩 캐비티로부터의 가스 유입 및 유출을 제어하기 위해 기밀 시일(airtight seal)을 형성할 수 있다. 일단 밀봉되면, 제1 봉지재(301)가 몰딩 캐비티 내에 배치될 수 있다.
제1 봉지재(301)는 에폭시 또는 폴리이미드, PPS(polyphenylene sulfide), PEEK(polyetheretherketone), PES(poly ether sulphone), 내열성 결정 수지, 이들의 조합 등과 같은 몰딩 화합물 레진일 수 있다. 제1 봉지재(301)는 상부 몰딩 부분과 하부 몰딩 부분의 정렬 이전에 몰딩 캐비티 내에 배치될 수 있거나, 그렇지 않으면 압축 몰딩, 전사 몰딩 등을 사용하여 인젝션 포트를 통해 몰딩 캐비티 내로 주입될 수 있다.
제1 봉지재(301)가 제1 반도체 디바이스(101), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)를 캡슐화하도록 제1 봉지재(301)가 몰딩 캐비티에 배치되었으면, 제1 봉지재(301)는 최적의 보호를 위해 제1 봉지재(301)를 경화시키기 위해 경화될 수 있다. 정확한 경화 공정은 제1 봉지재(301)에 대해 선택된 특정 재료에 적어도 부분적으로 의존하지만, 몰딩 화합물이 제1 봉지재(301)로서 선택되는 실시예에서, 경화는 제1 봉지재를 약 60 초 내지 약 3000 초, 예를 들어 약 600 초 동안 약 100 ℃ 및 약 200 ℃ 사이, 예를 들어 약 125 ℃로 가열하는 것과 같은 공정을 통해 발생할 수 있다. 추가로, 경화 공정을 더 잘 제어하기 위해 개시제(initiator) 및/또는 촉매가 제1 봉지재(301) 내에 포함될 수 있다.
그러나, 당업자가 인식할 수 있는 바와 같이, 전술한 경화 공정은 단지 예시적인 공정일 뿐이며 본 실시예를 제한하려는 것은 아니다. 조사(irradiation) 또는 심지어 제1 봉지재(301)가 주변 온도에서 경화되도록 하는 것과 같은 다른 경화 공정이 또한 사용될 수 있다. 임의의 적절한 경화 공정이 사용될 수 있으며, 이러한 모든 공정은 본 명세서에서 논의된 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 3은 추가 처리를 위해 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)를 노출시키기 위한 제1 봉지재(301)의 씨닝을 추가로 도시한다. 씨닝은 예를 들어 기계적 연마(grinding), 화학적 접근 또는 화학적 기계적 연마(CMP) 공정을 사용하여 수행될 수 있으며, 이에 의해 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)가 노출되었고 제1 봉지재(301)가 약 100 ㎛ 내지 약 150 ㎛의 두께를 갖도록, 화학적 에칭액 및 연마재가 제1 봉지재(301)를 반응시키고 연마하는데 이용된다. 이와 같이, 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 제1 봉지재(301)와 또한 동일 평면인 평면형 표면을 가질 수 있다. 다른 실시예에서, 연마는 생략될 수 있다. 예를 들어, 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)가 캡슐화 후 이미 노출되어 있다면, 연마는 생략될 수 있다.
더욱이, 위에서 설명된 CMP 공정이 하나의 예시적인 실시예로서 제시되었지만, 이는 실시예로 제한되는 것으로 의도되지 않는다. 임의의 다른 적절한 제거 공정이 제1 봉지재(301)를 씨닝하기 위해 사용될 수 있다. 예를 들어, 일련의 화학적 에칭이 이용될 수 있다. 이 공정 및 임의의 다른 적절한 공정은 제1 봉지재(301)를 평탄화하기 위해 이용될 수 있으며, 이러한 모든 공정은 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 4는 제1 캐리어 기판(401)의 배치 및 TSV(111)를 노출시키기 위한 제1 기판(103)의 후면의 씨닝을 도시한다. 실시예에서, 제1 캐리어 기판(401)은 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘 기반 재료, 또는 알루미늄 산화물과 같은 다른 재료, 임의의 이들 재료의 조합 등을 포함한다. 제1 캐리어 기판(401)은 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 부착을 수용하기 위해 평면이고, 이는 본딩 공정을 통해 또는 접착 층(별도 도시되지 않음)의 사용을 통해 부착될 수 있다.
일단 부착되면, TSV(111)를 노출시키기 위해 제1 기판(103)의 제2 면을 씨닝할 수 있다. 실시예에서, 제1 기판(103)의 제2 면을 씨닝함으로써 TSV(111)를 노출시킬 수 있다. 제1 기판(103)의 제2 면의 씨닝은 CMP 또는 에칭과 같은 평탄화 공정에 의해 수행될 수 있다. 그러나, 제1 기판(103)의 제2 면을 씨닝하는 임의의 적절한 방법이 사용될 수 있다.
도 5는 제1 기판(103)의 제2면 위에 그리고 TSV(111)와 관련하여 하나 이상의 층을 갖는 재배선 구조물(501)의 형성을 도시한다. 실시예에서 재배선 구조물(501)은 처음에 TSV(111) 위에 그리고 그와 전기적으로 연결되어 제1 재배선 층(503)을 형성함으로써 형성될 수 있다. 실시예에서, 제1 재배선 층(503)은 처음에 CVD 또는 스퍼터링과 같은 적절한 형성 공정을 통해 티타늄 구리 합금의 시드 층(도시되지 않음)을 형성함으로써 형성될 수 있다. 그 다음 포토레지스트(또한 도시되지 않음)가 형성되어 시드 층을 덮을 수 있고, 그 다음 포토레지스트를 패터닝하여 제1 재배선 층(503)이 위치되기를 원하는 곳에 위치된 시드 층의 부분들을 노출시킬 수 있다.
포토레지스트가 형성되고 패터닝되었으면, 구리와 같은 전도성 재료가 도금과 같은 증착 공정을 통해 시드 층 상에 형성될 수 있다. 전도성 재료는 약 1 ㎛ 및 약 10 ㎛ 사이, 예를 들어 약 4 ㎛의 두께를 갖도록 형성될 수 있다. 그러나 논의된 재료 및 방법이 전도성 재료를 형성하는 데 적합하지만, 이러한 재료는 단지 예시 일뿐이다. AlCu 또는 Au와 같은 임의의 다른 적합한 재료 및 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정이 제1 재배선 층(503)을 형성하기 위해 사용될 수 있다.
전도성 재료가 형성되었으면, 포토레지스트는 화학적 스트리핑 및/또는 애싱과 같은 적절한 제거 공정을 통해 제거될 수 있다. 추가로, 포토레지스트 제거 후, 포토레지스트에 의해 덮힌 시드 층 부분은 예를 들어 전도성 재료를 마스크로서 사용하는 적절한 에칭 공정을 통해 제거될 수 있다.
제1 재배선 층(503)이 형성되었으면, 재배선 패시베이션 층(505)이 형성될 수 있다. 실시예에서 재배선 패시베이션 층(505)은 PBO(polybenzoxazole)일 수 있지만, 폴리이미드 또는 저온 경화된 폴리이미드와 같은 폴리이미드 유도체와 같은 임의의 적절한 재료가 대안적으로 사용될 수 있다. 재배선 패시베이션 층(505)은 예를 들어 스핀-코팅 공정을 사용하여 약 5 ㎛ 내지 약 17 ㎛, 예를 들어 약 7 ㎛의 두께로 배치될 수 있지만, 임의의 적절한 방법 및 두께가 사용될 수 있다.
재배선 패시베이션 층(505)이 형성되었으면, 재배선 패시베이션 층(505)은 아래에 놓인 제1 재배선 층(503)에 대한 전기적 접촉을 허용하도록 패터닝될 수 있다. 실시예에서, 재배선 패시베이션 층(505)은 예를 들어, 포토리소그래피 마스킹 및 에칭 공정을 사용하여 패터닝될 수 있다. 그러나, 아래에 놓인 제1 재배선 층(503)을 노출시키기 위해 임의의 적절한 공정이 이용될 수 있다.
추가적으로, 원한다면, 제1 재배선 층(503) 및 재배선 패시베이션 층(505)의 추가 층이 추가 상호 연결 옵션을 제공하기 위해 형성될 수 있다. 특히, 임의의 적절한 수의 전도성 및 유전체 층이 본 명세서에 설명된 공정 및 재료를 사용하여 형성될 수 있다. 이러한 모든 층은 실시예의 범위 내에 포함되도록 완전히 의도된다.
재배선 패시베이션 층(505)이 형성되고 패터닝되었으면, 제1 외부 커넥터(507)가 형성될 수 있다. 실시예에서, 제1 외부 커넥터(507)는 구리 필라(pillar)와 같은 전도성 필라일 수 있다. 실시예에서, 전도성 필라는 처음에 시드 층을 형성한 다음, 전도성 필라가 위치되기를 원하는 시드 층을 노출시키는 개구를 갖는 포토레지스트를 도포하고 패터닝함으로써 형성될 수 있다. 그 후 구리, 텅스텐, 기타 전도성 금속 등과 같은 전도성 재료는 전기 도금, 무전해 도금 등과 같은 공정을 사용하여 포토레지스트 내에 형성될 수 있다. 일단 형성되면, 포토레지스트는 제거되고 시드 층은 마스크로서 전도성 재료를 사용하여 패터닝된다.
선택적으로, 원한다면 제1 외부 커넥터(507)는 솔더 재료(별도로 도시되지 않음)로 캡핑될 수 있다. 이러한 실시예에서 솔더 범프는 캡의 재료를 배치하기 위해 처음에 증발, 전기 도금, 인쇄, 솔더 전사와 같은 임의의 적절한 방법을 통해 주석 층을 형성함으로써 형성될 수 있다. 일단 제자리에 있으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
일단 제1 외부 커넥터(507)가 형성되었으면, 제1 외부 커넥터(507)를 보호하기 위해 제1 패시베이션 층(509)이 형성된다. 실시예에서 제1 패시베이션 층(509)은 실리콘 산화물, 실리콘 질화물, 또는 PBO와 같은 하나 이상의 적절한 유전체 재료로 제조될 수 있지만, 폴리이미드 또는 저온 경화된 폴리이미드와 같은 폴리이미드 유도체, 이들의 조합 등과 같은 임의의 적합한 재료가 사용될 수 있다. 제1 패시베이션 층(509)은 CVD, PVD, ALD, 이들의 조합 등과 같은 공정을 사용하여 형성될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 이용될 수 있다.
그러나, 제1 외부 커넥터(507)가 형성되고, 패터닝되고, 평탄화되기 전에 제1 패시베이션 층(509)이 배치되는 전술한 실시예는 예시를 위한 것이며 실시예를 제한하려는 의도가 아니다. 오히려, 제1 외부 커넥터(507) 및 제1 패시베이션 층(509)의 임의의 적절한 형성 방법이 이용될 수 있다. 다른 실시예에서, 제1 패시베이션 층(509)이 먼저 형성되고, 예를 들어 포토리소그래피 패터닝 공정을 사용하여 패터닝될 수 있고, 그 다음 제1 외부 커넥터(507)가 평탄화 공정을 사용하여 평탄화되기 전에 제1 패시베이션 층(509) 내에 도금된다. 그러한 임의의 제조 공정은 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 5는 또한 싱귤레이션 공정을 위한 준비에서 제1 캐리어 기판(401)의 제거를 도시한다. 실시예에서, 제1 캐리어 기판(401)은 접착 층에 에너지를 전달함으로써 제거될 수 있고, 그에 따라 그 접착력을 감소시키고 접착 층 및 제1 캐리어 기판(401) 둘 모두가 제거될 수 있게 한다.
도 6은 일단 제1 캐리어 기판(401)이 제거되었으면, 구조물이 제1 개구(201)를 통해(그리고 따라서 제1 개구(201) 내에 위치된 제1 봉지재(301)를 통해) 싱귤레이션되어, 집적 회로 상의 시스템과 같은 싱귤레이션된 반도체 디바이스(600)를 형성하는 것을 도시한다. 싱귤레이션 공정의 준비에 있어서, 제1 봉지재(301), 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)는 막 프레임(601)과 같은 지지 구조물 상에 배치된다. 그러나, 임의의 적절한 지지 구조물이 이용될 수 있다.
일단 막 프레임(601) 상에 제자리에 있으면, 싱귤레이션은 톱날(도 6에서 점선 박스(603)로 표시됨)을 사용하여 제1 반도체 디바이스(101) 사이의 제1 봉지재(301)를 슬라이스하여 제1 반도체 디바이스(101) 중 다른 하나로부터 (제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)가 각각이 본딩된) 제1 반도체 디바이스(101)의 하나를 분리함으로써 수행될 수 있다.
그러나, 제1 금속 배선 층(105)으로부터의 재료의 일부가 톱날(603)의 경로로부터 제거 및 리세스되었고, 나머지 재료가 제1 봉지재(301)의 배치를 통해 강화 되었기 때문에, 싱귤레이션 공정 동안 손상이 덜 발생한다. 예를 들어, 톱날(603)이 반도체 웨이퍼(100)를 통해 슬라이스할 때 존재하는 응력은 제1 금속 배선 층(105) 내에 존재하는 깨지기 쉬운 극저-k 재료로 직접 변환되지 않는데, 그 이유는 극히 단순한 톱날(603)은 깨지기 쉬운 극저-k 재료에 닿지 않기 때문이다. 또한, 톱날(603)과 깨지기 쉬운 재료 사이에 제1 봉지재(301)를 배치함으로써, 제1 봉지재(301)는 재료를 보호하는 데 도움이 되는 완충제 역할을 할 수 있다. 이 모든 것이 싱귤레이션 공정에서 발생하는 박리와 같은 손상을 방지하는 데 도움이 된다.
제1 개구(201)를 형성하고, 제1 개구(201)를 제1 봉지재(301)로 충진한 다음, 제1 봉지재(301)를 통해 싱귤레이션함으로써, 제1 봉지재(301)는 제1 봉지재(301)가 제1 기판 내로 더 연장됨에 따라 감소하는 폭을 가질 것이다. 예를 들어, 싱귤레이션 후, 제1 봉지재(301)는 제1 금속 배선 층(105)에 인접한 약 3 ㎛와 약 10 ㎛ 사이, 예를 들어 약 5 ㎛의 제2 폭(W2)을 가지는 반면, 제1 기판(103)의 상면에 인접한 약 2 ㎛와 약 8 ㎛ 사이, 예를 들어 약 4 ㎛의 제3 폭(W3)을 가진다. 그러나 임의의 적절한 치수가 사용될 수 있다.
도 7은 싱귤레이션된 반도체 디바이스(600)가 일단 형성되었으면, 싱귤레이션된 반도체 디바이스(600)를 다른 디바이스와 통합하기 위해 싱귤레이션된 반도체 디바이스(600)가 통합 팬 아웃 공정 내에 통합될 수 있음을 도시한다. 실시예에서, 통합 팬 아웃 공정은 제2 캐리어 기판(도 7에 도시되지 않음), 제2 접착 층(도 7에 또한 도시되지 않음), 폴리머 층(705), 제2 재배선 층(706) 및 제2 관통 통합 팬 아웃 비아(TIV)(708)을 이용할 수 있다. 실시예에서, 제2 캐리어 기판은 제조를 위한 초기 기반으로 사용되며, 예를 들어 유리 또는 실리콘 산화물과 같은 실리콘 기반 재료, 또는 알루미늄 산화물과 같은 다른 재료, 이러한 재료들 중 임의의 것의 조합 등을 포함한다. 제2 캐리어 기판은 싱귤레이션된 반도체 디바이스(600)와 같은 디바이스의 부착을 수용하기 위해 평면이다.
제2 접착 층은 제2 캐리어 기판에 대한 위에 놓인 구조물의 부착을 돕기 위해 제2 캐리어 기판 위에 배치될 수 있다. 실시예에서, 제2 접착 층은 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 충진제 또는 이들의 조합과 같은 다이 부착 막(die attached film, DAF)이고, 라미네이션 기법을 사용하여 도포된다. 그러나, 임의의 다른 적절한 재료 및 형성 방법이 이용될 수 있다.
폴리머 층(705)은 초기에 제2 접착 층 위에 형성된다. 실시예에서, 폴리머 층(705)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 이산화 실리콘과 같은 극저-k 유전체, 이들의 조합 등과 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 폴리머 층(705)은 화학 기상 증착(CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적절한 공정이 이용될 수 있고 약 0.5 μm 내지 약 5 μm의 두께를 가질 수 있다.
일단 폴리머 층(705)이 형성되었으면, 언더 범프 금속 배선 층 및 제2 재배선 층(706)이 폴리머 층(705) 위에 형성될 수 있다. 실시예에서 언더 범프 금속 배선 층은 3 개의 전도성 재료 층, 예를 들어 티타늄 층, 구리 층, 니켈 층을 포함할 수 있다. 그러나, 당업자는 언더 범프 금속 배선 층의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 구리/니켈/금의 배열과 같은 재료 및 층의 많은 적절한 배열이 있음을 인식할 것이다. 언더 범프 금속 배선 층에 사용될 수 있는 임의의 적절한 재료 또는 재료 층은 실시예의 범위 내에 포함되도록 완전히 의도된다.
실시예에서 언더 범프 금속 배선 층은 폴리머 층(705) 위에 각각의 층을 형성함으로써 생성된다. 각 층의 형성은 전기 화학 도금과 같은 도금 공정을 사용하여 수행될 수 있지만, 스퍼터링, 증발 또는 PECVD 공정과 같은 다른 형성 공정이 원하는 재료에 따라 대안적으로 사용될 수 있다. 언더 범프 금속 배선 층은 약 0.7 ㎛와 약 10 ㎛ 사이, 예를 들어 약 5 ㎛의 두께를 갖도록 형성될 수 있다.
실시예에서, 제2 재배선 층(706)은 일련의 유전체 층 내에 매립된 일련의 전도성 층을 포함한다. 실시예에서, 일련의 유전체 층들 중 첫 번째 층이 폴리머 층(705) 위에 형성되고, 일련의 유전체 층들 중 첫 번째 층이 PBO와 같은 재료일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 재료가 사용될 수 있다. 일련의 유전체 층 중 첫 번째 것은 예를 들어 스핀-코팅 공정을 사용하여 배치될 수 있지만, 임의의 적절한 방법이 사용될 수 있다.
일련의 유전체 층 중 첫 번째 층이 형성된 후, 일련의 유전체 층 중 첫 번째 층의 일부를 제거함으로써 일련의 유전체 층 중 첫 번째 층을 통해 개구가 만들어 질 수 있다. 개구는 적합한 포토리소그래피 마스크 및 에칭 공정을 사용하여 형성될 수 있지만, 임의의 적절한 공정 또는 공정들이 일련의 유전체 층 중 첫 번째 층을 패터닝하기 위해 사용될 수 있다.
일련의 유전체 층 중 첫 번째 층이 형성되고 패터닝되었으면, 일련의 전도성 층 중 첫 번째 층이 일련의 유전체 층 중 첫 번째 층 위에 그리고 일련의 유전체 층 중 첫 번째 층 내에 형성된 개구를 통해 형성된다. 실시예에서, 일련의 전도성 층 중 첫 번째 층은 처음에 CVD 또는 스퍼터링과 같은 적절한 형성 공정을 통해 티타늄 구리 합금의 시드 층(도시되지 않음)을 형성함으로써 형성될 수 있다. 그 다음 포토레지스트(또한 도시되지 않음)가 형성되어 시드 층을 덮을 수 있고, 이어서 포토레지스트를 패터닝하여 일련의 전도 층 중 첫 번째 층이 배치되기를 원하는 곳에 위치된 시드 층의 부분을 노출시킬 수 있다.
포토레지스트가 형성되고 패터닝되었으면, 도금과 같은 증착 공정을 통해 구리와 같은 전도성 재료가 시드 층 상에 형성될 수 있다. 전도성 재료는 약 1 μm 내지 약 10 μm의 두께, 예를 들어 약 5 μm를 갖도록 형성될 수 있다. 그러나 논의된 재료 및 방법이 전도성 재료를 형성하는 데 적합하지만, 이러한 재료는 단지 예시일 뿐이다. AlCu 또는 Au와 같은 임의의 다른 적합한 재료 및 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정이 일련의 전도성 층 중 첫 번째 층을 형성하는 데 사용될 수 있다. 전도성 재료가 형성되었으면, 포토레지스트는 애싱과 같은 적절한 제거 공정을 통해 제거될 수 있다. 추가로, 포토레지스트 제거 후, 포토레지스트로 덮힌 시드 층의 부분은 예를 들어, 전도성 재료를 마스크로서 사용하는 적절한 에칭 공정을 통해 제거될 수 있다.
일련의 전도성 층 중 첫 번째 층이 형성되었으면, 일련의 유전체 층 중 두 번째 층과 일련의 전도성 층 중 두 번째 층이 일련의 유전체 층 중 첫 번째 층과 일련의 전도성 층 중 첫 번째 층과 유사한 단계를 반복하여 형성될 수 있다. 이러한 단계들은 일련의 전도성 층들 각각을 일련의 전도성 층들 중 아래에 놓인 층에 전기적으로 연결하기 위해 원하는 대로 반복될 수 있으며, 일련의 전도성 층들 중 최상 층 및 일련의 유전체 층들 중 최상 층이 형성될 때까지 원하는 만큼 자주 반복될 수 있다. 실시예에서, 일련의 전도성 층 및 일련의 유전체 층의 증착 및 패터닝은 제2 재배선 층(706)이 원하는 수의 층을 가질 때까지 계속될 수 있지만, 임의의 적절한 수의 개별 층이 이용될 수 있다.
제2 재배선 층(706)이 제2 캐리어 기판 위에 형성되었으면, 제2 재배선 층(706)과 전기적으로 연결되어 제2 TIV(708)가 형성된다. 실시예에서 제2 TIV(708)는 처음에 시드 층(별도로 도시되지 않음)을 형성함으로써 형성될 수 있다. 실시예에서, 시드 층은 후속 처리 단계 동안 더 두꺼운 층의 형성을 돕는 전도성 재료의 얇은 층이다. 시드 층은 약 1,000 Å 두께의 티타늄 층에 이어 약 5,000 Å 두께의 구리 층을 포함할 수 있다. 시드 층은 원하는 재료에 따라 스퍼터링, 증발 또는 PECVD 공정와 같은 공정을 사용하여 생성될 수 있다. 시드 층은 약 0.3 ㎛와 약 1 ㎛ 사이, 예를 들어 0.5 ㎛의 두께를 갖도록 형성될 수 있다.
일단 시드 층이 형성되었으면, 포토레지스트(또한 도시되지 않음)가 시드 층 위에 배치된다. 실시예에서, 포토레지스트는 예를 들어 스핀 코팅 기법을 사용하여 약 50 ㎛와 약 250 ㎛ 사이, 예를 들어 약 120 ㎛의 높이로 시드 층 상에 배치될 수 있다. 일단 제자리에 있으면, 포토레지스트는 패터닝된 에너지 원(예를 들어, 패터닝된 광원)에 포토레지스트를 노출시켜 화학 반응을 유도함으로써 패터닝될 수 있고, 이에 의해 패터닝된 광원에 노출된 포토레지스트 부분에 물리적 변화를 유도할 수 있다. 그런 다음, 현상액을 노출된 포토레지스트에 도포하여 물리적 변화를 이용하고 원하는 패턴에 따라 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거한다. 실시예에서 포토레지스트로 형성된 패턴은 제2 TIV(708)에 대한 패턴이다. 제2 TIV(708)는 후속 부착된 디바이스의 상이한 측면에 위치하도록 배치되어 형성된다. 그러나, 제2 TIV(708)의 패턴에 대한 임의의 적절한 배열이 이용될 수 있다.
실시예에서, 제2 TIV(708)는 구리, 텅스텐, 기타 전도성 금속 등과 같은 하나 이상의 전도성 재료로부터 포토레지스트 내에 형성되고, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 예를 들어, 시드 층과 포토레지스트를 전기 도금 용액에 서브머지(submerge)하거나 액침(immerse)하는 전기 도금 공정이 사용된다. 시드 층 표면은 전기 도금 공정에서 시드 층이 음극으로 기능하도록 외부 DC 전원 공급 장치의 음극 측에 전기적으로 연결된다. 구리 양극과 같은 고체 전도성 양극도 용액에 액침되어 전원 공급 장치의 양극 측에 부착된다. 양극으로부터의 원자는 용액에 용해되며, 이 용액으로부터 음극, 예를 들어 시드 층이 용해된 원자를 획득하여 이에 의해 포토레지스트의 개구 내에 시드 층의 노출된 전도성 영역을 도금한다.
제2 TIV(708)가 포토레지스트 및 시드 층을 사용하여 형성되었으면, 포토레지스트는 적절한 제거 공정을 사용하여 제거될 수 있다. 실시예에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 공정이 사용될 수 있으며, 이에 의해 포토레지스트가 열분해를 경험하고 제거될 때까지 포토레지스트의 온도가 증가될 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 공정이 이용될 수 있다. 포토레지스트의 제거는 시드 층의 밑에 놓인 부분을 노출시킬 수 있다.
노출되면, 시드 층의 노출된 부분의 제거가 수행될 수 있다. 실시예에서, 시드 층의 노출된 부분(예를 들어, 제2 TIV(708)에 의해 덮이지 않은 부분)은 예를 들어 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, 건식 에칭 공정에서 반응물은 마스크로서 제2 TIV(708)를 사용하여 시드 층으로 지향될 수 있다. 다른 실시예에서, 에칭액은 시드 층의 노출된 부분을 제거하기 위해 분무되거나 다른 방식으로 시드 층과 접촉할 수 있다. 시드 층의 노출된 부분이 에칭(etched away)된 후, 제2 재배선 층(706)의 일부가 제2 TIV(708) 사이에 노출된다.
제2 TIV(708)가 형성되었으면, 싱귤레이션된 반도체 디바이스(600)는 제2 재배선 층(706) 상에 배치될 수 있다. 실시예에서 싱귤레이션된 반도체 디바이스(600)는 예를 들어 픽 앤 플레이스 공정을 사용하여 배치될 수 있다. 그러나, 싱귤레이션된 반도체 디바이스(600)를 배치하는 임의의 다른 방법이 사용될 수 있다.
도 7은 싱귤레이션된 반도체 디바이스(600)가 배치되었으면, 싱귤레이션된 반도체 디바이스(600) 및 제2 TIV(708)가 제2 봉지재(712)로 캡슐화될 수 있음을 추가로 도시한다. 실시예에서 싱귤레이션된 반도체 디바이스(600) 및 제2 TIV(708)는 도 3과 관련하여 전술한 바와 같이 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 캡슐화와 유사한 공정을 사용하여 캡슐화될 수 있다. 일단 캡슐화되면, 싱귤레이션된 반도체 디바이스(600) 및 제2 TIV(708) 및 제2 봉지재(712)는 싱귤레이션된 반도체 디바이스(600) 및 제2 TIV(708)를 노출시키기 위해 평탄화될 수 있다.
도 7은 또한, 싱귤레이션된 반도체 디바이스(600) 및 제2 TIV(708)가 캡슐화되면, 싱귤레이션된 반도체 디바이스(600) 및 제2 TIV(708)를 상호 연결하기 위해 제3 재배선 층(701)이 형성되는 것을 도시한다. 실시예에서 제3 재배선 층(701)은 (도 7과 관련하여 위에서 설명된) 제2 재배선 층(706)의 형성과 유사하게 형성될 수 있다. 예를 들어, 일련의 패시베이션 층 및 전도성 층은 하나 이상의 전도성 라우팅 층을 형성하기 위해 증착되고 평탄화된다. 그러나, 임의의 적절한 방법 및 재료가 사용될 수 있다.
특정 실시예에서, 3 개의 전도성 층이 형성될 수 있다. 그러나, 3 개의 전도성 층의 사용은 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 임의의 적절한 수의 전도성 층 및 패시베이션 층이 이용될 수 있으며, 이러한 모든 수의 층은 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 7은 제3 재배선 층(701)과 전기적 접촉을 만들기 위한 제3 외부 커넥터(703)의 형성을 추가로 도시한다. 실시예에서 제3 외부 커넥터(703)는 제3 재배선 층(701) 상에 배치될 수 있고 볼 그리드 어레이(Ball Grid Array)일 수 있고, 이는 솔더와 같은 공융 재료를 포함하지만 임의의 적절한 재료가 사용될 수 있다. 선택적으로, 언더 범프 금속 배선은 제3 외부 커넥터(703)와 제3 재배선 층(701) 사이에 사용될 수 있다. 제3 외부 커넥터(703)가 솔더 범프인 실시예에서, 제3 외부 커넥터(703)는 직접 볼 드롭 공정과 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 다른 실시예에서, 솔더 범프는 증착, 전기 도금, 인쇄, 솔더 전사와 같은 임의의 적절한 방법을 통해 주석 층을 처음에 형성한 다음, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우를 수행함으로써 형성될 수 있다. 제3 외부 커넥터(703)가 형성되었으면, 구조물이 추가 처리에 적합하도록 보장하기 위해 테스트가 수행될 수 있다.
테스트 후, 제2 캐리어 기판은 싱귤레이션된 반도체 디바이스(600)로부터 디본딩될 수 있다. 실시예에서 제3 외부 커넥터(703) 및 따라서 싱귤레이션된 반도체 디바이스(600)를 포함하는 구조물이 링 구조물(도 7에 도시되지 않음)에 부착될 수 있다. 링 구조물은 디본딩 공정 동안 및 후에 구조물에 대한 지지 및 안정성을 제공하기 위한 금속 링일 수 있다. 실시예에서 제3 외부 커넥터(703)는 예를 들어 자외선 테이프를 사용하여 링 구조물에 부착되지만, 임의의 다른 적절한 접착제 또는 부착물(attachment)이 사용될 수 있다. 일단 부착되면, 제2 접착 층은 조사될 수 있고, 제2 접착 층 및 제2 캐리어 기판은 물리적으로 제거될 수 있다.
제2 캐리어 기판이 제거되고 폴리머 층(705)이 노출되었으면, 폴리머 층(705)은 예를 들어 레이저 드릴링 방법을 사용하여 패터닝될 수 있으며, 이에 의해 레이저가 아래에 놓인 제2 재배선 층(706)을 노출시키기 위하여 제거되길 원하는 폴리머 층(705)의 부분을 향해 지향된다. 레이저 드릴링 공정 동안 드릴 에너지는 0.1 mJ 내지 약 60 mJ의 범위에 있을 수 있고, 드릴 각도는 폴리머 층(705)의 법선에 대해 약 0도(폴리머 층(705)에 대해 수직) 내지 약 85 도일 수 있다.
도 7은 제4 외부 연결부(707)의 배치를 추가로 도시한다. 실시예에서, 제4 외부 연결부(707)는 마이크로 범프 또는 C4(controlled collapse chip connection) 범프와 같은 접촉 범프일 수 있으며, 주석과 같은 재료 또는 과거의 솔더(solder on past), 은 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 제4 외부 연결부(707)가 주석 솔더 범프인 실시예에서, 제4 외부 연결부(707)는 처음에 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 임의의 적절한 방법을 통해 예를 들어, 약 100 μm의 두께로 주석 층을 형성함으로써 형성될 수 있다. 구조물 상에 주석 층이 형성되었으면 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행된다.
도 7은 제1 패키지(710)에 대한 제4 외부 연결부(707)의 본딩을 추가로 도시한다. 실시예에서 제1 패키지(710)는 제3 기판(709), 제5 반도체 디바이스(711), (제5 반도체 디바이스(711)에 본딩된) 제6 반도체 디바이스(713), (제4 외부 연결부(707)에 대한 전기적 연결을 위한) 제3 접촉 패드(715) 및 제3 봉지재(717)를 포함할 수 있다. 실시예에서 제3 기판(709)은 제5 반도체 디바이스(711) 및 제6 반도체 디바이스(713)를 제4 외부 연결부(707)에 연결하기 위한 내부 상호 연결(예를 들어, 관통 기판 비아)을 포함하는 예를 들어 패키징 기판일 수 있다.
다른 실시예에서, 제3 기판(709)은 제5 반도체 디바이스(711) 및 제6 반도체 디바이스(713)를 제4 외부 연결부(707)에 연결하기 위한 중간 기판으로서 사용되는 인터포저일 수 있다. 이 실시예에서 제3 기판(709)은 예를 들어, 도핑되거나 도핑되지 않은 실리콘 기판 또는 SOI(silicon-on-insulator) 기판의 활성 층일 수 있다. 그러나, 제3 기판(709)은 또한 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적절한 보호 및/또는 상호 연결 기능을 제공할 수 있는 임의의 다른 기판일 수 있다. 이들 및 임의의 다른 적절한 재료가 제3 기판(709)에 대하여 사용될 수 있다.
제5 반도체 디바이스(711)는 논리 다이, 중앙 처리 장치(CPU) 다이, 메모리 다이(예를 들어, DRAM 다이), 이들의 조합 등과 같은 의도된 목적을 위해 설계된 반도체 디바이스일 수 있다. 실시예에서, 제5 반도체 디바이스(711)는 특정 기능을 위해 원하는 대로 트랜지스터, 커패시터, 인덕터, 저항기, 제1 금속 배선 층(도시되지 않음) 등과 같은 집적 회로 디바이스를 내부에 포함한다. 실시예에서, 제5 반도체 디바이스(711)는 싱귤레이션된 반도체 디바이스(600)와 함께 또는 이와 동시에 작동하도록 설계 및 제조된다.
제6 반도체 디바이스(713)는 제5 반도체 디바이스(711)와 유사할 수 있다. 예를 들어, 제6 반도체 디바이스(713)는 의도된 목적을 위해 설계된 반도체 디바이스(예를 들어, DRAM 다이)일 수 있으며, 원하는 기능을 위한 집적 회로 디바이스를 포함할 수 있다. 실시예에서, 제6 반도체 디바이스(713)는 싱귤레이션된 반도체 디바이스(600) 및/또는 제5 반도체 디바이스(711)와 함께 또는 이와 동시에 작동하도록 설계된다.
제6 반도체 디바이스(713)는 제5 반도체 디바이스(711)에 본딩될 수 있다. 실시예에서, 제6 반도체 디바이스(713)는 예를 들어 접착제를 사용하여 제5 반도체 디바이스(711)와 물리적으로만 본딩된다. 이 실시예에서, 제6 반도체 디바이스(713) 및 제5 반도체 디바이스(711)는 예를 들어 와이어 본드(719)를 사용하여 제3 기판(709)에 전기적으로 연결될 수 있지만, 임의의 적절한 전기 본딩이 이용될 수 있다.
다른 실시예에서, 제6 반도체 디바이스(713)는 물리적 및 전기적으로 제5 반도체 디바이스(711)에 본딩될 수 있다. 이 실시예에서, 제6 반도체 디바이스(713)는 제6 반도체 디바이스(713)를 제5 반도체 디바이스(711)와 상호 연결하기 위해 제5 반도체 디바이스(711) 상의 제5 외부 연결부(도 7에 별도로 도시되지 않음)와 연결되는 제4 외부 연결부(또한 도 7에 별도로 도시되지 않음)를 포함할 수 있다.
제3 접촉 패드(715)는 제3 기판(709) 상에 형성되어 제5 반도체 디바이스(711)와 예를 들어, 제4 외부 연결부(707) 사이에 전기적 연결을 형성할 수 있다. 실시예에서 제3 접촉 패드(715)는 (관통 기판 비아와 같은) 제3 기판(709) 내의 전기 라우팅 위에 그와 전기적으로 접촉하여 형성될 수 있다. 제3 접촉 패드(715)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료도 또한 사용될 수 있다. 제3 접촉 패드(715)는 스퍼터링과 같은 증착 공정을 사용하여 형성되어 재료 층(도시되지 않음)을 형성할 수 있으며 그 후 재료 층의 일부는 제3 접촉 패드(715)를 형성하기 위해 (예를 들어 포토리소그래피 마스킹 및 에칭과 같은) 적절한 공정을 통해 제거될 수 있다. 그러나, 제3 접촉 패드(715)를 형성하기 위해 임의의 다른 적절한 공정이 이용될 수 있다. 제3 접촉 패드(715)는 약 0.5 ㎛와 약 4 ㎛ 사이, 예를 들어 1.45 μm의 두께를 가지도록 형성될 수 있다.
제3 봉지재(717)는 제5 반도체 디바이스(711), 제6 반도체 디바이스(713) 및 제3 기판(709)을 캡슐화하고 보호하기 위해 사용될 수 있다. 실시예에서 제3 봉지재(717)는 몰딩 화합물일 수 있으며, 몰딩 디바이스(도 7에 도시되지 않음)를 사용하여 배치될 수 있다. 예를 들어, 제3 기판(709), 제5 반도체 디바이스(711) 및 제6 반도체 디바이스(713)는 몰딩 디바이스의 캐비티 내에 배치되고 캐비티는 밀봉될 수 있다. 제3 봉지재(717)는 캐비티가 밀봉되기 전에 캐비티 내에 배치될 수 있거나 그렇지 않으면 인젝션 포트를 통해 캐비티 내로 주입될 수 있다. 실시예에서, 제3 봉지재(717)는 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합 등과 같은 몰딩 화합물 수지일 수 있다.
일단 제3 봉지재(717)가 제3 기판(709), 제5 반도체 디바이스(711) 및 제6 반도체 디바이스(713) 주변 영역을 캡슐화하도록 제3 봉지재(717)가 캐비티 내에 배치되었으면, 제3 봉지재(717)는 최적의 보호를 위해 제3 봉지재(717)를 경화(harden)하기 위하여 경화(cure)될 수 있다. 정확한 경화 공정은 적어도 부분적으로 제3 봉지재(717)에 대해 선택된 특정 재료에 의존하지만, 몰딩 화합물이 제3 봉지재(717)로서 선택되는 실시예에서, 경화는 제3 봉지재(717)를 약 60 초 내지 약 3000 초, 예를 들어 약 600 초 동안 약 100 ℃ 및 약 130 ℃ 사이 예를 들어 약 125 ℃로 가열하는 것과 같은 공정을 통해 발생할 수 있다. 추가로, 경화 공정을 더 잘 제어하기 위해 개시제 및/또는 촉매가 제3 봉지재(717) 내에 포함될 수 있다.
그러나, 당업자가 인식할 수 있는 바와 같이, 전술한 경화 공정은 단지 예시적인 공정일 뿐이며 본 실시예를 제한하려는 것은 아니다. 조사 또는 심지어 제3 봉지재(717)가 주변 온도에서 경화되도록 하는 것과 같은 다른 경화 공정이 사용될 수 있다. 임의의 적절한 경화 공정이 사용될 수 있으며, 이러한 모든 공정은 본 명세서에서 논의된 실시예의 범위 내에 포함되도록 완전히 의도된다.
제4 외부 연결부(707)가 형성되었으면, 제4 외부 연결부(707)는 제3 접촉 패드(715)와 정렬되어 물리적 접촉 상태로 배치되고 본딩이 수행된다. 예를 들어, 제4 외부 연결부(707)가 솔더 범프인 실시예에서, 본딩 공정은 제4 외부 연결부(707)의 온도가 제4 외부 연결부(707)가 액화되고 유동하는 시점까지 상승하는 리플로우 공정을 포함할 수 있고, 이에 의해 제4 외부 연결부(707)가 재고형화(resolidify)되면 제1 패키지(710)를 제4 외부 연결부(707)에 본딩한다.
도 7은 또한 제1 패키지(710)와 폴리머 층(705) 사이의 언더필(underfill) 재료(721)의 배치를 도시한다. 실시예에서 언더필 재료(721)은 작동 중 열 발생으로 인한 응력과 같은 작동적 및 환경적 열화로부터 제1 패키지(710)를 완충하고 지지하는 데 사용되는 보호 재료가다. 언더필 재료(721)은 제1 패키지(710)와 폴리머 층(705) 사이의 공간에 주입되거나 다른 방식으로 형성될 수 있고, 예를 들어, 제1 패키지(710)와 폴리머 층(705) 사이에 분배된 후 경화되어 굳어지는(cured to harden) 액체 에폭시를 포함할 수 있다.
도 7은 싱귤레이션을 추가로 도시한다. 실시예에서, 싱귤레이션은 톱날(별도로 도시되지 않음)을 사용하여 언더필 재료(721) 및 제2 봉지재(712)를 절단함으로써 수행될 수 있다. 그러나, 당업자가 인식하는 바와 같이, 싱귤레이션을 위하여 톱날을 사용하는 것은 단지 하나의 예시적인 실시예이며 제한하려는 의도가 아니다. 하나 이상의 에칭을 사용하는 것과 같이 싱귤레이션을 수행하는 임의의 방법이 이용될 수 있다. 이들 방법 및 임의의 다른 적절한 방법을 이용하여 구조물을 싱귤레이션할 수 있다.
싱귤레이션 이전에 스크라이브 영역(102)의 일부를 제거함으로써, 싱귤레이션된 반도체 디바이스(600)는 극저-k 유전체 재료의 박리와 같은 손상 가능성을 감소시켜 제조될 수 있다. 손상 가능성을 줄임으로써 제조 공정에서 더 큰 수율을 달성할 수 있으며 보다 안정적인 반도체 디바이스를 제조할 수 있다.
도 8은 제1 봉지재(301)가 몰딩 화합물과 같은 재료 대신에 갭-필(gap-fill) 재료(181)과 같은 더 부드러운 재료인 실시예들에서 지지를 제공하는 것을 돕기 위해 지지 구조물(803)이 사용되는 다른 실시예를 예시한다. 실시예에서, 갭-필 재료(801)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 비-폴리머, 유전체 재료일 수 있으며, 이는 임의의 적합한 공정을 사용하여 제1 봉지재(301) 대신에 증착된다. 예를 들어, 갭-필 재료는 CVD, PECVD 또는 ALD 증착 공정, FCVD 또는 스핀-온-글라스 공정에 의해 형성되어 제2 반도체 디바이스(113)와 제3 반도체 디바이스(115) 사이의 공간을 충진 및/또는 과충진하고 또한 제1 개구(201)를 충진할 수 있다. 갭-필 재료(801)이 증착되었으면, 갭-필 재료(801)은 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)와 약 20 ㎛ 및 약 50 μm 사이의 두께로 평탄화될 수 있다.
그러나, 더 부드러운 재료가 사용되는 실시예에서, 지지 구조물(803)은 갭-필 재료(801)를 지지(buttress)하기 위한 추가 지지를 제공하기 위해 사용될 수 있다. 따라서, 도 8은 또한 디바이스를 지지하는 것을 돕고 갭-필 재료(801) 내의 상이한 재료를 보상하기 위한 지지 구조물(803)의 배치를 도시한다. 실시예에서 지지 구조물(803)은 실리콘(예를 들어, 실리콘 웨이퍼)과 같은 반도체 재료일 수 있다. 그러나, 유리 지지 구조물 또는 심지어 금속 지지 구조물과 같은 적절한 지지 재료도 또한 사용될 수 있다.
지지 구조물(803)은 예를 들어 용융 본딩 공정과 같은 본딩 공정을 사용하여 갭-필 재료(801)에 부착될 수 있다. 다른 실시예에서 지지 구조물(803)은 지지 구조물(803) 및 갭-필 재료(801)를 부착하기 위하여 접착제 또는 임의의 다른 적절한 재료 또는 방법을 이용하여 부착될 수 있다. 이러한 모든 재료 및 공정은 본 실시예의 범위 내에 포함되도록 완전히 의도된다.
일단 지지 구조물(803)이 부착되었으면, 도 4와 관련하여 위에서 설명된 나머지 공정을 따를 수 있다. 예를 들어, 제1 캐리어 기판(401)은 (이 실시예에서 지지 구조물(803)에) 부착될 수 있고, 제1 기판(103)은 TSV(111)를 노출시키기 위해 씨닝될 수 있다. 그러나, 임의의 적절한 공정이 이용될 수 있다.
도 9는 지지 구조물(803)이 여전히 부착된 재배선 구조물(501), 제1 외부 커넥터(507) 및 제1 패시베이션 층(509)의 형성을 도시한다. 실시예에서 재배선 구조물(501), 제1 외부 커넥터(507) 및 제1 패시베이션 층(509)은 도 5와 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 공정 및 재료가 이용될 수 있다.
도 10은 지지 구조물(803)과 함께 구조물의 싱귤레이션을 도시한다. 실시예에서 싱귤레이션은 도 6과 관련하여 위에서 설명된 바와 같이 수행될 수 있다. 예를 들어, 갭-필 재료(801) 및 지지 구조물(803) 뿐만 아니라 반도체 웨이퍼를 절단하기 위해 톱날이 사용되어 지지 구조물(803)이 여전히 부착된 싱귤레이션된 반도체 디바이스(600)를 형성할 수 있다. 그러나, 싱귤레이션된 반도체 디바이스(600)를 형성하기 위해 디바이스를 싱귤레이션하는 임의의 적절한 방법이 이용될 수 있다.
추가적으로, 일부 실시예에서 지지 구조물(803)은 디본딩 공정, 씨닝 공정, 또는 지지 구조물(803)을 제거하기 위한 임의의 다른 적절한 공정을 사용하여 제거될 수 있다. 그러나 다른 실시예에서, 지지 구조물(803)은 싱귤레이션된 반도체 디바이스(600)의 일부로서 제자리에 남겨질 수 있고, 지지 구조물(803)은 구조적 지지를 제공할 뿐만 아니라 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)의 작동 중에 생성된 열을 제거하기 위해 히트 싱크로서 이용될 수 있다.
지지 구조물(803)을 이용함으로써, 제2 반도체 디바이스(113) 및 제3 반도체 디바이스(115)를 캡슐화하기 위해 더 넓은 어레이의 재료가 이용되어 싱귤레이션 동안 박리로 인한 손상을 감소시키는데 도움이 될 수 있다. 추가적으로, 히트 싱크의 후속 부착은 통합된 히트 싱크로서 지지 구조물(803)을 사용함으로써 방지될 수 있다. 이는 싱귤레이션으로 인한 손상 감소와 함께 제조 수율을 높이고 작동 문제를 줄이는 데 도움이 된다.
도 11은 후속 싱귤레이션 공정 동안 박리 손상으로부터 구조물을 보호하는데 도움이 되기 위해 제1 개구(201)(도 2 참조)와 함께 제2 개구(1101)가 사용되는 다른 실시예를 도시한다. 이 실시예에서 구조물은 도 1-5와 관련하여 전술한 바와 같이 형성된다. 그러나, 재배선 구조물(501), 제1 외부 커넥터(507) 및 제1 패시베이션 층(509)이 형성되었으면, 제2 개구(1101)는 싱귤레이션 공정(예를 들어, 톱날)이 통과할 수 있는 추가 공간을 제공하기 위해 재배선 구조물(501), 제1 외부 커넥터(507), 제1 패시베이션 층(509) 및 제1 기판(103) 내에 형성된다.
실시예에서, 제2 개구(1101)는 제2 레이저 어블레이션 공정을 사용하여 형성될 수 있다(도 11에서 1103으로 레이블링된 점선 원통으로 표시됨). 예를 들어, 일부 실시예에서 레이저는 제거되기를 원하는 제1 패시베이션 층(509)의 부분을 향해 지향된다. 제2 레이저 어블레이션 공정(1103) 동안, 제1 패시베이션 층(509)의 법선에 대해 약 0도(제1 금속 배선 층(105)에 수직) 내지 약 30 도의 드릴 각도가 된다. 그러나, 제2 레이저 어블레이션 공정(1103)에 대한 임의의 적절한 파라미터가 이용될 수 있다.
제2 레이저 어블레이션 공정(1103)을 이용함으로써, 제2 개구(1101)가 약 20 ㎛와 약 30 ㎛ 사이, 예를 들어 약 25 ㎛의 제3 깊이(D3)로 형성될 수 있다. 이와 같이, 제2 개구(1101)는 약 3 ㎛와 약 8 ㎛ 사이, 예를 들어 약 5 ㎛의 제4 깊이(D4)까지 제1 기판(103) 내로 연장될 것이다. 또한, 제2 개구(1101)는 약 50 ㎛ 내지 약 80 ㎛ 사이, 약 60 ㎛의 제4 폭(W4)을 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
추가적으로, 제2 레이저 어블레이션 공정(1103)을 이용함으로써 제2 개구(1101)의 형상은 불규칙할 것이다. 예를 들어, 제2 개구(1101)는 직선 측벽 대신 제2 레이저 어블레이션 공정(1103)로부터 형성된 대략 원형의 곡선 형상을 가질 수 있다. 또한, 제2 레이저 어블레이션 공정(1103)의 지향은 재료의 불균일한 제거를 야기할 것이고, 그 결과 제1 기판(103)의 재료 내에 만입부의 존재를 초래할 것이다.
그러나, 레이저 드릴링 공정이 제2 개구(1101)를 형성하기 위한 하나의 가능한 실시예로서 설명되었지만, 레이저 드릴링 공정의 설명은 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 직선 측벽을 초래할 수 있는 포토리소그래피 마스킹 및 에칭 공정과 같은 원하는 재료를 제거할 수 있는 임의의 적절한 공정이 또한 이용될 수 있다. 이러한 모든 공정은 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 12는 일단 제2 개구(1101)가 형성되었으면, 반도체 웨이퍼(100)가 제1 개구(201) 및 제2 개구(1101) 모두를 통해 싱귤레이션될 수 있음을 도시한다. 실시예에서 싱귤레이션은 도 6과 관련하여 전술한 바와 같이 수행될 수 있다. 예를 들어, 톱날(603)은 제2 개구(1101) 및 제1 개구(201) 모두를 통해 반도체 웨이퍼(100)를 절단하는 데 사용될 수 있다. 그러나, 임의의 적절한 싱귤레이션 공정이 이용될 수 있다.
도 13은 제2 개구(1101)가 단순히 만들어지는 대신 싱귤레이션 공정 동안 추가적인 구조적 지지물을 제공하기 위해 제2 개구(1101)가 또한 충진되는 또 다른 실시예를 예시한다. 실시예에서, 제2 개구(1101)는 제4 봉지재(1301)로 충진될 수 있다. 또한, 제4 봉지재(1301)는 유사한 재료일 수 있으며, 도 3과 관련하여 위에서 설명한 제1 봉지재(301) 또는 도 8과 관련하여 위에서 설명한 갭-필 재료(801)과 유사한 방법을 사용하여 형성될 수 있다. 예를 들어, 제4 봉지재(1301)는 몰딩 화합물 재료 또는 갭-필 재료일 수 있고, 몰딩 공정 또는 증착 공정을 사용하여 도포되어 제2 개구(1101)를 충진 및/또는 과충진할 수 있다. 일단 제자리에 있으면, 원한다면, 제4 봉지재(1301)를 제2 개구(1101) 내에 매립하기 위해 화학적 기계적 연마와 같은 공정을 사용하여 제4 봉지재(1301)를 평탄화할 수 있다.
도 13은 또한 일단 제4 봉지재(1301)가 도포되었으면, 구조물이 제1 개구(201), 제2 개구(1101) 및 제4 봉지재(1301)를 통해 싱귤레이션될 수 있음을 도시한다. 실시예에서 싱귤레이션은 도 6과 관련하여 설명된 바와 같이 수행될 수 있다. 예를 들어, 톱날(603)은 제2 개구(1101) 및 제4 봉지재(1301)를 통해 반도체 웨이퍼(100)를 절단하는데 사용될 수 있다. 그러나, 임의의 적절한 싱귤레이션 공정이 이용될 수 있다.
싱귤레이션 이전에 반도체 웨이퍼(100)의 양면에 인접한 스크라이브 영역(102)의 일부를 제거함으로써, 싱귤레이션된 반도체 디바이스(600)는 제1 금속 배선 층(105) 및 재배선 구조물(501)에서 유전체 재료의 박리와 같은 손상 가능성을 감소시켜 제조될 수 있다. 손상 가능성을 줄임으로써, 제조 공정 동안 더 큰 수율이 달성될 수 있고, 보다 신뢰할 수 있는 반도체 디바이스가 제조될 수 있다.
실시예에 따르면, 반도체 디바이스는 반도체 기판 상의 능동 디바이스를 연결하는 금속 배선 층; 상기 금속 배선 층에 연결된 제1 반도체 디바이스; 상기 금속 배선 층에 연결된 제2 반도체 디바이스; 및 상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스를 캡슐화하는 봉지재를 포함하며, 상기 봉지재는 상기 금속 배선 층 및 상기 반도체 기판과 물리적으로 접촉한다. 실시예에서, 상기 봉지재는 몰딩 화합물을 포함한다. 실시예에서, 상기 봉지재는 실리콘 산화물을 포함한다. 실시예에서, 지지 구조물이 상기 실리콘 산화물에 부착된다. 실시예에서, 상기 봉지재는 상기 봉지재가 상기 반도체 기판 내로 연장됨에 따라 폭이 감소한다. 실시예에서, 반도체 디바이스는 상기 반도체 기판을 통해 연장되는 관통 기판 비아; 상기 관통 기판 비아에 연결되는 재배선 층; 및 상기 재배선 층에 인접한 패시베이션 층을 더 포함한다. 실시예에서, 상기 패시베이션 층은 곡선형 측벽을 갖는다.
다른 실시예에 따르면, 반도체 디바이스는 반도체 기판 위의 금속 배선 층에 본딩된 제1 반도체 다이; 상기 금속 배선 층에 본딩된 제2 반도체 다이; 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에서 연장되는 봉지재를 포함하고, 상기 봉지재는 또한 상기 반도체 기판과 물리적으로 접촉하기 위해 상기 금속 배선 층을 통해 연장된다. 실시예에서, 상기 봉지재는 상기 금속 배선 층에 인접한 제1 폭 및 상기 반도체 기판에 인접한 상기 제1 폭보다 작은 제2 폭을 갖는다. 실시예에서, 상기 봉지재는 상기 반도체 기판의 제2 표면과 평면인 제1 표면을 갖는다. 실시예에서, 상기 봉지재는 산화물 재료가다. 실시예에서, 반도체 디바이스는 상기 산화물 재료에 부착된 지지 구조물을 더 포함한다. 실시예에서, 반도체 디바이스는 상기 반도체 기판을 통해 연장되는 관통 기판 비아; 상기 관통 기판 비아에 연결된 재배선 층; 및 상기 재배선 층에 인접한 패시베이션 층을 더 포함한다. 실시예에서, 반도체 디바이스는 상기 반도체 기판과 물리적으로 접촉하기 위해 상기 재배선 층을 통해 연장되는 제2 봉지재를 더 포함한다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은 제1 반도체 다이를 반도체 기판을 포함하는 디바이스에 본딩하는 단계; 제2 반도체 다이를 상기 디바이스에 본딩하는 단계; 상기 반도체 기판에 개구를 형성하는 단계; 상기 개구를 충진 재료로 충진하는 단계; 및 상기 개구 내의 충진 재료를 통해 상기 반도체 기판을 싱귤레이션하는 단계를 포함한다. 실시예에서, 상기 방법은 상기 반도체 기판을 씨닝하여 관통 기판 비아를 노출시키는 단계; 상기 관통 기판 비아와 전기적으로 연결되는 재배선 층을 형성하는 단계; 및 상기 재배선 층 위에 패시베이션 층을 도포하는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 반도체 기판을 싱귤레이션하기 전에 상기 패시베이션 층을 통해 그리고 상기 반도체 기판 내로 연장되는 제2 개구를 형성하는 단계를 더 포함한다. 실시예에서, 상기 개구를 충진하는 단계는 산화물 재료로 상기 개구를 충진한다. 실시예에서, 상기 방법은 지지 구조물을 상기 산화물 재료에 부착하는 단계를 추가로 포함한다. 실시예에서, 상기 개구를 충진하는 단계는 몰딩 화합물로 상기 개구를 충진한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
반도체 기판 상의 능동 디바이스를 연결하는 금속 배선(metallization) 층;
상기 금속 배선 층에 연결된 제1 반도체 디바이스;
상기 금속 배선 층에 연결된 제2 반도체 디바이스; 및
상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스를 캡슐화하는 봉지재
를 포함하며, 상기 봉지재는 상기 금속 배선 층 및 상기 반도체 기판과 물리적으로 접촉하는 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 봉지재는 몰딩 화합물을 포함하는 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 봉지재는 실리콘 산화물을 포함하는 것인 반도체 디바이스.
실시예 4. 실시예 3에 있어서,
지지 구조물이 상기 실리콘 산화물에 부착되는 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 봉지재는 상기 봉지재가 상기 반도체 기판 내로 연장됨에 따라 폭이 감소하는 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 반도체 기판을 통해 연장되는 관통 기판 비아;
상기 관통 기판 비아에 연결되는 재배선 층; 및
상기 재배선 층에 인접한 패시베이션 층
을 더 포함하는 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 패시베이션 층은 곡선형 측벽을 갖는 것인 반도체 디바이스.
실시예 8. 반도체 디바이스에 있어서,
반도체 기판 위의 금속 배선 층에 본딩된 제1 반도체 다이;
상기 금속 배선 층에 본딩된 제2 반도체 다이; 및
상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에서 연장되는 봉지재
를 포함하고,
상기 봉지재는 또한 상기 반도체 기판과 물리적으로 접촉하기 위해 상기 금속 배선 층을 통해 연장되는 것인 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 봉지재는 상기 금속 배선 층에 인접한 제1 폭 및 상기 반도체 기판에 인접한 상기 제1 폭보다 작은 제2 폭을 갖는 것인 반도체 디바이스.
실시예 10. 실시예 8에 있어서,
상기 봉지재는 상기 반도체 기판의 제2 표면과 평면인 제1 표면을 갖는 것인 반도체 디바이스.
실시예 11. 실시예 8에 있어서,
상기 봉지재는 산화물 재료인 것인 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 산화물 재료에 부착된 지지 구조물을 더 포함하는 반도체 디바이스.
실시예 13. 실시예 8에 있어서,
상기 반도체 기판을 통해 연장되는 관통 기판 비아;
상기 관통 기판 비아에 연결된 재배선 층; 및
상기 재배선 층에 인접한 패시베이션 층
을 더 포함하는 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 반도체 기판과 물리적으로 접촉하기 위해 상기 재배선 층을 통해 연장되는 제2 봉지재를 더 포함하는 반도체 디바이스.
실시예 15. 반도체 디바이스를 제조하는 방법에 있어서,
제1 반도체 다이를 반도체 기판을 포함하는 디바이스에 본딩하는 단계;
제2 반도체 다이를 상기 디바이스에 본딩하는 단계;
상기 반도체 기판에 개구를 형성하는 단계;
상기 개구를 충진 재료로 충진하는 단계; 및
상기 개구 내의 상기 충진 재료를 통해 상기 반도체 기판을 싱귤레이션하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 반도체 기판을 씨닝하여 관통 기판 비아를 노출시키는 단계;
상기 관통 기판 비아와 전기적으로 연결되는 재배선 층을 형성하는 단계; 및
상기 재배선 층 위에 패시베이션 층을 도포하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 16에 있어서,
상기 반도체 기판을 싱귤레이션하기 전에 상기 패시베이션 층을 통해 그리고 상기 반도체 기판 내로 연장되는 제2 개구를 형성하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 15에 있어서,
상기 개구를 충진하는 단계는 산화물 재료로 상기 개구를 충진하는 것인 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 18에 있어서,
지지 구조물을 상기 산화물 재료에 부착하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 15에 있어서,
상기 개구를 충진하는 단계는 몰딩 화합물로 상기 개구를 충진하는 것인 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판 상의 능동 디바이스를 연결하는 금속 배선(metallization) 층;
    상기 금속 배선 층에 연결된 제1 반도체 디바이스;
    상기 금속 배선 층에 연결된 제2 반도체 디바이스; 및
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스를 캡슐화하는 봉지재
    를 포함하며, 상기 봉지재는 상기 금속 배선 층 및 상기 반도체 기판과 물리적으로 접촉하는 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 봉지재는 몰딩 화합물을 포함하는 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 봉지재는 실리콘 산화물을 포함하는 것인 반도체 디바이스.
  4. 제3항에 있어서,
    지지 구조물이 상기 실리콘 산화물에 부착되는 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 봉지재는 상기 봉지재가 상기 반도체 기판 내로 연장됨에 따라 폭이 감소하는 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 반도체 기판을 통해 연장되는 관통 기판 비아;
    상기 관통 기판 비아에 연결되는 재배선 층; 및
    상기 재배선 층에 인접한 패시베이션 층
    을 더 포함하는 반도체 디바이스.
  7. 제6항에 있어서,
    상기 패시베이션 층은 곡선형 측벽을 갖는 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    반도체 기판 위의 금속 배선 층에 본딩된 제1 반도체 다이;
    상기 금속 배선 층에 본딩된 제2 반도체 다이; 및
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에서 연장되는 봉지재
    를 포함하고,
    상기 봉지재는 또한 상기 반도체 기판과 물리적으로 접촉하기 위해 상기 금속 배선 층을 통해 연장되는 것인 반도체 디바이스.
  9. 제8항에 있어서,
    상기 봉지재는 상기 금속 배선 층에 인접한 제1 폭 및 상기 반도체 기판에 인접한 상기 제1 폭보다 작은 제2 폭을 갖는 것인 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체 다이를 반도체 기판을 포함하는 디바이스에 본딩하는 단계;
    제2 반도체 다이를 상기 디바이스에 본딩하는 단계;
    상기 반도체 기판에 개구를 형성하는 단계;
    상기 개구를 충진 재료로 충진하는 단계; 및
    상기 개구 내의 상기 충진 재료를 통해 상기 반도체 기판을 싱귤레이션하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
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