JP2010157741A - スカロップ状側壁を有するシリコン貫通ビア - Google Patents

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Abstract

【課題】 スカロップ状側壁を有するシリコン貫通ビアを提供する。
【解決手段】 基板、前記基板を覆う、１つ以上の誘電体層、及び前記基板を穿通して延伸し、スカロップ状の表面の側壁を有し、前記側壁に沿ったスカロップは約０.０１μｍより大きい深さを有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。
【選択図】 図８

Description

本発明は、半導体デバイスに関し、特に、シリコン貫通ビアに関するものである。
集積回路（ＩＣ）の発明以来、半導体産業は、各種電子要素（例えば、トランジスタ、ダイオード、レジスタ、コンデンサなど）の集積密度の絶え間ない改善により、持続的な急成長を遂げている。この集積密度の改善は主に、最小形状の繰り返しの減少によるものである。
これらの集積化の改善は、集積素子に占有された体積は、基本的に半導体ウエハの表面上に位置する点で基本的に本来２次元（２Ｄ）のものである。リソグラフィーの劇的な改善は、２Ｄ集積回路構造でかなりの改善となったが、２次元で達成することができる密度には物理的限界がある。また、より多くのデバイスが１つのチップに入る時、より複雑な設計が必要になる。
回路密度を更に増加させる試みで、３次元（３Ｄ）ＩＣが研究されている。３次元ＩＣの典型的な製造プロセスでは、２つのダイが互いに接合され、電気的接続が基板上の各ダイとコンタクト（接触）パッド間に形成される。例えば、１つの試みは、互いの上部で２つのダイを接合することが含まれる。続いて、積層されたダイがキャリア基板に接合され、ワイヤーボンドが各ダイ上のコンタクトパッドとキャリア基板上のコンタクトパッドに電気的接続される。しかし、この試みは、ワイヤーボンディングのために、ダイよりも大きいキャリア基板を必要とする。
より最近の試みでは、シリコン貫通ビア（ＴＳＶｓ）に集中している。一般的に、ＴＳＶは、基板を貫通する垂直ビアをエッチングし、銅などの導電材料でビアを充填することで形成される。ＴＳＶは、半導体基板の背面に基板またはもう１つのダイの反対側の面の半導体回路への電気的コンタクトを提供するのに用いることができる。この方法では、より小さいパッケージサイズを維持しつつ積層することができる。
しかし、ＴＳＶの導電材料は、ＴＳＶの側壁から剥離する傾向を示すか、または高―低温度サイクルまたは熱ショック試験中にスライドする傾向を示す可能性がある。これにより、ＴＳＶの信頼性は低下している。また、ビアに導電材料を充填するには、ビアの垂直側壁にバリア層及び／或いはシード層を形成する必要がある。しかし、側壁の垂直特性により、良好な接着特性を有するバリア層及び／或いはシード層を形成することは困難であり、その結果、ＴＳＶを充填することは困難な可能性がある。
よって、ＴＳＶに対して、これらの問題を減少、または防ぐ必要がある。
本発明はスカロップ状（ｓｃａｌｌｏｐｅｄ）側壁を有するシリコン貫通ビアを提供する。
本発明の実施例によれば、半導体デバイスが提供される。半導体デバイスは、基板を覆う（ｏｖｅｒｌｙｉｎｇ）、１つ以上の誘電体層を有する基板を含む。ＴＳＶは、基板を穿通して延伸し、基板の側壁は、スカロップ状の表面を有し、スカロップは、約０.０１μｍより大きい深さを有する。
本発明のもう１つの実施例によれば、半導体デバイスを形成する方法が提供される。前記方法は、基板を提供し、基板上に電子回路構成を形成するステップを含む。１つ以上の誘電体層は、基板上に形成され、１つ以上の金属線は、１つ以上の誘電体層に形成される。スカロップ状側壁を有するＴＳＶは、基板の第１面から基板の第２面に延伸して形成される。ＴＳＶは、等方性エッチングを繰り返し実施して、凹所（ｒｅｃｅｓｓ）を形成し、凹所の側壁に沿って保護ライナを形成することで、少なくとも部分的に形成され、スカロップは、約０.０１μｍより大きい深さを有する。
本発明のもう１つの実施例によれば、半導体デバイスが提供される。半導体デバイスは、基板を覆う、１つ以上の誘電体層を有する基板を含む。ＴＳＶは、基板を穿通して延伸し、ＴＳＶが基板の第１面から基板の第２面に延伸するにつれて、各スカロップ状領域のＴＳＶの幅が前のスカロップ状領域のＴＳＶの幅より小さくなるように、ＴＳＶは、複数のスカロップ状領域を有する。
スカロップ状側壁を有するシリコン貫通ビアを提供する本発明の実施例によれば、従来の問題は、減少、解決、または回避され、技術的効果が達成される。
スカロップ状側壁を有するシリコン貫通ビアを形成する中間段階を示している。 スカロップ状側壁を有するシリコン貫通ビアを形成する中間段階を示している。 スカロップ状側壁を有するシリコン貫通ビアを形成する中間段階を示している。 スカロップ状側壁を有するシリコン貫通ビアを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。 本発明の実施例によるシリコン貫通ビアを有する半導体デバイスを形成する中間段階を示している。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
［実施例］
図１〜図４は、本発明の実施例によるシリコン貫通ビア（ＴＳＶ）を形成する各中間ステップを示している。まず、図１を参照して、その上を覆っているパターン化マスク１０４を有する一部の基板が表されている。基板１０２は、半導体基板、半導体デバイス（例えば、トランジスタ、コンデンサ、レジスタなど）を有する半導体基板、半導体デバイスと１つ以上の覆っている誘電体層及び／或いは金属化層など有する半導体基板のみを含むことができる。図１〜図４は、ＴＳＶを形成する方法を示すもので、ＴＳＶが形成される位置または層を限定するものではない。
パターン化マスク１０４は、ＴＳＶのパターン（実施例にしめされた１つ）を定め、パターン化されたフォトレジスト層を含むことができる。もう１つの実施例では、パターン化マスク１０４は、１つ以上の誘電体層のハードマスクを含むことができる。例えば、ハードマスクは、例えば熱酸化、化学蒸着（ＣＶＤ）などによって形成された二酸化ケイ素層または窒化ケイ素層であることができる。また、ハードマスクは、例えば酸窒化ケイ素などの他の誘電材料から形成することができる。例えば、二酸化ケイ素層と窒化ケイ素層などの多層ハードマスクも用いられることができる。また、他の材料、例えば金属、金属窒化物、金属酸化物なども用いられることができる。例えば、ハードマスクは、タングステンから形成されることができる。
図１に示されるように、続いてパターン化マスク１０４は、当分野で既知のフォトリソグラフィー技術を用いてパターン化される。通常、フォトリソグラフィー技術は、フォトレジスト材料を堆積し、パターンに応じてフォトレジスト材料を露光するステップを含む。その後、フォトレジスト材料は、フォトレジスト材料の一部を取り除くように現像される。残りのフォトレジスト材料は、後に続くプロセスのステップ、例えばエッチングの間、下敷き材料を保護する。この場合、フォトレジスト材料は、パターン化マスク１０４を形成するように用いられ、第１凹所１０６（これは下記に説明されるＴＳＶとなる）を画定する。
パターン化マスク１０４が形成されると、保護ライナのエッチングと堆積の交互プロセスが繰り返される。プロセスは、例えばボッシュプロセスなどの等方性ドライエッチングプロセスが好ましい。等方性ドライエッチングプロセス（異方性のエッチングプロセスと対照的に）を用いたことで、横方向と縦方向に延伸した凹所が形成されるため、アンダーカット領域を形成する。通常、ボッシュプロセスは、望みの凹所の深さに達するまで、基板１０２をエッチングする第１ガスを導入し、望みの深さに達した時に、第１ガスの導入が止められて、第２ガスが導入され、側壁の表面に沿って保護ライナを形成するステップを含む。第１ガスが再び導入された時、第１ガスは凹所の底部に沿って保護ライナを取り除き（側壁に沿って保護ライナを残す）、凹所の底部に沿って基板をエッチングし続ける。第１ガスと第２ガスを導入するプロセスは、望みの深さが得られるまで繰り返される。ボッシュプロセスは、垂直側壁の形成に用いられている。本発明の実施例では、ボッシュプロセスの変形例が用いられてスカロップ状側壁を有するシリコン貫通ビアを形成する。
例えば、約５０ｓｃｃｍ〜約２５０ｓｃｃｍの流速、約１０ｍＴｏｒｒ〜約１００ｍＴｏｒｒの圧力と、約１００ワット〜約３５００ワットの電力と、約２５℃〜約１００℃の温度で、約１秒〜約７秒の時間周期、例えばＳＦ６などのエッチングガスが導入されて、図１に示された凹所を形成する。このプロセスは、横方向と縦方向にエッチングする等方性エッチングとなり、図１に示されたアンダーカット領域を形成する。
その後、図２に示されるように、例えば高分子の保護ライナ２０８が約１００ｓｃｃｍ〜約３００ｓｃｃｍの流速、約１０ｍＴｏｒｒ〜約５０ｍＴｏｒｒの圧力と、約１０００ワット〜約３５００ワットの電力と、約２５℃〜約１００℃の温度で、約１秒〜約１０秒の時間周期、Ｃ４Ｆ８のガスを導入することによって形成されることができる。
続いて、図３では、エッチングガスが図１を参照して上記に論じたように、類似の処理パラメータを用いて再導入される。この場合、エッチングガスは、底部表面に沿って保護ライナ２０８を取り除き、もう１つの等方性エッチングプロセスを行う。第１エッチングプロセスの場合のように、等方性エッチングプロセスは、第２凹所３０２を横方向と縦方向に延伸させるため、もう１つのアンダーカット領域を形成する。よって、第１凹所１０６と第２凹所３０２の組み合わせは、不均一なまたはスカロップ状表面を形成する。スカロップの特徴は、約０.０１μｍ〜約５μｍ間の幅ｗを有することが好ましい。このサイズのスカロップは、より大きな摩擦力の生成と金属充填後のＴＳＶの空隙の減少または消去ということが判明している。
図４に示されるように、上述のプロセスは、望みの深さの開口を形成するために、何度も繰り返すことができる。開口を望みの深さに形成した後、保護ライナ２０８（図３を参照）は取り除かれ、開口は、導電材料で充填されてＴＳＶ４１０を形成することができる。好ましくは、バリア層４１２は、開口の側壁に沿って堆積されて拡散バリアを形成し、例えば銅の導電材料を基板１０２及び／或いは１つ以上の誘電体層に拡散するのを防ぐ。バリア層４１２は、例えば、窒素含有層、炭素含有層、水素含有層、ケイ素含有層、金属または不純物をドープした（例えば、ホウ素）金属含有層、例えば、タンタル、窒化タンタル、チタニウム、窒化チタン、チタンジルコニウム(titanium zirconium)、窒化ジルコニウムチタン(titanium zirconium nitride)、タングステン、窒化タングステン、コバルトホウ素、コバルトタングステン(cobalt tungsten)、合金、その他の組み合わせなどの誘電体及び／或いは導電バリア層を含むことができる。バリア層４１２は、例えば、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、スピン堆積（ｓｐｉｎ−ｏｎ ｄｅｐｏｓｉｔｉｏｎ）、または他の適当な方法によって形成されることができる。バリア層４１２は、約５０Å〜約５０，０００Åの間の厚さを有することができる。
バリア層４１２が形成された後、導電材料４１４がＴＳＶ４１０を形成するように用いられる。導電材料は、例えば銅、タングステン、アルミニウム、銀、その組み合わせなどであることができる。ある実施例では、シード層（図示せず）がバリア層４１２の上に形成され、電着プロセスが開口を充填するのに用いられるが他の適当な方法、例えば無電解析出、めっき、またはＣＶＤも用いることができる。プロセスは、開口を過剰充填し、例えば、化学機械研磨（ＣＭＰ）、エッチング、その組み合わせなどのプロセスを用いてＴＳＶ開口の外側に位置された余分な導電材料を取り除くプロセスを含むことができる。
滑らかな側壁を有する垂直、またはほぼ垂直のＴＳＶがシード層の形成及び／或いはＴＳＶの充填に最適でない表面を提供するということが判明している。これらの欠点を克服し、その上にシード層が形成されることができる、より良い表面を提供するために本発明の実施例は、上述のようなスカロップ状の表面を有する側壁を用いる。スカロップ状の側壁は、摩擦力と粘着力を増すことで、その上にシード（または他の）層が形成されることができる、より良い表面を提供するため、接続の信頼性を上げるということが判明している。
その後、特定のアプリケーションに適用するバックエンド（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ； ＢＥＯＬ）プロセス技術が実行されることができる。例えば、キャリア基板が取り付けられる、及び／或いは取り外されることができ、ウエハの背面は、薄膜化されてＴＳＶ４１０を露出し、分割（ｓｉｎｇｕｌａｔｉｏｎ）プロセスは、個別のダイに分割するなどのように実行されることができる。また注意するのは、本発明の実施例は、例えばダイとダイ（ｄｉｅ−ｔｏ−ｄｉｅ）結合配置（ｂｏｎｄｉｎｇ ｃｏｎｆｉｇｕｒａｔｉｏｎ）、ダイとウエハ（ｄｉｅ−ｔｏ−ｗａｆｅｒ）結合配置、またはウエハとウエハ（ｗａｆｅｒ−ｔｏ−ｗａｆｅｒ）結合配置などの多くの異なる状況に用いられることができる。
図５〜図８は、本発明の実施例によれば、例えば、図１〜図４を参照して上記に論じたシリコン貫通ビアのシリコン貫通ビアを形成する各中間ステップを示している。まず図５を参照して、ウエハ５００の一部は、その上に形成された電子回路構成５１２を有する半導体基板５１０を含む。半導体基板５１０は、例えばドープされたまたはドープされていないバルクシリコン、または絶縁体上半導体（ＳＯＩ）基板の能動層を含むことができる。通常、ＳＯＩ基板は、絶縁層上に形成されたシリコンなどの半導体材料の層を含む。絶縁層は、例えば埋め込み酸化膜（ＢＯＸ）またはシリコン酸化膜であることができる。絶縁層は、通常シリコンまたはガラス基板の基板に提供される。他の基板、例えば多層または傾斜基板も用いることができる。
半導体基板５１０に形成される電子回路構成５１２は、特定のアプリケーションに適合するどんなタイプの回路であることもできる。ある実施例では、回路は、１つ以上の誘電体層を有する基板上に形成された電子デバイスを含み、例えば１つ以上の誘電体層５１４が電子デバイスの上を覆う。金属層（図５に示されていない）は、誘電体層の間に形成され、電気信号を電子デバイス間に伝送することができる。電子デバイスは、１つ以上の誘電体層５１４に形成することもできる。１つ以上の誘電体層５１４は、１つ以上の層間絶縁（ＩＬＤ）層及び／或いは金属間誘電体（ＩＭＤ）層を含むことができる。
例えば、電子回路構成５１２は、例えば、トランジスタ、コンデンサ、レジスタ、ダイオード、フォトダイオード、ヒューズなどの相互に連結している各種のＮ型金属酸化物半導体（ＮＭＯＳ）及び／或いはＰ型金属酸化物半導体（ＰＭＯＳ）を含むことにより、１つ以上の機能を実現することができる。その機能は、メモリ構造、処理構造、センサ、増幅器、配電、入力／出力回路構成などとして含むことができる。当業者にはわかるように、上述の例は、本発明の応用を更に説明するために例示を目的として提供されたのにすぎず、いかなる方法によっても本発明を限定するものではない。他の回路は、特定の応用に適合するように用いることができる。ビア、コンタクト及び／或いは金属線（図示せず）は、電子回路構成５１２に交互接続するように用いることができる。
図６は、本発明の実施例による開口６１０の形成を示している。開口６１０は、図１〜図４を参照して上記に論じた技術を用いることで形成することができる。即ち、フォトリソグラフィー技術を用い、凹所に等方性エッチングを繰り返し実行して保護層（例えば高分子）を堆積してスカロップ状側壁を有する開口６１０を形成する。
しかし、図６に示された実施例では、開口６１０は、内側に傾斜した側壁を有することでＶ型の開口を形成する。開口６１０の傾斜は、１つ以上の誘電体層５１４と半導体基板５１０の表面の法線に対して、約０度〜約３０度の角度（図６の角度θによって表されている）を有することが好ましいが、角度θは、約０.５度より大きいことがより好ましい。傾斜した側壁は、エッチングと高分子堆積の時間間隔を変えることで形成することができる。例えば、エッチングの時間間隔を約５％〜４０％に徐々に減少し、高分子堆積の時間間隔を約５％〜４０％に増加する。
上述のように、スカロップ状側壁は、その上にシード層が形成されることができるより良い表面を提供する。傾斜した側壁は、側壁に沿ったシード（または他の）層を形成する能力を更に強めるということも判明している。よって、上述のように、開口６１０は、スカロップ状で且つ傾斜した側壁に形成され、後に続くプロセスステップでシード層の形成を更に助ける。
図７により続いて、本発明の実施例によれば、導電材料で開口６１０（図６を参照）を充填してＴＳＶ７１０を形成するプロセスを示している。バリア層７１２は、開口６１０を充填する前に、開口６１０の側壁に沿って堆積されて拡散バリアを形成し、例えば銅の導電材料を半導体基板５１０、または１つ以上の誘電体層５１４に拡散するのを防ぐ。バリア層７１２は、例えば、窒素含有層、炭素含有層、水素含有層、ケイ素含有層、金属または不純物をドープした（例えば、ホウ素）金属含有層、例えば、タンタル、窒化タンタル、チタニウム、窒化チタン、チタンジルコニウム、窒化ジルコニウムチタン、タングステン、窒化タングステン、コバルトホウ素、コバルトタングステン、合金、その組み合わせなどの誘電体または導電バリア層を含むことができる。バリア層７１２は、例えば、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、スピン堆積（ｓｐｉｎ−ｏｎ ｄｅｐｏｓｉｔｉｏｎ）、または他の適当な方法によって形成されることができる。バリア層７１２は、約５０Å〜約５０，０００Åの間の厚さを有することができる。
ＴＳＶ７１０を形成するように用いられる導電材料は、銅を含むのが好ましいが、他の導電材料、例えばタングステン、アルミニウム、銀、その組み合わせも選択的に用いられることができる。シード層（図示せず）がバリア層７１２の上に形成され、電着プロセスが開口６１０を充填するのに用いられるが他の適当な方法、例えば無電解析出、めっき、またはＣＶＤも用いられることができる。プロセスは、開口６１０を過剰充填し、例えば、化学機械研磨（ＣＭＰ）、エッチング、その組み合わせなどのプロセスを用いてＴＳＶ開口の外側に位置された余分な導電材料を取り除くプロセスを含むことができる。
図８は、本発明の実施例によればＴＳＶ７１０の上に付加層を形成しているのを示している。例示目的のために、ＴＳＶ７１０に電気コンタクトを提供する金属層８１０が示されているが、多層金属層と金属間誘電体層も用いることができることは理解すべきである。
また、図８は、半導体基板５１０の背面上にＴＳＶ７１０を露出しているのが示されている。好ましい実施例では、ＴＳＶ７１０は、平坦化とエッチングステップの組み合わせを用いて露出されている。まず、研削または化学機械研磨などの平坦化プロセスがＴＳＶ７１０を露出するように実施されることができる。その後、エッチングプロセスは、半導体基板５１０を陥凹（リセス）するのに用いることができ、図８に示されたように、ＴＳＶ７１０を半導体基板５１０の背面から突出させる。ＴＳＶ７１０が銅からなる実施例では、半導体基板５１０は、HBr/O2、HBr/Cl2/O2、 SF6/Cl2、 SF6 プラズマなどのウェットエッチングまたはドライエッチングプロセスを行うことで陥凹することができる。
その後、その他の特定のアプリケーションに適合するＢＥＯＬ処理技術を実施することができる。例えば、ウエハとウエハ（ｗａｆｅｒ−ｔｏ−ｗａｆｅｒ）、ウエハとダイ（ｗａｆｅｒ−ｔｏ−ｄｉｅ）、またはダイとダイ（ｄｉｅ−ｔｏ−ｄｉｅ）結合技術（ｂｏｎｄｉｎｇ ｔｅｃｈｎｉｑｕｅｓ）を用いることができ、再配線（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌｉｎｅ）を形成することができ、保護層を形成することができ、封止材(encapsulant)を形成するができ、分割(singulation)プロセスを行うことができるなどの処理技術が実施される。
図９〜図１０は、ＴＳＶを形成するもう１つの実施例を示している。ＴＳＶは、逆Ｖ型を有する。図９〜図１０は、図５に上述したようなウエハと見なし、同じ参照番号は、同じ素子を表す。
以下に更に詳しく説明されるように、本実施例は、半導体基板５１０の背面（電子回路構成に相対する基板面）からＴＳＶを形成する。図１〜図８を参照して上記に論じた実施例に用いられ時間を計ったエッチングプロセスとは対照的に、本実施例のＴＳＶの形成に用いるエッチングプロセスは、例えばゲート電極、蓄電板などの電子回路構成の特徴をエッチング停止層として用いる。しかし、注意するのは、電子回路構成の特徴は、周囲材料に比べ、高いエッチング選択性を有することである。
図９を参照して、半導体基板５１０の背面から形成された逆Ｖ型を有する開口９１０が表されている。開口９１０は、図７を参照して上記に論じた開口６１０と類似の方法、例えば、類似のフォトリソグラフィー技術、エッチングプロセスなどの電子回路構成５１２をエッチング停止層として用いるエッチングプロセスを除いて類似の方法で形成することができる。好ましい実施例では、電子回路構成は、半導体基板５１０及び／或いは１つ以上の誘電体層５１４に対して高いエッチング選択性を有する材料から形成されるゲート電極、蓄電板などである。
また、注意するのは、説明のために電子回路構成５１２は、１つ以上の誘電体層５１４内にのみ形成するように示される。他の実施例では、電子回路構成は半導体基板５１０に、または半導体基板５１０の凹所に形成することができる。
図１０は、本発明の実施例によれば、導電材料で開口９１０（図９を参照）を充填してＴＳＶ１０１０を形成するプロセスを示している。バリア層１０１２は、開口９１０を充填する前に、開口９１０の側壁に沿って形成することができる。ＴＳＶ１０１０とバリア層１０１２は、図７を参照して上記に論じた、ＴＳＶ７１０とバリア層７１２に用いるプロセスに類似したプロセスを用いて形成することができる。
図１１は、ＴＳＶ１０１０が半導体基板５１０の背面から突出する、ＴＳＶ１０１０の選択的な露出を示している。エッチングプロセスは、半導体基板５１０を陥凹するように実施され、これにより図１１に示されるように、ＴＳＶ１０１０を残して半導体基板５１０の背面から突出させる。ＴＳＶ１０１０が銅からなる実施例では、半導体基板５１０は、上述のドライエッチングプロセスを行うことで陥凹することができる。
その後、その他の特定のアプリケーションに適合するＢＥＯＬ処理技術が実施することができる。例えば、ウエハとウエハ、ウエハとダイ、またはダイとダイ結合技術が用いられ、再配線を形成することができ、保護層を形成することができ、封止材を形成することができ、分割プロセスを形成することができるなどの処理技術が実施される。
図１２は、逆Ｖ型ＴＳＶ１２１０とバリア層１２１２が形成されるもう１つの実施例を示している。本実施例は、電子回路構成５１２（図１１を参照）でなく、金属線１２１４がエッチング停止層として用いられている以外は、図９〜図１１を参照して上記に論じた実施例に類似している。金属線１２１４は、どの金属層（Ｍ１、Ｍ２、Ｍ３など）上にでも形成される金属線であってもよい。図９〜図１１を参照して上記に論じたように、基板５１０の表面からＴＳＶ１２１０を突出するエッチバックプロセスを含む、類似のプロセス及び／或いは材料がＴＳＶ１２１０とバリア層１２１２を形成するのに用いることができる。
その後、その他の特定のアプリケーションに適合するＢＥＯＬ処理技術を実施することができる。例えば、ウエハとウエハ、ウエハとダイ、またはダイとダイ結合技術が用いることができ、再配線を形成することができ、保護層を形成することができ、封止材を形成することができ、分割プロセスを行うことができるなどの処理技術が実施される。
図１３は、逆Ｖ型ＴＳＶ１３１０が形成される、もう１つの実施例が表されている。本実施例は、電子回路構成５１２（図１１を参照）または金属線（図１２を参照）でなく、半導体基板５１０と１つ以上の誘電体層５１４間のインターフェースがエッチング停止層として用いられることを除いて、図９〜図１２を参照して上記に論じた実施例に類似している。エッチング選択性を向上させるためには、半導体基板５１０と１つ以上の誘電体層５１４間のインターフェースに形成されたシリサイド領域または他の構造を用いることが望ましい。例えば、ある実施例では、トランジスタ電子回路構成５１２のソース／ドレイン領域に形成されたシリサイド領域がエッチング停止層として用いられる。この例では、ＴＳＶ１３１０は、トランジスタのソース／ドレイン領域に直接コンタクトするように用いることができる。また、バリア層１３１２も形成することができる。図９〜図１１を参照して上記に論じたように、基板５１０の表面からＴＳＶ１３１０を突出するエッチバックプロセスを含む、類似のプロセスと材料がＴＳＶ１３１０とバリア層１３１２を形成するのに用いることができる。
その後、その他の特定のアプリケーションに適合するＢＥＯＬ処理技術を実施することができる。例えば、ウエハとウエハ、ウエハとダイ、またはダイとダイ結合技術が用いられる、再配線を形成することができ、保護層を形成することができ、封止材を形成することができ、分割プロセスを形成することができるなどの処理技術が実施される。
当業者には理解できるように、上記論じたＶ型と逆Ｖ型ＴＳＶは、多くの異なる構成に用いることができる。例えば、上述のＴＳＶは、同じダイの電子回路構成に電気的コンタクトを提供するのに用いるか、またはその他のダイ及び／或いはキャリア板との間の電気信号を伝送するのに用いることができる。よって、上述のＴＳＶを有するダイは、その他のダイ及び／或いはキャリア板に実装することができる。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
１０２ 基板
１０４ パターン化マスク
１０６ 第１凹所
２０８ 保護ライナ
３０２ 第２凹所
４１０、７１０、１０１０ シリコン貫通ビア（ＴＳＶ）
４１２ バリア層
４１４ 導電材料
５００ ウエハ
５１０ 半導体基板
５１２ 電子回路構成
５１４ 誘電体層
６１０ 開口
７１２ バリア層
８１０ 金属層
９１０ 開口
１０１２ バリア層
θ 角度

Claims (15)

  1. 基板、
    前記基板を覆う、１つ以上の誘電体層、及び
    前記基板を穿通して延伸し、スカロップ状の表面の側壁を有し、前記側壁に沿ったスカロップは約０.０１μｍより大きい深さを有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。
  2. 前記基板のデバイス面から前記基板の背面に延伸するにつれ、前記ＴＳＶは、狭くなる請求項１に記載の半導体デバイス。
  3. 前記基板の背面から前記基板のデバイス面に延伸するにつれ、前記ＴＳＶは、狭くなる請求項１に記載の半導体デバイス。
  4. 前記ＴＳＶは、前記基板上に形成された電子回路構成と直接コンタクトする請求項３に記載の半導体デバイス。
  5. 前記ＴＳＶは、金属層と直接コンタクトを形成する請求項３に記載の半導体デバイス。
  6. 前記ＴＳＶは、前記基板と１つ以上の誘電体層間のインターフェースで停止する請求項３に記載の半導体デバイス。
  7. 前記側壁は、前記基板の表面法線に対して約５度より大きい角度で傾斜する請求項１に記載の半導体デバイス。
  8. 半導体デバイスを形成する方法であって、前記方法は、
    基板を提供するステップ、
    前記基板上に電子回路構成を形成するステップ、
    前記基板上に１つ以上の誘電体層を形成するステップ、
    １つ以上の金属線を１つ以上の誘電体層に形成するステップ、及び
    前記基板の第１面から前記基板の第２面に延伸するステップであって、スカロップ状の表面をした側壁を有し、この形成ステップは、等方性エッチングを繰り返し実施して凹所を形成し、前記凹所の側壁に沿って保護ライナを形成することで、少なくとも部分的に実施され、前記スカロップ状の表面は、約０.０１μｍより大きい深さを有するＴＳＶを形成するステップを含む方法。
  9. 前記ＴＳＶを形成するステップは、
    前記保護ライナを取り除くステップ、
    前記側壁に沿ってバリア層を形成するステップ、及び
    前記凹所を導電材料で充填するステップを更に含む請求項８に記載の方法。
  10. 前記保護ライナは高分子を含む請求項８に記載の方法。
  11. 前記第１面は、前記基板の回路面である請求項８に記載の方法。
  12. 前記ＴＳＶの形成は、１つ以上の誘電体層を穿通してエッチングし、前記基板を部分的に穿通してエッチングすることで実施される請求項８に記載の方法。
  13. 前記基板の背面を薄膜化し、前記ＴＳＶを前記基板の背面から突出させるステップを更に含む請求項８に記載の方法。
  14. 前記ＴＳＶの形成は、ゲート電極、金属線、または金属線がエッチング停止層の役割を果たすエッチングプロセスを用いて実施される請求項８に記載の方法。
  15. 基板、
    前記基板を覆う１つ以上の誘電体層、及び
    前記基板を穿通して延伸し、前記ＴＳＶが前記基板の第１面から前記基板の第２面に延伸した時、前記ＴＳＶは、複数のスカロップ状領域を有し、各スカロップ状領域のＴＳＶの幅が前のスカロップ状領域のＴＳＶの幅より小さくなるシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。
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