CN110189985B - 一种键合结构及其制造方法 - Google Patents

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Abstract

本申请提供一种键合结构及其制造方法中，在进行第n片晶圆与第n‑1片晶圆的键合时，可以从第n片晶圆的键合面进行第一边缘修整，第一边缘修整的宽度为Wn，随着n的增大，第一边缘修整宽度可以逐渐增大，这是因为在晶圆边缘部位，通常不够平整，导致晶圆在键合时存在缝隙，在对晶圆进行边缘修整后，可以去除第n片晶圆的边缘处不平整的部分，将第n片晶圆的键合面朝向第n‑1片晶圆的键合面，进行第n片晶圆与第n‑1片晶圆的键合，降低晶圆键合界面之间存在缝隙的可能，提高晶圆间的键合强度，再进行第n片晶圆衬底的减薄，以形成第n‑1晶圆堆叠，由于相邻晶圆之间的键合强度较大，因此形成的晶圆堆叠的可靠性较高，裂片的风险较低。

Description

一种键合结构及其制造方法
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种键合结构及其制造方法。
背景技术
随着半导体技术的不断发展，3D-IC(三维集成电路)技术得到了广泛的应用，其是利用晶圆级封装技术将不同功能的晶圆堆叠键合在一起，该技术具有高性能、低成本且高集成度的优点。
在晶圆级封装技术的实现中，键合过程中需要确保晶圆键合界面之间完全粘合且没有缝隙，否则会降低晶圆间的键合强度，在后续减薄或其他工艺中存在裂片的风险。
发明内容
有鉴于此，本申请的目的在于提供一种键合结构及其制造方法，降低了晶圆键合界面之间存在缝隙的可能，提高晶圆间的键合强度。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供了一种键合结构的制造方法，包括：
依次将N片晶圆进行键合，其中，第n片晶圆与第n-1片晶圆的键合步骤，包括：
从第n片晶圆的键合面进行第一边缘修整，所述第一边缘修整的宽度为Wn，所述第一边缘修整的深度至第n片晶圆的衬底中；
将所述第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合；
进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠；
其中，N为大于1的自然数，n从2至N，当N≥3时，且当n≥3时，Wn＞Wn-1。
可选的，所述N片晶圆中相邻晶圆间的键合方式包括多种。
可选的，所述N片晶圆中相邻晶圆间的键合方式包括一种。
可选的，所述键合方式包括利用单一材料键合层进行键合或混合键合。
可选的，所述进行第n片晶圆衬底的减薄，包括：
所述减薄包括：采用化学机械研磨进行的第一减薄，以及而后采用化学腐蚀进行的第二减薄。
可选的，在所述第n片晶圆与第n-1片晶圆的键合步骤中，进行第n片晶圆衬底的减薄之后，还包括：
对所述第n-1晶圆堆叠进行第二边缘修整，所述第二边缘修整的宽度为Dn-1，所述第二边缘修整的深度至第1片晶圆的衬底中，当N≥3且n≥2时，Wn+1＞Dn-1＞Wn。
本申请实施例提供了一种键合结构，包括：
由N片晶圆依次键合形成的晶圆堆叠，所述晶圆堆叠的边缘具有缺口，所述缺口从晶圆堆叠的一个表面贯穿至晶圆堆叠另一个表面所在衬底中。
可选的，所述N片晶圆中相邻晶圆间的键合方式包括多种。
可选的，所述N片晶圆中相邻晶圆间的键合方式包括一种。
可选的，所述键合方式包括利用单一材料键合层进行键合或混合键合。
本申请实施例提供的一种键合结构及其制造方法中，在进行第n片晶圆与第n-1片晶圆的键合时，可以从第n片晶圆的键合面进行第一边缘修整，第一边缘修整的宽度为Wn，随着n的增大，第一边缘修整宽度可以逐渐增大，这是因为在晶圆边缘部位，通常不够平整，导致晶圆在键合时存在缝隙，在对晶圆进行边缘修整后，可以去除第n片晶圆的边缘处不平整的部分，将第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合，降低晶圆键合界面之间存在缝隙的可能，提高晶圆间的键合强度，再进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠，由于相邻晶圆之间的键合强度较大，因此形成的晶圆堆叠的可靠性较高，裂片的风险较低。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了现有技术中的一种晶圆堆叠的示意图；
图2示出了根据本申请实施例的键合结构中第n片晶圆与第n-1片晶圆的键合方法的流程示意图；
图3-9示出了根据本申请实施例的键合结构中第n片晶圆与第n-1片晶圆的键合过程中的晶圆示意图；
图10示出了本申请实施例中一种键合结构的制造方法的流程示意图；
图11-18示出了根据本申请实施例的制造方法形成键合结构过程中的晶圆示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在晶圆级封装技术的实现中，键合过程中需要确保晶圆键合界面之间完全粘合且没有缝隙，否则会降低晶圆间键合强度，在后续减薄或其他工艺中存在裂片的风险。
然而，发明人经过研究发现，晶圆的边缘位置通常不够平整，参考图1所示，为本申请实施例提供的一种晶圆堆叠的示意图，该晶圆堆叠包括第一晶圆100和第二晶圆200，其中，第一晶圆100包括衬底101以及衬底101上的器件结构102，将第一晶圆100形成有器件结构的表面作为第一晶圆100的正面，与第一晶圆100的正面相对的表面作为第一晶圆100的背面；第二晶圆200与第一晶圆100的结构类似，可以包括衬底201以及衬底201上的器件结构202，将第二晶圆200形成有器件结构的表面作为第二晶圆200的正面，与第二晶圆200的正面相对的表面作为第二晶圆200的背面。
第一晶圆100的正面可以和第二晶圆200的正面相对键合，形成键合面210，在第一晶圆100和第二晶圆200的正面的边缘均不够平整，而是构成具有一定弧度的曲面，当然，在具体应用中，第一晶圆100和第二晶圆200的边缘还可以有其他形状，例如出现凹凸结构等。由于第一晶圆和第二晶圆的边缘不平整，因此键合面210在边缘处存在缝隙，很容易开裂，降低了晶圆间键合强度。
基于此，本申请实施例提供了一种键合结构及其制造方法中，在进行第n片晶圆与第n-1片晶圆的键合时，可以从第n片晶圆的键合面进行第一边缘修整，第一边缘修整的宽度为Wn，随着n的增大，第一边缘修整宽度可以逐渐增大，这是因为在晶圆边缘部位，通常不够平整，导致晶圆在键合时存在缝隙，在对晶圆进行边缘修整后，可以去除第n片晶圆的边缘处不平整的部分，将第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合，降低晶圆键合界面之间存在缝隙的可能，提高晶圆间的键合强度，再进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠，由于相邻晶圆之间的键合强度较大，因此形成的晶圆堆叠的可靠性较高，裂片的风险较低。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图2和附图3-9对具体的实施例进行详细的描述。
本申请实施例提供的一种键合结构的制造方法中，可以依次将N个晶圆键合在一起形成第N-1晶圆堆叠，其中，第n片晶圆与第n-1片晶圆的键合步骤(n为2到N之间的数)可以参考以下说明，也就是说，通过重复执行第n片晶圆与第n-1片晶圆的键合步骤，可以依次将N个晶圆键合在一起。可以理解的是，本申请中的N为大于1的自然数，也就是说N至少为2，可以将2片或2片以上的晶圆按照本申请的方法进行键合，键合的总次数为N-1次，n从2至N。
例如n为2时，可以根据该键合步骤将第1片晶圆与第2片晶圆键合，形成第1晶圆堆叠，而后令n为3时，可以根据该键合步骤将第2片晶圆和第3片晶圆键合，也就是在第1晶圆堆叠上键合第3片晶圆，形成第2晶圆堆叠，以此类推。
参考图2所示，为本申请实施例提供的一种键合结构中第n片晶圆与第n-1片晶圆的键合方法的流程示意图，包括以下步骤：
S101，从第n片晶圆的键合面进行第一边缘修整，参考图3和图4所示。
在本申请实施例中，用于键合的各个晶圆已经完成了进行键合之前的所有工艺，每个晶圆上可以已经形成有所需的器件结构以及用于电连接器件结构的互连层，其中，器件结构可以由介质层覆盖，该介质层可以为叠层结构，可以包括层间介质层、金属间介质层及键合层等，互连层形成于介质层中。
其中，器件结构可以为MOS器件、存储器件和/或其他无源器件，存储器件可以包括非易失性存储器或随机存储器等，非易失性存储器例如可以包括NOR型闪存、NAND型闪存等浮栅场效应晶体管或者铁电存储器、相变存储器等，器件结构可以为平面型器件或立体器件，立体器件例如可以为FIN-FET(鳍式场效应晶体管)、三维存储器等。互连层中可以包括接触塞、过孔、金属层等，互连层可以包括一层或多层，互连层可以为金属材料，例如可以为钨、铝、铜等。
在本申请实施例中，各个晶圆上的器件结构可以不同，例如可以是不同类型的器件或具有不同操作的电压的同一类型的器件；在同一晶圆上的器件结构可以相同，也可以不同。
在进行第n片晶圆和第n-1片晶圆键合之前，可以从第n片晶圆的键合面进行第一边缘修整，第一边缘修整的宽度可以为Wn，第一边缘修整的深度至第n片晶圆的衬底中。在本申请实施例中，Wn可以随着n的增大而不断增大，即在n≥3时，Wn＞Wn-1，举例来说，对第3片晶圆300的第一边缘修整的宽度W3大于对第2片晶圆200的第一边缘修整的宽度W2，对第4片晶圆400的第一边缘修整的宽度W4大于对第3片晶圆300的第一边缘修整的宽度W3。
以n为2为例，即以第1片晶圆和第2片晶圆的键合过程为例。其中，第1片晶圆可以是第一晶圆100，包括衬底101以及衬底101上的器件结构102，第1片晶圆100的正面可以作为键合面；第2片晶圆可以是第二晶圆200，包括衬底201以及衬底201上的器件结构202，第2片晶圆200的正面可以作为键合面。
在进行第2片晶圆200和第1片晶圆100的键合之前，可以从第2片晶圆200的键合面进行第一边缘修整，第一边缘修整的深度可以至第2片晶圆200的衬底201中，第一边缘修整的宽度为W2。其中，W2的尺寸可以大于第2片晶圆200的边缘弯曲部分的尺寸，参考图3所示，对第2片晶圆200进行第一边缘修整后，第2片晶圆200中的不平整部分都被去除，这样可以减少后续形成的晶圆堆叠中键合面处的缝隙。而若W2的尺寸小于第2片晶圆200的边缘弯曲部分的尺寸，参考图4所示，第2片晶圆200中的不平整部分并未被完全去除，则第1片晶圆100和第2片晶圆200在键合后，形成的键合面210的边缘处存在缝隙，在后续的工艺中容易开裂。
在本申请中，第1片晶圆100作为整个键合结构的最底层的晶圆，其他的晶圆在第1片晶圆之上依次进行键合，对于第1片晶圆100，在本申请一些实施例中，参考图5所示，可以从第1片晶圆100的键合面进行边缘修整，边缘修整的宽度W1可以是任意的，例如可以是小于第1片晶圆100的边缘弯曲部分的尺寸，参考图5所示，也可以是大于第1片晶圆100的边缘弯曲部分的尺寸，以提高第1片晶圆100和第2片晶圆200的键合强度。
在本申请另一些实施例中，可以并不对第1片晶圆100进行边缘修整，参考图7所示，可以在第2片晶圆200进行边缘修整之后，将第2片晶圆键合至第1片晶圆100，为了保证键合强度与键合质量，可以使得第2片晶圆200边缘修整的宽度W2大于第1片晶圆100的边缘弯曲部分的尺寸。
对第n个晶圆进行第一边缘修整的方式，可以根据实际情况而定。以对第2片晶圆200进行第一边缘修整为例，参考图6所示，可以沿着图中的虚线方向进行修整，从而去除第2片晶圆200边缘的不平整部分，虚线可以是在不同区域与晶圆的外周距离相同的圆形曲线，边缘修整宽度为晶圆不同区域的修整边沿相对于晶圆的外周的距离。在实际操作中，本申请实施例中边缘修整的边沿还可以沿着直线进行，此时可以在与修整边沿临近的晶圆外周作与修整边沿平行的切线，修整边沿与切线的距离可以作为边缘修整宽度。
S102，将第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合，参考图7所示。
第n片晶圆的键合面上可以形成有用于键合的材料层，根据不同的设计和键合方式，该键合材料层可以为介质材料的粘合层，例如氧化硅、氮化硅等，通过粘合层之间的分子力实现两个晶圆的键合，还可以采用混合键合(hybird bonding)的方式进行键合，两晶圆正面上形成有介质材料的粘合层以及金属键合孔，将键合孔对准之后实现二晶圆的混合键合。
可以理解的是，在一个晶圆堆叠中，可以包括N个晶圆，在这N片晶圆中，相邻的晶圆之间的键合方式相同，即只有一种键合方式，例如所有相邻晶圆之间均通过单一材料键合层实现两个晶圆的键合，或者均通过混合键合的方式进行键合；相邻的晶圆之间的键合方式可以包括多种，例如一部分相邻晶圆之间通过单一材料键合层实现键合，而另一部分相邻晶圆之间通过混合键合的方式进行键合。
参考图7所示，可以将第1片晶圆100和第2片晶圆200的正面键合在一起，形成键合面210，键合面210可以由介质材料的粘合层形成。由于第2片晶圆200进行过第一边缘修整，其中的不平整部分都被去除，这样可以减少键合面210处出现缝隙的可能。
S103，进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠，参考图8和图9所示。
在将第n片晶圆和第n-1片晶圆键合后，可以进行第n片晶圆衬底的减薄，从而形成第n-1晶圆堆叠，减薄的方式包括采用化学机械研磨的第一减薄，以及采用化学腐蚀的第二减薄。由于第n片晶圆经过第一边缘修整，对第n片晶圆的衬底进行的减薄可以将经过第一边缘修整后剩余的较宽的衬底去除，使第n片晶圆在垂直于键合面的方向上宽度一致，当然，对第n片晶圆的衬底进行的减薄也可以去除更多的衬底材料，具体去除的厚度可以根据实际情况而定。
例如，第1片晶圆100和第2片晶圆200键合后，可以进行第2片晶圆200的衬底201的减薄，以形成第1晶圆堆叠1001，第1晶圆堆叠1001中包括第1片晶圆100和第2片晶圆200，参考图8所示。
当N为2时，也就是仅存在2片进行键合时，至此就形成了本申请实施例的键合结构，而当N大于2时，需要在上述的第1晶圆堆叠1001之上继续进行其他晶圆的键合。
在进行第n片晶圆衬底的减薄之后，则还可以对第n-1晶圆堆叠进行第二边缘修整，第二边缘修整的宽度为Dn-1，对第n-1晶圆堆叠的第二边缘修整的过程中，可以去除部分第n晶圆的边缘，因此Dn-1可以大于对第n片晶圆的第一边缘修整的宽度Wn，即Dn-1＞Wn，第二边缘修整的深度至第1片晶圆100的衬底101中。当然，对第n-1晶圆堆叠的第二边缘修整的过程中，也可以不去除部分第n晶圆的边缘，而是去除其他晶圆的边缘，使其他晶圆的边缘与第n晶圆的边缘齐平，因此Dn-1也可以等于对第n片晶圆的第一边缘修整的宽度Wn，即Dn-1＝Wn。
以n为2为例，参考图8所示，可以沿着虚线部分对第1晶圆堆叠1001进行第二边缘修整，边缘修整的宽度为D1，经过第二边缘修整后的第1晶圆堆叠1001可以参考图9所示。
通过对第n-1晶圆堆叠进行第二边缘修整，还可以去除在对第n片晶圆进行减薄时对第n片晶圆的边缘以及其他晶圆的边缘的损伤部分，例如在对第2片晶圆200的衬底201进行减薄时，可能对第1片晶圆100的边缘以及第2片晶圆200的边缘造成损伤，导致第1片晶圆100的边缘以及第2片晶圆200的边缘不平整，因此可以通过对第1晶圆堆叠1001进行第二边缘修整，从而去除不平整的第1片晶圆100的边缘部分以及不平整的第2片晶圆200的边缘，提高第1晶圆堆叠1001的键合强度。
也就是说，在对第n-1晶圆堆叠进行第二边缘修整后，第n-1晶圆堆叠的整体边缘修整宽度为Dn-1，而在若存在第n+1个晶圆与第n个晶圆进行键合时，第n+1个晶圆的第一边缘修整宽度可以大于或等于第n-1晶圆堆叠的整体边缘修整宽度为Dn-1，也就是说，第n+1个晶圆的宽度小于或等于第n-1晶圆堆叠的宽度，有利于提高后续形成的第n晶圆堆叠的键合强度。
本申请实施例提供的一种键合结构的制造方法中，在进行第n片晶圆与第n-1片晶圆的键合时，可以从第n片晶圆的键合面进行第一边缘修整，第一边缘修整的宽度为Wn，随着n的增大，第一边缘修整宽度可以逐渐增大，这是因为在晶圆边缘部位，通常不够平整，导致晶圆在键合时存在缝隙，在对晶圆进行边缘修整后，可以去除第n片晶圆的边缘处不平整的部分，将第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合，降低晶圆键合界面之间存在缝隙的可能，提高晶圆间的键合强度，再进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠，由于相邻晶圆之间的键合强度较大，因此形成的晶圆堆叠的可靠性较高，裂片的风险较低。
下面结合流程图10以及附图11-18，在具体场景中介绍n为2、3和4，以形成第1晶圆堆叠1001、第2晶圆堆叠1002和第3晶圆堆叠1003的情况，参考图10所示，为本申请实施例中一种键合结构的制造方法的流程示意图，包括以下步骤：
S201，从第2片晶圆200的键合面进行第一边缘修整，参考图3所示。
第2片晶圆200可以包括衬底201以及衬底201上的器件结构202，在进行第2片晶圆200和第1片晶圆100的键合之前，可以从第2片晶圆200的键合面进行第一边缘修整，对第2片晶圆200的第一边缘修整的深度可以至第2片晶圆200的衬底201中，第一边缘修整的宽度为W2。其中，W2的尺寸可以大于第2片晶圆200的边缘弯曲部分的尺寸，参考图3所示，对第2片晶圆200进行第一边缘修整后，第2片晶圆200中的不平整部分都被去除，这样可以减少后续形成的晶圆堆叠中键合面处的缝隙。
对第2片晶圆200进行第一边缘修整的方式，可以根据实际情况而定。参考图6所示，可以沿着图中的虚线方向进行修整，从而去除第2片晶圆200边缘的不平整部分，从图中可以看出，本申请实施例中可以沿着直线进行边缘修整，也可以沿着曲线进行边缘修整。当然，在对晶圆进行边缘修整时，应该避开晶圆中的器件结构，以不损坏器件结构作为前提。
S202，将第2片晶圆200的键合面朝向第1片晶圆100的键合面，进行第2片晶圆200与第1片晶圆100的键合，参考图7所示。
第2片晶圆200的键合面上可以形成有用于键合的材料层，根据不同的设计和键合方式，该键合材料层可以为介质材料的粘合层，例如氧化硅、氮化硅等，通过粘合层之间的分子力实现两个晶圆的键合，还可以采用混合键合(hybird bonding)的方式进行键合，两晶圆正面上形成有介质材料的粘合层以及金属键合孔，将键合孔对准之后实现二晶圆的混合键合。
参考图7所示，可以将第1片晶圆100的正面和第2片晶圆200的正面键合在一起，形成键合面210，键合面210可以由介质材料的粘合层形成。由于第2片晶圆200进行过第一边缘修整，其中的不平整部分都被去除，这样可以减少键合面210处出现缝隙的可能。
S203，进行第2片晶圆200衬底201的减薄，以形成第1晶圆堆叠1001，参考图8和图9所示。
在将第1片晶圆100和第2片晶圆200键合后，可以进行第2片晶圆200的衬底201的减薄，以形成第1晶圆堆叠1001，第1晶圆堆叠1001中包括第1片晶圆100和第2片晶圆200，参考图8所示。减薄的方式包括采用化学机械研磨的第一减薄，以及采用化学腐蚀的第二减薄。
由于第2片晶圆200经过第一边缘修整，对第2片晶圆200的衬底201进行的减薄可以将经过第一边缘修整后剩余的较宽的衬底201去除，使第2片晶圆200在垂直于键合面210的方向上宽度一致，当然，对第2片晶圆200的衬底201进行的减薄也可以去除更多的衬底材料，具体去除的厚度可以根据实际情况而定。
在进行第2片晶圆200衬底201的减薄之后，由于第2片晶圆200和第1片晶圆100的大小不一致，则还可以对形成的第1晶圆堆叠1001进行第二边缘修整，第二边缘修整的宽度为D1，对第1晶圆堆叠1001的第二边缘修整的过程中，可以去除部分第2晶圆的边缘，因此D1可以大于或等于对第2片晶圆200的第一边缘修整的宽度W2，即D1≥W2，第二边缘修整的深度至第1片晶圆100的衬底101中，参考图8所示，可以沿着虚线部分对第1晶圆堆叠1001进行第二边缘修整，第二边缘修整后的第1晶圆堆叠1001可以参考图9所示。
S204，从第3片晶圆300的键合面进行第一边缘修整，参考图11所示。
第3片晶圆300可以包括衬底301以及衬底301上的器件结构302，在进行第3片晶圆300和第2片晶圆200的键合之前，可以从第3片晶圆300的键合面进行第一边缘修整，对第3片晶圆300的第一边缘修整的深度可以至第3片晶圆300的衬底301中，第一边缘修整的宽度为W3。其中，W3的尺寸可以大于第3片晶圆300的边缘弯曲表面的尺寸，参考图11所示，对第3片晶圆300进行第一边缘修整后，第3片晶圆300中的不平整部分都被去除，这样可以减少后续形成的晶圆堆叠中键合面处的缝隙。
对第3片晶圆300进行第一边缘修整的方式，可以参考对第2片晶圆200进行第一边缘修整的方式，通常来说，对第3片晶圆300进行第一边缘修整的方式可以与对第2片晶圆200进行第一边缘修整的方式相同。
在本申请实施例中，对第3片晶圆300的第一边缘修整的宽度可以大于对第2片晶圆200的第一边缘修整的宽度，即W3＞W2，同时，对第3片晶圆300的第一边缘修整的宽度可以大于对第1晶圆堆叠1001的第二边缘修整的宽度，即W3＞D1，也就是说，W3＞D1≥W2。
S205，将第3片晶圆300的键合面朝向第2片晶圆200的键合面，进行第3片晶圆300与第2片晶圆200的键合，参考图12所示。
第3片晶圆300的键合面上可以形成有用于键合的材料层，根据不同的设计和键合方式，该键合材料层可以为介质材料的粘合层，例如氧化硅、氮化硅等，通过粘合层之间的分子力实现两个晶圆的键合，还可以采用混合键合的方式进行键合，两晶圆正面上形成有介质材料的粘合层以及金属键合孔，将键合孔对准之后实现二晶圆的混合键合。
参考图12所示，可以将第2片晶圆200的背面和第3片晶圆300的正面键合在一起，形成键合面310，键合面310可以由介质材料的粘合层形成。由于第3片晶圆300进行过第一边缘修整，其中的不平整部分都被去除，这样可以减少键合面310处出现缝隙的可能。
S206，进行第3片晶圆300衬底301的减薄，以形成第2晶圆堆叠1002，参考图13和图14所示。
在将第2片晶圆200和第3片晶圆300键合后，可以进行第3片晶圆300的衬底301的减薄，以形成第2晶圆堆叠1002，第2晶圆堆叠1002中包括第1片晶圆100、第2片晶圆200和第3片晶圆300，参考图13所示。减薄的方式包括采用化学机械研磨的第一减薄，以及采用化学腐蚀的第二减薄。
由于第3片晶圆300经过第一边缘修整，对第3片晶圆300的衬底301进行的减薄可以将经过第一边缘修整后剩余的较宽的衬底301去除，使第3片晶圆300在垂直于键合面310的方向上宽度一致，当然，对第3片晶圆300的衬底301进行的减薄也可以去除更多的衬底材料，具体去除的厚度可以根据实际情况而定。
在进行第3片晶圆300衬底301的减薄之后，由于第3片晶圆300和第1晶圆堆叠1001的大小不一致，则还可以对形成的第2晶圆堆叠1002进行第二边缘修整，第二边缘修整的宽度为D2，对第2晶圆堆叠1002的第二边缘修整的过程中，可以去除部分第3晶圆的边缘，因此D2可以大于或等于对第3片晶圆300的第一边缘修整的宽度W3，即D2≥W3，第二边缘修整的深度至第1片晶圆100的衬底101中，参考图13所示，可以沿着虚线部分对第2晶圆堆叠1002进行第二边缘修整，第二边缘修整后的第2晶圆堆叠1002可以参考图14所示。
S207，从第4片晶圆400的键合面进行第一边缘修整，参考图15所示。
第4片晶圆400可以包括衬底401以及衬底401上的器件结构402，在进行第4片晶圆400和第3片晶圆300的键合之前，可以从第4片晶圆400的键合面进行第一边缘修整，对第4片晶圆400的第一边缘修整的深度可以至第4片晶圆400的衬底401中，第一边缘修整的宽度为W4。其中，W4的尺寸可以大于第4片晶圆400的边缘弯曲表面的尺寸，参考图15所示，对第4片晶圆400进行第一边缘修整后，第4片晶圆400中的不平整部分都被去除，这样可以减少后续形成的晶圆堆叠中键合面处的缝隙。
对第4片晶圆400进行第一边缘修整的方式，可以参考对第2片晶圆200进行第一边缘修整的方式，通常来说，对第4片晶圆400进行第一边缘修整的方式可以与对第2片晶圆200进行第一边缘修整的方式相同。
在本申请实施例中，对第4片晶圆400的第一边缘修整的宽度可以大于对第3片晶圆300的第一边缘修整的宽度，即W4＞W3，同时，对第4片晶圆400的第一边缘修整的宽度可以大于对第2晶圆堆叠1002的第二边缘修整的宽度，即W4＞D2，也就是说，W4＞D2≥W3。
S208，将第4片晶圆400的键合面朝向第3片晶圆300的键合面，进行第4片晶圆400与第3片晶圆300的键合，参考图16所示。
第4片晶圆400的键合面上可以形成有用于键合的材料层，根据不同的设计和键合方式，该键合材料层可以为介质材料的粘合层，例如氧化硅、氮化硅等，通过粘合层之间的分子力实现两个晶圆的键合，还可以采用混合键合的方式进行键合，两晶圆正面上形成有介质材料的粘合层以及金属键合孔，将键合孔对准之后实现二晶圆的混合键合。
参考图16所示，可以将第3片晶圆300的背面和第4片晶圆400的正面键合在一起，形成键合面410，键合面410可以由介质材料的粘合层形成。由于第4片晶圆400进行过第一边缘修整，其中的不平整部分都被去除，这样可以减少键合面410处出现缝隙的可能。
S209，进行第4片晶圆400衬底401的减薄，以形成第3晶圆堆叠1003，参考图17和图18所示。
在将第3片晶圆300和第4片晶圆400键合后，可以进行第4片晶圆400的衬底401的减薄，以形成第3晶圆堆叠1003，第3晶圆堆叠1003中包括第1片晶圆100、第2片晶圆200、第3片晶圆300和第4片晶圆400，参考图17所示。减薄的方式包括采用化学机械研磨的第一减薄，以及采用化学腐蚀的第二减薄。
由于第4片晶圆400经过第一边缘修整，对第4片晶圆400的衬底401进行的减薄可以将经过第一边缘修整后剩余的较宽的衬底401去除，使第4片晶圆400在垂直于键合面410的方向上宽度一致。
在进行第4片晶圆400衬底401的减薄之后，由于第4片晶圆400和第2晶圆堆叠1002的大小不一致，则还可以对形成的第3晶圆堆叠1003进行第二边缘修整，第二边缘修整的宽度为D3，对第3晶圆堆叠1003的第二边缘修整的过程中，可以去除部分第4晶圆的边缘，因此D3可以大于或等于对第4片晶圆400的第一边缘修整的宽度W4，即D3≥W4，第二边缘修整的深度至第1片晶圆100的衬底401中，参考图16所示，可以沿着虚线部分对第3晶圆堆叠1003进行第二边缘修整，第二边缘修整后的第3晶圆堆叠1003可以参考图17所示。
至此，形成了包括第1片晶圆100、第2片晶圆200、第3片晶圆300和第4片晶圆400的第3晶圆堆叠1003，在实际操作中，还可以进行更多晶圆的键合，也即N还可以为更大的正整数，从而得到更多晶圆键合而成的晶圆堆叠，对于其他N值的键合方式可以参考以上说明，在此不做一一举例。这样，就形成了本申请实施例的键合结构，在每次键合之后都进行了边缘修整，这样，在最终的键合结构的边缘会形成缺口2000，参考图18所示。
本申请实施例提供的一种键合结构的制造方法中，在进行第n片晶圆与第n-1片晶圆的键合时，可以从第n片晶圆的键合面进行第一边缘修整，第一边缘修整的宽度为Wn，随着n的增大，第一边缘修整宽度可以逐渐增大，这是因为在晶圆边缘部位，通常不够平整，导致晶圆在键合时存在缝隙，在对晶圆进行边缘修整后，可以去除第n片晶圆的边缘处不平整的部分，将第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合，降低晶圆键合界面之间存在缝隙的可能，提高晶圆间的键合强度，再进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠，由于相邻晶圆之间的键合强度较大，因此形成的晶圆堆叠的可靠性较高，裂片的风险较低。
基于以上实施例提供的一种键合结构的制造方法，本申请实施例还提供了一种键合结构，参考图18所示，为本申请实施例提供的一种键合结构的示意图，包括：
由第1片晶圆100至第N片晶圆400(N为4时)依次键合形成的晶圆堆叠1003，所述晶圆堆叠1003边缘具有缺口2000，所述缺口200从第N片晶圆400表面贯穿至第1片晶圆100的衬底101中，其中，N为大于1的自然数。
可选的，所述晶圆堆叠中相邻晶圆间的键合方式包括多种。
可选的，所述晶圆堆叠中相邻晶圆间的键合方式包括一种。
可选的，所述键合方式包括利用单一材料键合层进行键合或混合键合。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于键合结构实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (5)

1.一种键合结构的制造方法，其特征在于，包括：
依次将N片晶圆进行键合，其中，第n片晶圆与第n-1片晶圆的键合步骤，包括：
从第n片晶圆的键合面进行第一边缘修整，所述第一边缘修整的宽度为Wn，所述第一边缘修整的深度至第n片晶圆的衬底中；
将所述第n片晶圆的键合面朝向第n-1片晶圆的键合面，进行第n片晶圆与第n-1片晶圆的键合；
进行第n片晶圆衬底的减薄，以形成第n-1晶圆堆叠；
对所述第n-1晶圆堆叠进行第二边缘修整，所述第二边缘修整的宽度为Dn-1，所述第二边缘修整的深度至第1片晶圆的衬底中，当N≥3且n≥2时，Wn+1＞Dn-1＞Wn；
其中，N为大于2的自然数，n从2至N，当N≥3时，且当n≥3时，Wn＞Wn-1。
2.根据权利要求1所述的制造方法，其特征在于，所述N片晶圆中相邻晶圆间的键合方式包括多种。
3.根据权利要求1所述的制造方法，其特征在于，所述N片晶圆中相邻晶圆间的键合方式包括一种。
4.根据权利要求2或3所述的制造方法，其特征在于，所述键合方式包括利用单一材料键合层进行键合或混合键合。
5.根据权利要求1所述的制造方法，其特征在于，所述进行第n片晶圆衬底的减薄，包括：
所述减薄包括：采用化学机械研磨进行的第一减薄，以及而后采用化学腐蚀进行的第二减薄。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110854011A (zh) * 2019-09-30 2020-02-28 芯盟科技有限公司 堆叠键合晶圆的处理方法
US11610812B2 (en) 2019-10-31 2023-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-wafer capping layer for metal arcing protection
DE102020126234B4 (de) * 2019-10-31 2024-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-wafer-abdeckschicht für metalldurchschlagschutz und verfahren zu ihrer herstellung
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
CN111430276B (zh) * 2020-04-24 2021-04-23 武汉新芯集成电路制造有限公司 多晶圆堆叠修边方法
CN111508823A (zh) * 2020-04-24 2020-08-07 武汉新芯集成电路制造有限公司 多晶圆堆叠的晶边处理方法及多晶圆堆叠结构
US11127635B1 (en) * 2020-05-05 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for wafer stack processing
CN112201573B (zh) * 2020-09-29 2024-04-12 武汉新芯集成电路制造有限公司 多层晶圆键合方法
CN115602650A (zh) * 2021-07-09 2023-01-13 佳能株式会社（Jp） 半导体设备、装备以及半导体设备的制造方法
CN113582131B (zh) * 2021-07-27 2024-06-28 绍兴中芯集成电路制造股份有限公司 晶圆级封装方法及晶圆级封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853864A (zh) * 2009-03-31 2010-10-06 台湾积体电路制造股份有限公司 晶片键合方法
CN102110591A (zh) * 2009-12-23 2011-06-29 S.O.I.Tec绝缘体上硅技术公司 制造具有最小应力的异质结构的方法
CN104658927A (zh) * 2013-11-19 2015-05-27 中芯国际集成电路制造(上海)有限公司 半导体晶片的键合减薄优化方法
CN105271108A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种晶圆的键合方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
US8765578B2 (en) * 2012-06-06 2014-07-01 International Business Machines Corporation Edge protection of bonded wafers during wafer thinning
US10672664B2 (en) * 2016-03-01 2020-06-02 Infineon Technologies Ag Composite wafer, semiconductor device, electronic component and method of manufacturing a semiconductor device
US10504716B2 (en) * 2018-03-15 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor device and manufacturing method of the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853864A (zh) * 2009-03-31 2010-10-06 台湾积体电路制造股份有限公司 晶片键合方法
CN102110591A (zh) * 2009-12-23 2011-06-29 S.O.I.Tec绝缘体上硅技术公司 制造具有最小应力的异质结构的方法
CN104658927A (zh) * 2013-11-19 2015-05-27 中芯国际集成电路制造(上海)有限公司 半导体晶片的键合减薄优化方法
CN105271108A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种晶圆的键合方法

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