CN102110591A - 制造具有最小应力的异质结构的方法 - Google Patents

制造具有最小应力的异质结构的方法 Download PDF

Info

Publication number
CN102110591A
CN102110591A CN2010105605498A CN201010560549A CN102110591A CN 102110591 A CN102110591 A CN 102110591A CN 2010105605498 A CN2010105605498 A CN 2010105605498A CN 201010560549 A CN201010560549 A CN 201010560549A CN 102110591 A CN102110591 A CN 102110591A
Authority
CN
China
Prior art keywords
wafer
bonding
heterostructure
annealing steps
annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105605498A
Other languages
English (en)
Other versions
CN102110591B (zh
Inventor
A·沃夫尔达奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102110591A publication Critical patent/CN102110591A/zh
Application granted granted Critical
Publication of CN102110591B publication Critical patent/CN102110591B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及一种制造具有最小应力的异质结构的方法,包括将第一晶片(110)键合到第二晶片(120)的步骤(S5),其中第一晶片(110)的热膨胀系数低于第二晶片(120)的热膨胀系数,以及至少一个键合增强退火步骤(S7)。所述方法的特征特别在于,所述方法包括:在键合步骤(S5)之后以及所述键合增强退火步骤(S7)之前,至少部分地修整第一晶片(110)的至少一个修整步骤(S6)。

Description

制造具有最小应力的异质结构的方法
技术领域
本发明涉及制造通过键合第一晶片或衬底至第二晶片或衬底而形成的异质结构(heterostructure),其中所述第一晶片的热膨胀系数低于所述第二晶片的热膨胀系数。这种异质结构特别用于微电子领域或光电子领域中。本发明特别应用于制造SOS异质结构(SOS表示蓝宝石(Al2O3)上硅)。
背景技术
在组装两个具有不同热膨胀系数的晶片时,例如在室温(20℃)时热膨胀系数相差至少10%或20%的情况下,或者在两个组装的晶片的任何后续处理过程中,有时会升高温度以便例如在键合增强退火过程中增强键合界面。
图1显示了在大约160℃执行的键合增强退火的过程中,异质结构的性能,其中异质结构通过将对应于SOI(绝缘体上硅)结构的第一晶片或衬底10键合到蓝宝石的第二晶片或衬底20而形成。如图1所示,热处理过程中,作为SOI结构的主要部件的硅以及蓝宝石的热膨胀系数(TEC)之间的差异(Si的TEC<Al2O3的TEC)导致组件变形,从而高剥离应力(debonding stress)Cd施加到位于异质结构的边缘处的区域Zd。
由于这些应力,在晶片的边缘处转移不充分,从而导致过大以及形状不规则的环形(第一晶片没有被转移到第二晶片上的区域)外观,并且特别导致晶片边缘剥落(peeling-off)。
在诸如SOS异质结构的异质结构的情况下,通过将诸如SOI结构的结构组装到诸如蓝宝石衬底的支撑晶片或衬底上而制造SOS异质结构。在这种情况下,SOS异质结构的制造包括将SOI结构直接晶片键合或熔化键合到蓝宝石晶片上,键合稳定或键合增强退火,以及减薄SOI结构以便形成转移到蓝宝石晶片上的硅层。通常在两步中执行减薄,即首先是消除SOI结构的大部分支撑衬底的研磨步骤,然后第二步骤是化学刻蚀至SOI结构的氧化物层,其中氧化物层作为停止层。通常使用TMAH(四甲基氢氧化铵)来执行化学刻蚀。
如上所述,衬底边缘处的剥离应力的产生可能导致硅层和蓝宝石衬底边缘处的剥离,从而在减薄过程中允许潮湿的刻蚀剂渗入键合界面中。该渗入进一步弱化了键合并可能导致如图2所示的结构分层,其中当剪切应力被施加到硅层上时,可以观察到硅表面层从下方的蓝宝石衬底或晶片上分层。
最后,如图3所示,研磨之后已经存在边缘损失(由于分层导致的环形扩大)。边缘损失的原因是键合增强退火过程中的分层,并且由于键合增强退火过程的硅较厚,该分层较大。
发明内容
本发明的一个目的是通过提供一种制造异质结构的方案来克服上述缺陷,其包括将第一晶片或衬底键合到第二晶片或衬底,其中第一晶片的热膨胀系数低于第二晶片的热膨胀系数,同时如上所述限制衬底边缘处的剥离和缺陷的出现。
为此,本发明提出一种制造异质结构的方法,其中在键合之后以及键合增强退火(bond-strengthening anneal)之前,至少部分地修整第一晶片。
至少部分地修整第一晶片能够减小第一晶片的周边厚度,从而由于两个晶片的热膨胀系数之间的差异而减小剥离应力的大小。由此改进了环形,即衬底边缘处的未转移区域,的宽度和规则性。
根据本发明的方法的一个实施方式,执行单一的修整步骤之后,第一晶片在其修整部分中的厚度小于或等于55μm,以及在大约160℃的温度下执行单一的键合增强退火步骤大约2小时的时间。
根据本发明的方法的另一个实施方式,所述方法包括第一和第二键合增强退火步骤以及至少部分地修整(trim)第一晶片的第一和第二修整步骤。在该实施方式中,第一修整步骤在所述第一退火步骤之后和所述第二退火步骤之前执行,而第二修整步骤在所述第二退火步骤之后执行。
该实施方式能使修整深度达到利用单一修整步骤所不能达到的修整深度,而没有晶片剥落或分层的风险。
由于通过第一修整步骤部分减小了剥离应力,因此可以在高于第一键合增强退火步骤的温度下执行第二键合增强退火步骤。
本发明的方法特别应用于SOS结构的制造。在这种情况下,该方法使用硅或SOI衬底作为第一晶片,使用蓝宝石衬底作为第二晶片。
根据本发明的一方面,该方法进一步包括一个或多个键合增强退火步骤之后的减薄第一晶片的步骤,其中通过研磨然后通过刻蚀第一晶片来执行所述减薄。利用砂轮执行研磨,砂轮的工作表面包括平均尺寸大于6.7微米的磨粒。
对于研磨而言,与使用包括平均尺寸小于6.7微米的磨粒的轮时所实现的细研磨相比,使用包括平均尺寸大于6.7微米的磨粒的砂轮提供了粗研磨(coarse grinding)。
申请人选择使用粗研磨的原因是粗研磨能够减薄第一晶片,同时在研磨过程中晶片分层的风险最小。通过使用平均尺寸大于6.7微米的磨粒来进行研磨,能够除去大量材料而不需要施加太大的接触力。在研磨过程中,第一晶片上的轮的接触力不大于222.5牛顿。另一方面,使用对应于细研磨的较小磨粒,细砂轮和材料之间的面积比(area ratio)大于粗砂轮和相同材料之间的面积比,从而增大了第一晶片上的轮的接触力,并因此增大了分层的危险。
附图说明
通过参考附图以非限制性示例给出的本发明的特别实施例的以下描述,本发明的其他特征和优点将更明显,其中:
图1是键合增强热处理过程中SOS异质结构中的应力的示意性剖视图;
图2是显示蓝宝石上硅异质结构的分层的照片;
图3是显示研磨之后蓝宝石上硅异质结构中的边缘损失和十字形裂缝的照片;
图4A至4H是实现根据本发明的一个实施例的方法的异质结构制造的示意图;
图5是在图4A至4H所示的异质结构制造过程中执行的步骤的流程图;
图6A至6I是实现根据本发明的另一个实施例的方法的异质结构制造的示意图;
图7是在图6A至6I所示的异质结构制造过程中执行的步骤的流程图。
具体实施方式
本发明的方法总体上应用于异质结构的制造,所述异质结构包括至少两个分别具有不同的热膨胀系数的晶片(例如蓝宝石上硅、玻璃上硅等)。利用直接晶片键合或任何其他类型的键合,例如阳极键合、金属键合或粘性键合,晶片被组装在一起。晶片通常是圆形,并可以具有不同的直径,特别地,直径为100mm、150mm、200mm或300mm。
部件可以已经形成一个晶片中,所述一个晶片在随后将被键合到作为支撑部分的另一个晶片上。这些部件特别是形成电子部件或多个微电子部件(例如电路、触点或甚至是有源层)的全部或一部分的元件。
更概括而言,本发明特别应用于不能承受高温键合退火的组装结构、以及由具有不同热膨胀系数的晶片的组件形成的异质结构。
本发明还特别应用于但是不局限于SOS(蓝宝石上硅)异质结构,其由通过蓝宝石制成的第一晶片或衬底和包括诸如SOI结构的硅的第二晶片或衬底组装形成。
包括蓝宝石衬底上硅层的异质结构具有特别的优点。SOS结构能够制造高频、低能耗的器件。蓝宝石衬底还具有例如比石英衬底更好的优秀的散热性。
图4A至4G和图5显示了通过第一或初始衬底110(上)和第二支撑晶片或衬底120(基底)制造SOS异质结构的方法。
如图4B所示,第一晶片110包括SOI结构,该SOI结构包括也由硅制成的支撑部分113上的硅层111和埋入氧化物层112,该埋入氧化物层112例如由SiO2制成,并位于层111和支撑部分113之间。
第二晶片120是蓝宝石晶片(图4A)。
在第一晶片110键合到第二晶片120之前,可以制备键合表面120a(步骤S1)。该制备特别包括化学清洗,特别是RCA清洗(即被设计为用于除去颗粒和碳氢化合物的SC1(NH4OH,H2O2,H2O)浸泡和被设计为用于除去金属污染物的SC2(HCl,H2O2,H2O)浸泡的组合),CARO或Piranha清洗(H2SO4:H2O2)或者甚至是臭氧/水(O3/H2O))清洗。清洗之后可以继续在洗涤器中进行洗涤。
为了进一步增大键合能,可以利用等离子体处理激活(activate)第二晶片120的表面120a(步骤S2)。
第一晶片110的硅层111的表面111a可以被热氧化物层114覆盖,热氧化物层114例如可以通过氧化晶片表面而形成(图4B,步骤S3)。
无论表面111a是否被氧化物层覆盖,均可以利用等离子体处理来激活表面111a(步骤S4)。可以通过将衬底110和120的键合表面暴露到基于氧、氮、氩等的等离子体来执行上述键合表面的激活。用于这一目的的设备可以例如是最初用于执行电容耦合RIE(反应离子刻蚀)或ICP(感应耦合等离子体)RIE的设备,也可以是其他类型的设备。对于进一步的细节,可以参考例如Sanz-Velasco等的名称为“Roomtemperature wafer bonding using oxygen plasma treatment in reactive ionetchers with and without inductively coupled plasma”(Journal of theElectrochemical Society,150,G155,2003)的文章。
这些等离子体可以进一步包含在磁场中,以便特别通过MERIE(磁增强反应离子刻蚀)设备避免反应器侧壁的带电种类的损耗。
等离子体的密度可以选择为低、中等或高(或者用HDP来表示高密度等离子体)。
实际上,键合的等离子体激活通常包括之前的化学清洗,例如RCA清洗(即被设计为用于除去颗粒和碳氢化合物的SC1(NH4OH,H2O2,H2O)浸泡和被设计为除去金属污染物的SC2(HCl,H2O2,H2O)浸泡的组合),然后表面暴露到等离子体几秒至几分钟。
还可以执行一次或多次等离子体暴露之后的清洗,例如在水中漂洗和/或SC1清洗,以便特别除去暴露过程中引入的污染物,然后可选地执行离心干燥。但是,可以用除去大部分污染物的洗涤器中的洗涤来代替这些清洗。
对本领域技术人员而言,利用等离子体处理的键合表面的激活是公知的,因此出于简化的目的,不再详细描述该过程。
制备好表面111a(在此被氧化物层114覆盖)和表面120a之后,表面111a和表面120a被设置为紧密接触,并对两个晶片之一施加压力从而起动接触表面之间的键合波的传播(步骤S5,图4C)。
众所周之,直接晶片键合或直接键合的原理是基于两个表面之间的直接接触,即不使用特殊材料(粘合剂、蜡、钎焊材料等)。为了执行这样的操作,需要键合表面足够光滑,即不存在颗粒或污染物,从而键合表面彼此足够接近能够起动接触——通常要求小于几纳米的分离距离。在这种情况下,两个表面之间的吸引力很强足以出现直接键合,即由待键合的两个表面的原子或分子之间的范德瓦尔斯力引起的键合。
根据本发明,执行键合增强退火之前,执行以下步骤:至少部分修正第一晶片,即除去位于第一晶片的周边或边缘上的延伸穿过第一晶片的全部或部分厚度的第一晶片的环形部分(图4D,步骤S6)。
如图4D所示,从第一晶片110的边缘起在宽度ld上执行修整。对于直径为100mm、200mm和300mm的晶片,修整的宽度ld通常在2mm至10mm之间,优选地在2mm至6mm之间。
主要通过对第一晶片110的上侧进行边缘研磨来实现修整。可以利用砂轮或能够机械磨损材料层的任何其他工具来执行边缘研磨。
修整可以是“逐步的”,即在至少两步中执行,执行的第一修整步骤非常接近晶片的边缘,执行的第二步骤距离第一晶片的边缘较远。
此外,修整可以是“混合的”,即可以包括将第一晶片的边缘限制性修整到预定深度的一个或多个第一完全的机械步骤(研磨、磨蚀、抛光等),然后是利用至少部分的非机械方式执行的第二修整步骤,所述的非机械方式表示不仅仅依赖晶片上的机械磨擦的方式,例如化学刻蚀(也称为湿刻蚀)、反应离子刻蚀(也称作等离子体刻蚀或干刻蚀)、或者化学-机械抛光(CMP)。
在逐步或混合修整的情况下,特别限制造成晶片边缘的宏观剥落和微观剥落的加热和/或应力。
在修整过程中,第一晶片110被除去深度Pd,所述深度Pd是从对应于键合界面的参考面(在此是热氧化物层114和第二晶片120的键合面120a之间的接触面)定义的。选择深度Pd以便在第一晶片的边缘除去第一晶片的全部或部分厚度。在此处给出的示例中,选择修整深度Pd,从而在第一晶片的边缘,休整之后保留具有减小的厚度e的环形部分1110。根据本发明,局部修整之后形成的环形部分的厚度e小于或等于55μm,低于该厚度,施加在晶片边缘的剥离应力开始显著减小。
修整之后以及减薄第一晶片110之前,利用所谓的键合增强退火增强键合(步骤S7)。在大约160℃的处理温度下执行键合增强退火大约2小时。该退火减小环形外观缺陷(未转移周边区域)并防止减薄步骤过程中两个晶片的分层。
在键合增强退火过程中,通过将第一晶片110键合到第二晶片120而形成的组件的片内温度(boat-in temperature)优选地低于80℃,例如是50℃。当组件放入退火炉中时,温度斜线上升(ramp-up),换言之,使炉温从片内温度上升到实际键合增强退火温度的温度上升速率优选的是大约1℃/分钟。控制片内温度和温度的斜线上升有利于减小退火过程中施加到组件上的热应力。
制造异质结构的下一步骤是减薄第一晶片110,从而形成对应于所述第一晶片的一部分的转移层。
首先通过研磨掉大部分支撑部分113来执行减薄(图4E,步骤S8)。根据本发明,利用所谓的“粗”砂轮210来执行研磨,“粗”砂轮是指轮的研磨表面或其活动研磨部分211包括平均尺寸大于6.7微米(或2000粒度,mesh)、优选地大于或等于15微米(或1000粒度)、更有选地大于或等于31微米(或500粒度)的磨粒。磨粒特别可以是金刚石颗粒。例如,Saint-Gobain出售的包括平均尺寸为6.7微米(或2000粒度)的金刚石磨粒的参考砂轮模型是:FINE WHEEL STD-301017:18BB-11-306-B65JP-5MM 11,100x1,197x9,002 MC17626169014113064 POLISH#3JP1,28BX623D-5MM。Saint-Gobain出售的包括平均尺寸为44微米(或325粒度)的金刚石磨粒的参考砂轮模型是:COURSE WHEEL STD-223599:18BB-11-32B69S 11,034X1-1/8X9,001 MD15219669014111620 COARSE#3R7B69-1/8。
在研磨过程中,两个晶片的组件通过支撑衬底120的后侧利用夹盘(chuck)220被固定,夹盘220包括用于通过例如吸取或静电系统固定第二晶片120的板222。在研磨过程中,夹盘220可以静止,而轮210绕其轴212转动。可选地,夹盘220可以也绕轴212转动,轮210转动或不转动。
通过保持轮210的活动研磨表面211抵靠第一晶片110的暴露表面110b来执行研磨。由于磨粒的大尺寸,可以有效地除去第一晶片110的材料,而轮210不必将过大的接触力FA施加到组件上,从而降低了两个键合晶片将分层的风险。对于轮的表面或活动研磨部分包括平均尺寸为6.7微米(或2000粒度)的磨粒的轮而言,最大接触力是大约222.5牛顿(50磅)。该最大接触力随着磨粒尺寸的增大而减小。例如,对于轮的表面或活动研磨部分包括平均尺寸为44微米(或325粒度)的磨粒的轮而言,最大接触力是大约133.5牛顿(30磅)
在距离蓝宝石支撑衬底的表面120a大约65μm处,研磨停止。
在该减薄阶段,即第二化学减薄步骤之前,可以执行研磨后退火(图4F,步骤S9),从而增强键合并阻止第二减薄步骤中湿刻蚀剂渗入键合界面中。由于在研磨过程中使用粗砂轮,支撑部分113的剩余部分113a具有引起裂纹出现的加工硬化表面(图4F)。为了防止出现裂纹,研磨后退火被限制在150℃至170℃之间的温度。研磨后退火执行的时间是30分钟至4小时之间。
通过剩余部分113a的刻蚀(图4G,步骤S10)来继续减薄初始衬底。可以通过也被称为湿刻蚀的化学刻蚀(例如通过TMAH(四甲基氢氧化铵)湿刻蚀)来除去这一部分。
还可以通过也被称为等离子体刻蚀或干刻蚀的反应离子刻蚀除去剩余部分113a。该刻蚀技术对于本领域技术人员是公知的。已知反应离子刻蚀是既涉及离子碰撞又涉及电离气体与待刻蚀的晶片表面或待刻蚀的层的化学反应的物理-化学刻蚀。气体的原子与层或晶片的原子反应,从而形成被排气设备除去的挥发性新种类。
氧化物层112作为刻蚀停止层。刻蚀之后,可以例如通过HF还原除去层112(图4H,步骤S11),从而留下对应于至少一部分硅层111的转移层115。但是,如果需要,可以保留氧化物层112。
下面将参考图6A至6I以及图7描述本发明的方法的另一种实施方式,该实施方式与以上参考图4A至4H以及图5描述的实施方式的不同之处在于,第一晶片的修整以及键合增强退火均在两个步骤中执行。
如上所述,使用包括SOI结构的第一晶片210和第二蓝宝石晶片320(图6A),其中SOI结构包括也由硅制成的支撑部分313上的硅层311,埋入氧化物层312设置在层311和支撑部分313之间(图6B)。
键合晶片之前,可以制备(步骤S20)并利用等离子体处理激活(步骤S21)第二晶片320的键合表面320a,而第一晶片310的硅层311的表面311a可以被热氧化物层314覆盖(图6B,步骤S22)并通过等离子体处理被激活(步骤S23),在与以上描述的条件相同的条件下执行这些处理。
然后,通过使表面311a(在此被氧化物层314覆盖)与表面320a紧密接触并通过对两个晶片之一施加压力从而起动接触表面之间的键合波的传播来键合第一晶片310和第二晶片320(图6C,步骤S24)。
使用第一修整步骤开始修整,该第一修整步骤在第一晶片310中的宽度ld以及深度Pd1上执行,从而修整之后在第一晶片的边缘保留具有减小的厚度e1的环形部分3110(图6D,步骤S25)。第一修整之后形成的环形部分的厚度e1优选地小于或等于50μm,低于该厚度,施加到晶片边缘处的剥离应力开始显著减小。
在第一修整步骤之后,执行第一键合增强退火步骤(S26)。由于第一晶片310的修整还没有完成,因此在适当的温度下执行该第一键合增强退火。第一退火的温度取决于第一修整步骤之后保留的环形部分3110的厚度e1。该厚度越小,退火温度可以越高。可以在180℃至200℃之间的温度、在30分钟至4小时之间的时间内执行第一退火步骤。
然后使用第二修整步骤来完成第一晶片310的修整,该第二修整步骤被执行到第一晶片310中的深度Pd2,以便将环形部分3110的厚度进一步减小到第二厚度e2(图6E,步骤S27)。由于第一晶片和第二晶片之间的键合界面已经被第一键合增强退火所增强,因此第二修整步骤可以执行到大厚度Pd2,而没有破坏组件的风险。特别地,第二修整步骤之后,环形部分3110的厚度e2可以小于或等于45μm,或者甚至等于零。
然后执行第二键合增强退火步骤(S28)。可以在高于第一退火的温度下执行第二退火步骤,因为通过第二修整步骤已经显著减小了晶片边缘处的剥离应力。可以在200℃至250℃之间的温度、在30分钟至4小时之间的时间内执行第二退火步骤。
可以通过连续机械修整、逐步修整或混合修整来执行第一和第二修整步骤。
然后,减薄第一晶片310从而形成对应于所述第一晶片的一部分的转移层。首先通过研磨掉大部分的支撑部分313来执行减薄(图6F,步骤S29)。与上述方式相同,利用所谓的“粗”砂轮410执行研磨,“粗”砂轮是指轮的研磨表面或其活动研磨部分411包括平均尺寸大于6.7微米(或2000粒度)、优选地大于或等于15微米(或1000粒度)、更优选地大于或等于31微米(或500粒度)的磨粒。两个晶片的组件通过支撑衬底320的后侧利用夹盘420被固定,夹盘420包括用于通过例如吸取或静电系统固定第二晶片320的板422。在研磨过程中,夹盘420可以静止,而轮410绕其轴412转动。可选地,夹盘420可以也绕轴412转动,轮410转动或不转动。
由于磨粒的大尺寸,可以有效地除去第一晶片310的材料,而轮410不必将过大的接触力FA施加到组件上,从而降低了两个键合晶片将分层的风险。在距离蓝宝石支撑衬底的表面320a大约120μm处,研磨停止。
在第二化学减薄步骤之前,可以执行研磨后退火(图6G,步骤S30),从而增强键合并阻止第二减薄步骤中湿刻蚀剂渗入键合界面中。由于在研磨过程中使用粗砂轮,支撑部分313的剩余部分313a具有引起裂纹出现的加工硬化表面(图6G)。为了防止出现裂纹,研磨后退火被限制在150℃至170℃之间的温度。研磨后退火执行的时间是30分钟至4小时之间。
通过剩余部分313a的刻蚀(图6H,步骤S31)来继续减薄初始衬底。可以通过也被称为湿刻蚀的化学刻蚀(例如通过TMAH(四甲基氢氧化铵)湿刻蚀)来除去这一部分。还可以通过反应离子刻蚀来除去剩余部分313a。
氧化物层312作为刻蚀停止层。刻蚀之后,可以例如通过HF还原除去层312(图6I,步骤S32),从而留下对应于至少一部分硅层311的转移层315。但是,如果需要,可以保留氧化物层312。
当不能直接地在一步中达到理想的修整深度时,本发明的方法的实施方式特别有利,而且没有损坏组件的风险。特别地,该实施方式能够避免剥落问题,在具有弱键合界面的组件的深修整过程中,剥落导致在晶片周边附近的某些区域中一个或两个晶片分层,这被称为“宏观剥落(macro peel-off)”。

Claims (14)

1.一种制造异质结构的方法,包括将第一晶片(110)键合到第二晶片(120)的步骤,其中第一晶片(110)的热膨胀系数低于第二晶片(120)的热膨胀系数,以及至少一个键合增强退火步骤,其特征在于,所述方法包括:在键合步骤之后以及所述至少一个键合增强退火步骤之前的,至少部分地修整第一晶片(110)的至少一个修整步骤。
2.根据权利要求1所述的制造异质结构的方法,其特征在于,所述至少一个修整步骤之后,第一晶片(110)在其修整部分(1110)中的厚度小于或等于55μm。
3.根据权利要求1或2所述的制造异质结构的方法,其特征在于,在大约160℃的温度下执行所述至少一个键合增强退火步骤大约2小时的时间。
4.根据权利要求1所述的制造异质结构的方法,其特征在于,所述方法包括第一键合增强退火步骤和第二键合增强退火步骤以及至少部分地修整第一晶片的第一修整步骤和第二修整步骤,并且第一修整步骤在所述第一退火步骤之后和所述第二退火步骤之前执行,而第二修整步骤在所述第二退火步骤之后执行。
5.根据权利要求4所述的制造异质结构的方法,其特征在于,在高于第一键合增强退火步骤的温度下执行第二键合增强退火步骤。
6.根据权利要求1至5中任一项所述的制造异质结构的方法,其特征在于,第一晶片(110)是硅或SOI衬底。
7.根据权利要求1至6中任一项所述的制造异质结构的方法,其特征在于,第二晶片(120)是蓝宝石衬底。
8.根据权利要求7所述的制造异质结构的方法,其特征在于,所述方法进一步包括一个或多个键合增强退火步骤之后的减薄第一晶片(110)的步骤,其中通过研磨然后通过刻蚀第一晶片来执行所述减薄。
9.根据权利要求8所述的制造异质结构的方法,其特征在于,利用轮执行研磨,轮的工作表面包括平均尺寸大于6.7微米的磨粒。
10.根据权利要求1至9中任一项所述的制造异质结构的方法,其特征在于,在一个或多个键合增强退火过程中,异质结构的片内温度低于80℃。
11.根据权利要求1至9中任一项所述的制造异质结构的方法,其特征在于,在一个或多个键合增强退火过程中,温度的斜线上升为大约1℃/分钟。
12.根据权利要求1至11中任一项所述的制造异质结构的方法,其特征在于,所述方法包括在键合两个晶片(110,120)之前在第一晶片(110)的键合表面上形成氧化物层(114)。
13.根据权利要求1至12中任一项所述的制造异质结构的方法,其特征在于,所述方法包括在键合两个晶片(110,120)之前的激活两个晶片的至少其中之一的键合表面的步骤。
14.根据权利要求9至13中任一项所述的制造异质结构的方法,其特征在于,在研磨过程中,第一晶片上的轮的接触力不大于222.5牛顿。
CN201010560549.8A 2009-12-23 2010-11-23 制造具有最小应力的异质结构的方法 Expired - Fee Related CN102110591B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0959473 2009-12-23
FR0959473A FR2954585B1 (fr) 2009-12-23 2009-12-23 Procede de realisation d'une heterostructure avec minimisation de contrainte

Publications (2)

Publication Number Publication Date
CN102110591A true CN102110591A (zh) 2011-06-29
CN102110591B CN102110591B (zh) 2016-10-05

Family

ID=42104463

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010560549.8A Expired - Fee Related CN102110591B (zh) 2009-12-23 2010-11-23 制造具有最小应力的异质结构的方法

Country Status (8)

Country Link
US (1) US8314007B2 (zh)
EP (1) EP2339615A1 (zh)
JP (1) JP5292644B2 (zh)
KR (1) KR101116741B1 (zh)
CN (1) CN102110591B (zh)
FR (1) FR2954585B1 (zh)
SG (1) SG172528A1 (zh)
TW (1) TWI435379B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105190835A (zh) * 2013-05-01 2015-12-23 信越化学工业株式会社 混合基板的制造方法和混合基板
CN108695143A (zh) * 2017-04-08 2018-10-23 沈阳硅基科技有限公司 硅与iii-v族化合物硅键合材料及其键合方法
CN109712875A (zh) * 2018-12-29 2019-05-03 上海华力微电子有限公司 晶圆直接键合方法
CN109786234A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN110189985A (zh) * 2019-06-19 2019-08-30 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN115881622A (zh) * 2023-01-29 2023-03-31 合肥晶合集成电路股份有限公司 一种晶圆键合的方法

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
FR2957190B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques.
WO2013105634A1 (ja) 2012-01-12 2013-07-18 信越化学工業株式会社 熱酸化異種複合基板及びその製造方法
KR20130137475A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 기판 처리방법 및 그에 사용되는 서포트 기판
US9064770B2 (en) * 2012-07-17 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for minimizing edge peeling in the manufacturing of BSI chips
FR2996052B1 (fr) 2012-09-27 2015-12-04 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
WO2014087877A1 (ja) * 2012-12-07 2014-06-12 信越化学工業株式会社 インターポーザー用基板及びその製造方法
FR3007576B1 (fr) * 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
US9397051B2 (en) * 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry
US9070745B1 (en) * 2013-12-13 2015-06-30 Lam Research Corporation Methods and systems for forming semiconductor laminate structures
JP2015126052A (ja) * 2013-12-26 2015-07-06 京セラ株式会社 複合基板の製造方法
CN105190838B (zh) 2014-02-12 2017-06-06 日本碍子株式会社 半导体用复合基板的操作基板以及半导体用复合基板
US9231063B2 (en) 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
WO2018083961A1 (ja) * 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
KR20190092584A (ko) 2016-12-29 2019-08-07 인벤사스 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
WO2018147940A1 (en) 2017-02-09 2018-08-16 Invensas Bonding Technologies, Inc. Bonded structures
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
WO2019241417A1 (en) 2018-06-13 2019-12-19 Invensas Bonding Technologies, Inc. Tsv as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP2023038075A (ja) * 2021-09-06 2023-03-16 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
CN114883186B (zh) * 2022-07-11 2022-10-18 成都功成半导体有限公司 基于临时键合的晶圆背面加工方法及晶圆

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
EP0964436A2 (en) * 1998-06-04 1999-12-15 Shin-Etsu Handotai Company Limited Method for manufacturing SOI wafer and SOI wafer
US20030008478A1 (en) * 2000-03-29 2003-01-09 Takao Abe Production method for silicon wafer and soi wafer, and soi wafer
US20050020084A1 (en) * 2003-07-23 2005-01-27 Claire Richtarch Method of preparing a surface of a semiconductor wafer to make it epiready
CN1688014A (zh) * 2005-05-11 2005-10-26 华东师范大学 异质键合晶片的制备方法和应用
CN1802737A (zh) * 2003-06-06 2006-07-12 S.O.I.Tec绝缘体上硅技术公司 用于获得具有支撑衬底和超薄层的结构的方法
CN101084577A (zh) * 2004-12-28 2007-12-05 特拉希特技术公司 修整通过组装两晶片构成的结构的方法
CN101494177A (zh) * 2008-01-23 2009-07-29 胜高股份有限公司 用于生产键合晶片的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636414B2 (ja) * 1989-08-17 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH0719737B2 (ja) * 1990-02-28 1995-03-06 信越半導体株式会社 S01基板の製造方法
JP3352896B2 (ja) * 1997-01-17 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JPH10223497A (ja) * 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH10223467A (ja) * 1997-02-13 1998-08-21 Matsushita Electric Ind Co Ltd 積層部品の製造装置および製造方法
JP3352902B2 (ja) * 1997-02-21 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
ATE346410T1 (de) * 2000-08-04 2006-12-15 Amberwave Systems Corp Siliziumwafer mit monolithischen optoelektronischen komponenten
US7019339B2 (en) * 2001-04-17 2006-03-28 California Institute Of Technology Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby
JP2003110238A (ja) * 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
US20050103713A1 (en) * 2003-07-30 2005-05-19 Ramsey J. M. Devices with small-scale channels and the fabrication thereof by etching
EP1542275A1 (en) * 2003-12-10 2005-06-15 S.O.I.TEC. Silicon on Insulator Technologies S.A. A method for improving the quality of a heterostructure
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
FR2935535B1 (fr) 2008-09-02 2010-12-10 S O I Tec Silicon On Insulator Tech Procede de detourage mixte.

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
EP0964436A2 (en) * 1998-06-04 1999-12-15 Shin-Etsu Handotai Company Limited Method for manufacturing SOI wafer and SOI wafer
US20030008478A1 (en) * 2000-03-29 2003-01-09 Takao Abe Production method for silicon wafer and soi wafer, and soi wafer
CN1802737A (zh) * 2003-06-06 2006-07-12 S.O.I.Tec绝缘体上硅技术公司 用于获得具有支撑衬底和超薄层的结构的方法
US20050020084A1 (en) * 2003-07-23 2005-01-27 Claire Richtarch Method of preparing a surface of a semiconductor wafer to make it epiready
CN101084577A (zh) * 2004-12-28 2007-12-05 特拉希特技术公司 修整通过组装两晶片构成的结构的方法
CN1688014A (zh) * 2005-05-11 2005-10-26 华东师范大学 异质键合晶片的制备方法和应用
CN101494177A (zh) * 2008-01-23 2009-07-29 胜高股份有限公司 用于生产键合晶片的方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105190835A (zh) * 2013-05-01 2015-12-23 信越化学工业株式会社 混合基板的制造方法和混合基板
CN105190835B (zh) * 2013-05-01 2018-11-09 信越化学工业株式会社 混合基板的制造方法和混合基板
CN108695143A (zh) * 2017-04-08 2018-10-23 沈阳硅基科技有限公司 硅与iii-v族化合物硅键合材料及其键合方法
CN109786234A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN109786234B (zh) * 2017-11-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN109712875A (zh) * 2018-12-29 2019-05-03 上海华力微电子有限公司 晶圆直接键合方法
CN109712875B (zh) * 2018-12-29 2020-11-20 上海华力微电子有限公司 晶圆直接键合方法
CN110189985A (zh) * 2019-06-19 2019-08-30 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN110189985B (zh) * 2019-06-19 2020-10-30 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
US11081462B2 (en) 2019-06-19 2021-08-03 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Method for manufacturing a bonding structure
CN115881622A (zh) * 2023-01-29 2023-03-31 合肥晶合集成电路股份有限公司 一种晶圆键合的方法

Also Published As

Publication number Publication date
EP2339615A1 (fr) 2011-06-29
TWI435379B (zh) 2014-04-21
CN102110591B (zh) 2016-10-05
FR2954585B1 (fr) 2012-03-02
KR20110073247A (ko) 2011-06-29
KR101116741B1 (ko) 2012-02-22
US20110151644A1 (en) 2011-06-23
US8314007B2 (en) 2012-11-20
JP5292644B2 (ja) 2013-09-18
FR2954585A1 (fr) 2011-06-24
SG172528A1 (en) 2011-07-28
TW201133590A (en) 2011-10-01
JP2011159955A (ja) 2011-08-18

Similar Documents

Publication Publication Date Title
CN102110591B (zh) 制造具有最小应力的异质结构的方法
EP1662560B1 (en) Edge removal of silicon-on-insulator transfer wafer
EP1189266B1 (en) Production method for silicon wafer and soi wafer, and soi wafer
US6583029B2 (en) Production method for silicon wafer and SOI wafer, and SOI wafer
US20110195560A1 (en) Method of producing a silicon-on-sapphire type heterostructure
US8202785B2 (en) Surface treatment for molecular bonding
CN102217037A (zh) 制备用于制造异质结构体的蓝宝石衬底的表面
JP5481284B2 (ja) 半導体ウェハの製造方法
KR101526245B1 (ko) 임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법
KR101905811B1 (ko) 박리웨이퍼의 재생가공방법
JPH06176993A (ja) 半導体基板の製造方法
JP4493062B2 (ja) 両面研磨ウェーハの製造方法
JP2007194556A (ja) 半導体ウェーハの製造方法
JP2004235478A (ja) 貼り合わせsoi基板およびその製造方法
JP2004087522A (ja) 半導体ウェーハの製造方法
WO2012059350A2 (en) A method of treating a multilayer structure
JP2011119666A (ja) 半導体基板の再生方法、再生半導体基板の作製方法、および、soi基板の作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161005

Termination date: 20201123

CF01 Termination of patent right due to non-payment of annual fee