CN101494177A - 用于生产键合晶片的方法 - Google Patents

用于生产键合晶片的方法 Download PDF

Info

Publication number
CN101494177A
CN101494177A CNA2009100061076A CN200910006107A CN101494177A CN 101494177 A CN101494177 A CN 101494177A CN A2009100061076 A CNA2009100061076 A CN A2009100061076A CN 200910006107 A CN200910006107 A CN 200910006107A CN 101494177 A CN101494177 A CN 101494177A
Authority
CN
China
Prior art keywords
wafer
bonding
active layer
layer
oxonium ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2009100061076A
Other languages
English (en)
Inventor
森本信之
西畑秀树
奥田秀彦
远藤昭彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of CN101494177A publication Critical patent/CN101494177A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate

Abstract

本发明涉及制备键合晶片的方法。在通过将活化层用晶片键合到支撑层用晶片然后再减薄活化层用晶片来生产键合晶片的方法中，将氧离子注入到活化层用晶片中时，该注入步骤分为在特定条件下进行的两个阶段。

Description

用于生产键合晶片的方法
技术领域
[0001]本发明的目的在于，在键合晶片(bonded wafer)的生产中有效地防止表面粗糙度变差和特别是由氧离子注入层导致的缺陷的出现。
背景技术
[0002]作为键合晶片的典型生产方法，已有下述已知方法：其中将具有氧化膜(绝缘膜)的硅晶片键合到另一硅晶片上，再将所得键合晶片的一侧研磨并抛光以形成SOI层(研磨-抛光法)的方法；其中氧离子注入到硅晶片的内部，随后进行高温退火以在硅晶片中形成掩埋的氧化膜，随后使该氧化膜的上部成为SOI层中(SIMOX)的方法；和其中将氢离子或类似物注入到SOI层用硅晶片(活化层用晶片)的表面层部分中以形成离子注入的层，再将该晶片键合到支撑衬底用硅晶片上，然后该键合晶片经热处理以在离子注入的层处剥落以形成SOI层(智能切割法)的方法。
[0003]但是在上述方法当中，研磨-抛光法具有活化层的厚度均匀性差(±30％或更大)的问题。另一方面，使用氧离子注入的方法(SIMOX)具有的问题是，不能制造具有不同晶体取向的SOI结构来使绝缘层交织。
[0004]作为上述问题的解决办法，本发明人已开发了结合氧离子注入法和研磨-抛光法的工艺，即“通过将在其表面具有或不具有绝缘膜的活化层用晶片(a wafer for active layer)直接键合到支撑层用晶片(a waferfor support layer)上，然后使该活化层用晶片减薄来生产键合晶片的方法，其按时间顺序包含下述步骤的组合：将氧离子注入活化层用晶片中，以在活化层中形成氧离子注入层的步骤；在非氧化气氛中，在不低于1100℃的温度对该活化层用晶片进行热处理的步骤；将所述活化层用晶片结合到支撑层用晶片的步骤；进行热处理以增强键合强度的步骤；研磨所得键合晶片中活化层用晶片的缺乏氧离子注入层的部分的步骤；进一步抛光或蚀刻该活化层用晶片以暴露氧离子注入层的步骤；氧化该键合晶片以在氧离子注入层的暴露表面上形成氧化膜的步骤；除去该氧化膜的步骤；和在非氧化气氛中在不高于1100℃的温度进行热处理的步骤”，并且已经公开在日本专利申请No.2006-184237(对应于2008年1月24日公开的JP-A-2008-016534)。
[0005]通过上述专利申请中公开的方法，可以直接提供如下键合晶片：其活化层厚度均匀性优异，且由透射电子显微镜(TEM)评测出的缺陷较少。
发明内容
[0006]本发明涉及对公开在上述专利申请中的键合晶片的生产技术的改进，并且提供进一步降低缺陷出现的键合晶片的生产方法。
[0007]为了进一步降低上述专利申请所述的键合晶片的生产方法中的晶片缺陷，本发明人进行了各种研究，发现通过将氧离子注入从传统的单一阶段分为两个阶段，并最优化上述两个阶段的每一个中的离子注入条件特别是注入中的衬底温度，从而有利地实现了期望的目的。本发明以上述认知为基础。
[0008]即，本发明的内容和构造如下。
[0009]1.生产键合晶片的方法，其通过将活化层用晶片键合到具有或不具有绝缘膜的支撑层用晶片上，然后减薄该活化层用晶片来进行，其按时间顺序包含下述步骤组合：
(1)经过至少两个阶段，包括以2×1016-5×1017原子/cm2的剂量将氧离子注入到处于不低于200℃的状态下的活化层用晶片中的第一注入阶段和以1×1015-2×1016原子/cm2的剂量将氧离子注入到处于低于200℃的状态下的活化层用晶片中的第二注入阶段，在活化层用晶片中形成氧离子注入层的步骤；
(2)在非氧化气氛中，在不低于1000℃的温度下对该活化层用晶片进行第一热处理的步骤；
(3)将该活化层用晶片键合到直接或具有绝缘膜的支撑层用晶片上的步骤；
(4)对该键合晶片进行第二热处理以增强键合强度的步骤；
(5)减薄该键合晶片中的该活化层用晶片的一部分以暴露氧离子注入层的步骤；
(6)从该键合晶片中的活化层用晶片除去氧离子注入层的步骤；和
(7)平坦化和/或减薄该键合晶片中活化层用晶片表面的步骤。
[0010]2.权利要求1所述生产键合晶片的方法，其中所述键合晶片中的各晶片面的晶体取向是(100)和(110)或(111)的结合。
[0011]根据本发明，可以稳定地获得如下键合晶片：其不仅在减薄后具有优异的厚度均匀性，还具有良好的表面粗糙度且少得多的缺陷。
附图说明
[0012]本发明将参照附图进行描述，其中：
图1是根据本发明方法的制造步骤的流程图；
图2(a)是表示实施例1所得的产生于晶片表面上的椭圆形晶体缺陷的光学显微相片；
图2(b)是表示实施例2所得的产生于晶片表面上的线形晶体缺陷的光学显微相片；
图3是通过TEM观测到的线形晶体缺陷的横截面图；和
图4是表示第一和第二氧离子注入的每一中，剂量对晶片缺陷密度的影响的图。
具体实施方式
[0013]以下具体地描述本发明。
[0014]首先，描述阐明本发明的背景。如前所述，传统的氧离子注入是在单一阶段在加速电压150keV和剂量约5.0×1016原子/cm2的条件下进行的。本发明人检查了在上述条件下注入氧离子后活化层用硅晶片中的缺陷密度，发现如同通过缺陷评价方法(HF缺陷的光学显微镜观察或评价)所宏观评价的那样，每平方厘米存在一个或多个缺陷。
[0015]由于上述事实，认为离子注入步骤中的破坏大，并且在注入的氧离子通过键合前的还原气氛中的热处理，或键合后的用以增强键合强度的热处理而被转化成氧沉淀(SiO2)时，开始产生缺陷，其穿透活化层侧，结果增大了终产品中的缺陷密度。
[0016]目前，本发明人等已经研究了解决上述问题的办法并获得下述认知。
[0017]将氧离子注入分为两个阶段。在第一阶段中，进行氧离子注入以形成SiO2层来作为抛光停止层或蚀刻停止层。然而，由于该离子注入需要大剂量(2×1016-5×1017原子/cm2)，所以需要提高衬底温度到不低于200℃以尽可能地最小化注入中的缺陷性破坏。
[0018]随后，在衬底温度低于200℃的状态下，以较小剂量(1×1015-2×1016原子/cm2)进行第二阶段的氧离子注入。尽管第二阶段中的剂量小，但由于氧离子是在更低的温度下注入的，所以在衬底的表面层附近形成非晶层。
[0019]因此，通过在第二离子注入阶段形成的所述非晶层，抑制了当第一阶段注入的氧离子通过后步骤中的热处理转化为氧沉淀(SiO2)时产生的晶体缺陷的生长。
[0020]通过上述机理，可以减少键合晶片的表面层上的晶体缺陷。
[0021]首先，本发明将根据图1所示流程图就键合晶片衬底和各生产步骤作具体说明。
[0022]在键合晶片的生产中，两个硅晶片，也即，活化层用晶片和支撑层用晶片被互相键合。本发明不仅适用于具有绝缘膜(氧化膜)的情况下来键合两晶片的情形，也适用于所述两个晶片直接键合而不使用这种绝缘膜的情形。
[0023]另外，只要待键合晶片具有适合于键合的良好表面粗糙度，那么掺杂物的种类和浓度、氧浓度等等就没有限定。但是，为了进一步减少缺陷，优选使用不含COP或含较少COP的晶片。为减少COP，可以应用下列方法：通过最优化CZ拉制条件来减少COP的方法；在镜面加工(mirror working)后，在还原气氛中对晶片进行不低于1000℃的高温热处理的方法；通过CVD或类似方法在晶片上外延生长Si的方法；等等。
[0024]在键合晶片的这种生产方法中，本发明有效地防止当绝缘膜的厚度薄得不大于50nm时，尤其是不存在绝缘膜时令人担忧的表面粗糙度的劣化和缺陷的出现。
[0025](1)将氧离子注入活化层用晶片中的步骤
本发明中，氧离子注入中的加速电压可以取决于终产品中的活化层的厚度进行适当选择，没有特别限定。因此，对常规氧离子注入机而言，氧离子注入可以在约100-300keV的加速电压下进行。
[0026]在第一氧离子注入阶段，剂量要求在2×1016至5×1017原子/cm2的范围内。当第一氧离子注入阶段中的剂量低于2×1016原子/cm2时，SiO2层的形成不充分且无法适当地进行抛光停止，而当其超过5×1017原子/cm2时，即便注入在更高的衬底温度进行，注入破坏也会变大且缺陷数增加。对于进行抛光停止的优选剂量是2×1016至2×1017原子/cm2。另一方面，当使用碱溶液进行蚀刻停止时，SiO2层作为停止层(stoplayer)要求是完全连续的，以至于剂量优选为约1×1017至5×1017原子/cm2。
[0027]对本发明而言，重要的是第一氧离子注入中的衬底温度为不低于200℃。更优选为，所述衬底温度不低于400℃但不高于600℃。而且，若该温度超过600℃，则难以在该离子注入中加热衬底。
[0028]第二氧离子注入中的剂量要求在1×1015至2×1016原子/cm2的范围内。当第二氧离子注入中的剂量低于1×1015原子/cm2时，非晶层形成不充分且停止晶体缺陷生长的效果小，而当第二氧离子注入中的剂量超过2×1016原子/cm2时，整个表面层变成非晶态的，且活化层不形成单一晶体。
[0029]在第二氧离子注入中，衬底温度要求低于200℃。当其超过200℃时，非晶层形成不充分且停止晶体缺陷生长的效果小。优选衬底温度不低于室温(约20℃)但不高于100℃。另外，为了使该温度不高于室温，要求向注入机添加用于强制冷却晶片的机构。
[0030]进一步地，在第一和第二离子注入阶段之间进行清洗是有利的。因为，产生于第一离子注入阶段的颗粒在第二离子注入阶段中充当掩模的作用，因此离子可能不被注入到和所述颗粒相应的部分。结果，在这些部分中进行的非晶形成不充分，并且存在着射中缺陷(shooting ofdefect)造成产生该缺陷的危险。类似地，可将第一离子注入阶段分为多次，可在其间进行清洗。此外，作为清洗方法，优选使用SC1、HF、O3和具有优异的除去颗粒性能的有机酸。也可以应用刮擦清洗来物理地除去颗粒。
[0031](2)对活化层用晶片进行第一热处理的步骤
如上所述的具有形成于其活化层中的氧离子注入层的活化层用晶片，在氢或氩等的非氧化气氛中，在不低于1000℃的温度进行热处理。结果，氧离子注入层的形式变得处于相对连续的状态，且表面粗糙度高度改善，并且在随后暴露该氧离子注入层期间能够抑制缺陷的出现。
[0032]如上所述，要求热处理温度不低于1000℃。当热处理温度低于1000℃，则不形成具有充分连续性的氧离子注入层，并且仅得到与不进行该热处理的情形相似的结果。另一方面，若热处理温度超过1250℃，则有产生滑动位移(slip displacement)的危险。因此，热处理温度优选在1000-1250℃的范围内。
[0033]特别地，用于抛光停止的优选条件是将晶片保持在10001-1200℃的温度下不低于1小时。另一方面，当使用碱溶液进行蚀刻停止时，SiO2层作为停止层要求完全连续，优选晶片保持在1200-1350℃的温度不低于5小时。
[0034]而且，不对该热处理进行特别限定，因为它不仅适用于间歇式炉，也适用于各种加热系统，例如板材进料型(sheet-feed type)灯加热、电阻加热、快速加热退火(flash annealing)等。优选，该热处理在使用间歇式炉的情况下进行不少于1小时，且在使用板材进料型炉时进行不少于10秒。简而言之，从产率上考虑，是足以优化各设备的热处理时间。
[0035](3)将活化层用晶片键合到支撑层用晶片上的步骤
然后，将活化层用晶片键合到支撑层用晶片上。在该情况中，可具有或不具有绝缘膜的情况下来互相键合所述晶片两者。
[0036]当具有绝缘膜的情况下来进行键合时，优选使用氧化膜(SiO2)、氮化物膜(Si3N4)或者类似物作为绝缘膜。作为膜形成方法，优选在氧化气氛或氮气氛(热氧化、热氮化)中的热处理、CVD等。作为热氧化，除了使用氧气之外，还可使用利用蒸汽的湿氧化。另外，绝缘膜可在氧离子注入之前或之后，形成于正面衬底(front-side substrate)上。另外，绝缘膜的形成可在活化层用晶片上或支撑层用晶片上或者两者上进行。
[0037]进一步地，要求在键合前进行清洗处理以抑制由颗粒造成的空隙的出现。作为清洗方法，使用以SC1+SC2、HF+O3、有机酸或其组合来清洗硅晶片的一般方法是有效的。
[0038]除此之外，采用氧、氮、He、H2、Ar或它们的混合气氛通过等离子体对键合前的硅的表面进行活化处理以增强键合强度是有利的。
[0039]对直接键合的情形而言，被吸附到待键合表面上的H2O经随后的热处理转变为SiO2，其存在于键合的界面中，因而通过使用HF清洗待键合的面并随即使它们的疏水面互相键合可抑制SiO2的形成。因此，可以减少键合界面处的氧化物，以达成设备性能的改良。
[0040](4)用来增强键合强度的第二热处理步骤
用来增强键合强度的热处理优选在不低于1100℃的温度进行不少于1小时，以充分地增强键合强度。对气氛没有特别的限定，但是，在随后减薄活化层用晶片中的该部分厚度的步骤或随后暴露氧离子注入层的步骤中所用的研磨、抛光和蚀刻步骤中，使用氧化气氛来保护晶片的背面。因此，优选形成厚度不低于150nm的氧化膜。
[0041](5)减薄活化层用晶片以暴露氧离子注入层的步骤
可作为暴露氧离子注入层的方法使用的有研磨、抛光、蚀刻或它们的组合。考虑用于减薄的成本(处理速度和处理设备的成本)对它们进行合适的选择。一般而言，就成本而言，研磨是有利的。
[0042]通过机械加工来进行键合晶片中活化层用晶片的研磨。在该研磨中，活化层用晶片的一部分留在了氧离子注入层的该表面侧上。对活化层用晶片的所述将留下的部分厚度没有特别限定。
[0043]优选活化层用晶片恰好被研磨到氧离子注入层之前以缩短随后碱蚀刻或抛光步骤的时间。然而，考虑到研磨设备的精确度和研磨造成的破坏深度(大约2微米)，残留Si膜的厚度优选为约3-10μm。
[0044]另外，可以代替研磨而用碱溶液进行蚀刻。在这种情况下，为了避免蚀刻支撑层用晶片的背面，合意的是在该晶片的该背面上形成保护膜，例如氧化膜等。
[0045]连续地，通过下述的研磨或蚀刻来暴露氧离子注入层。
[0046]研磨工艺(研磨停止)
当研磨工艺被用作将层减薄的处理时，优选在供给含有浓度不大于1质量％的磨料的研磨溶液的同时进行研磨。作为研磨溶液，提及了含有浓度不大于1质量％的磨料(例如，二氧化硅)的碱性溶液，此外，作为所述碱性溶液，优选无机碱溶液(KOH、或NaOH等)、有机碱溶液(例如，主要由胺构成的哌嗪、或乙二胺等)、或它们的混合溶液。
[0047]在该研磨工艺中，由于磨料浓度不大于1质量％，所以难以引起通过该磨料发生机械研磨作用，而化学研磨作用优先。因此，活化层用晶片的一部分(Si层)是通过碱性溶液用化学研磨作用来研磨的。由于在碱性溶液中Si/SiO2的蚀刻速率比高，所以Si层作为活化层用晶片的一部分可被有效地研磨，但却难以研磨SiO2层。即使研磨设备的机械精确度不够，也仅是Si层被研磨而基本不会研磨氧离子注入层，从而可以均匀地露出氧离子注入层。
[0048]此外，与下述蚀刻工艺相比，研磨工艺的优点在于可以形成具有优异面内厚度均匀性的薄膜而对作为被氧离子注入层隔离的硅晶片正面的一部分的Si活化层造成任何破坏，即便该氧离子注入层不是完全连续的SiO2层。
[0049]蚀刻工艺(蚀刻停止)
在上述膜减薄的处理中，也能够通过使用碱性蚀刻溶液除去位于氧离子注入层研磨侧的正面硅晶片。作为所述碱性蚀刻溶液，例如，使用KOH或NaOH等。也可使用硅与SiO2之间具有高蚀刻速率比(选择性)的四甲基氢氧化铵(TMAH)的水溶液。更优选使用TMAH，因为它不含金属离子，例如K或Na，且对设备的影响较小。
[0050]当形成于氧离子注入层中的SiO2层不连续时，碱性溶液可以由SiO2颗粒间的空间进入以蚀刻掉活化层的一部分。为了防止这种现象，优选在不低于1200℃的高温进行不少于5小时的键合前的热处理和/或用于增强键合强度的热处理。
[0051]蚀刻工艺和研磨工艺的组合
可通过蚀刻工艺和研磨工艺的组合来暴露氧离子注入层。
[0052]特别地，当Si在研磨之前被蚀刻时，平台(terrace)(未将两个晶片互相键合的1-3mm的外部边缘区域)和键合区域之间的分界变得光滑以抑制颗粒的出现。另外，在研磨工艺之前，仅该平台可被研磨。
[0053](6)除去氧离子注入层的步骤
暴露的氧离子注入层必须除去，这是因为其中存在许多由形成SiO2或离子注入造成的晶体缺陷。作为所述除去方法，有蚀刻工艺、氧化工艺和研磨工艺等。
[0054]蚀刻工艺
该蚀刻工艺是通过浸渍于HF溶液中除去SiO2的方法，其中，晶片浸渍于3-50％的HF溶液约1-30分钟。在具有氧化膜的键合晶片的情况下，由于氧化膜在晶片的边缘部分(平台)处是暴露的，所以通过长时间浸渍于高浓度的HF溶液中蚀刻掉氧化膜。若被蚀刻的量大，则活化层在该晶片的该边缘部分剥落，造成颗粒的出现。因此除去SiO2的目标是优选成为下述状态，即晶片表面整体变成防水性表面。
[0055]另外，取决于氧剂量和热处理条件，氧离子注入层是SiO2和Si的混合层，它可能不能通过HF浸渍完全地除去。
[0056]在任何情形中，当键合前的热处理或用来增强键合强度的热处理是低温短时间处理而不形成完全的SiO2层时，存在于氧离子注入层近旁的晶体缺陷不能被完全地除去，以至于进一步需要缺陷区域的除去步骤。
[0057]氧化工艺
该工艺包含：在氧离子注入层的暴露表面上形成给定厚度的氧化膜的步骤和除去所得氧化膜的步骤。
[0058]由于在氧化气氛中进行氧化是足够的，所以处理温度没有特别限定，但优选在氧化气氛中600-1100℃。
[0059]然而，当许多晶体缺陷存在于氧离子注入层中时，优选在较低温度进行处理，优选为约600-900℃，以在热处理过程中抑制晶体缺陷生长到活化层中。当氧化在该较低温进行时，可以应用使用H2O蒸气的湿氧化或包括氧化性气体例如HCl气体的氢氯酸氧化来增加氧化膜的生长率，其更优选用来获得高产率。
[0060]氧化膜的厚度没有特别限定，但是如果在氧离子注入层中存在晶体缺陷层，其优选大于晶体缺陷层的厚度。该厚度在根据本发明的氧离子注入条件下优选为约100-500nm。当氧化膜的厚度低于100nm时，不能充分地除去晶体缺陷区域，而当其超过500nm时，由于氧化膜的面内均匀性的破环，活化层的厚度均匀性变差。
[0061]可以通过使用HF溶液清洗，或通过使用氢气或Ar气或含有HF的气体经由退火的蚀刻来进行氧化膜的除去。此处，上述氧化处理和除去处理可进行多次。因此，可在保持平坦化的表面粗糙度的同时进行活化层的更多减薄。
[0062]在除去氧化膜后，通过将键合晶片浸渍于例如有机酸和氢氟酸的混合溶液中来除去连接到该键合晶片的该表面的颗粒和金属杂质是有利的。
[0063]此外，可在通过浸渍于HF溶液中除去氧离子注入层中的SiO2之后进行该氧化。
[0064](7)平坦化和减薄活化层用晶片表面的步骤
在除去氧离子注入层之后键合晶片的表面必须平坦化，因为它与镜面抛光相比要粗糙。作为平坦化，可应用：还原气氛下的热处理，抛光工艺，使用气体或离子或可蚀刻Si的基团的气体蚀刻等。
[0065]抛光工艺
稍微抛光键合表面以改善粗糙度。抛光限度(polishing margin)优选为约10-500nm。当其小于10nm时，不能充分地改善粗糙度，而当其超过500nm时，活化层的厚度均匀性变差。通过该处理，可使表面粗糙度(RMS)不大于0.5nm。
[0066]还原气氛中的热处理
通过在Ar、H2或它们的混合气氛中的热处理改善键合晶片的表面粗糙度。热处理温度优选为不低于1000℃，但不高于1300℃。对热处理时间而言，在较低温度下需要长时间，但是优选在1000-1200℃约为1-2小时，在1200-1250℃约为10-30分钟，大于1250℃约为1-5分钟。若该热处理在超过上述值的较高的温度和较长时间条件下进行，则由于还原气氛的蚀刻作用，存在活化层的面内厚度均匀性变差的危险。
[0067]作为热处理炉，优选可同时处理多个晶片的电阻加热型垂直炉，处理单个晶片的灯加热型RTA(高速升降温炉)等。特别地，在不低于1200℃的温度的处理中，RTA是有效的。
[0068]通过该热处理，可以与抛光工艺同样地使表面粗糙度(RMS)不大于0.5nm。
[0069]通过该热处理除去在表面上产生的氧化膜，可以通过使用HF溶液清洗或通过使用氢气或Ar气或含有HF的气体的经由退火的蚀刻来实现。
[0070]因此，可以获得厚度均匀性优异并具有平坦化表面粗糙度且缺陷更少的键合晶片。
[0071]根据本发明，还可以通过直接互相键合具有不同晶体取向的硅晶片(例如，110晶体和100晶体的键合，或者111晶体和100晶体的键合等)来制备键合晶片。
[0072]实施例1
提供直径300mm切自通过CZ法生长且掺杂了硼的硅锭的2片硅晶片。这2片硅晶片之一具有(110)的晶体取向并被用作活化层用晶片，而另一硅晶片具有(100)的晶体取向并被用作支撑层用晶片。两晶片均为掺杂了硼的p型硅，并具有1-20Ωcm的电阻率。
[0073]通过在1000℃于氧化气氛中处理5小时，在(100)晶片上形成具有150nm厚度的氧化膜。
[0074]然后在180keV的加速电压下，从作为活化层用晶片的(110)晶片的表面，进行氧离子注入。分两个阶段进行该氧离子注入，其中，第一离子注入阶段是在200-600℃的衬底温度且剂量在1×1016-1×1018原子/cm2的范围内进行的。在第二离子注入阶段中，衬底温度是在从室温到低于200℃的范围内，且剂量在1×1014-5×1016原子/cm2的范围内。结果，在距活化层用晶片表面大约400nm的深度位置处形成了氧离子注入层。
[0075]其后，在氩气气氛下，将活化层用晶片于1200℃热处理1小时，以使氧离子注入层的形式处于相对连续的状态。
[0076]接着，两晶片均使用SC1、HF和O3清洗，以从待键合表面除去颗粒，然后互相键合。然后，在氧化气氛中，将键合的晶片于1100℃热处理2小时，以强力地键合键合界面。
[0077]随后，使用研磨设备，将该键合晶片中的活化层用晶片研磨掉距离其表面的给定厚度。即，在氧离子注入层的表面侧进行研磨处理，以便仅留下活化层用晶片的一部分(对应于约5μm的厚度)。
[0078]然后，通过在供给含有浓度不大于1质量％的磨料(二氧化硅)的抛光剂的同时在所述研磨之后抛光键合晶片的该表面，使氧离子注入层暴露。作为抛光剂，使用含有浓度不大于1质量％的磨料的碱性溶液。所述碱性溶液是主要由胺(例如哌嗪，或乙二胺等)组成的有机碱溶液。
[0079]此外，已经证明所得氧离子注入层是均匀地形成在键合晶片中，从而导致均匀地形成在键合晶片中的氧离子注入层的暴露。
[0080]之后，在氧化气氛中于950℃湿氧化处理该键合晶片0.5小时。结果，在氧离子注入层的暴露表面上形成具有150nm厚度的氧化膜。之后，通过HF蚀刻(HF的浓度：10％，温度：20℃)除去该氧化膜。在-除去该氧化膜后，暴露的活化层的厚度实现均匀化并且在该表面中减薄。
[0081]然后，通过下述处理清洗键合晶片。将键合晶片分别按下述顺序浸渍于数种溶液中：溶解了5ppm浓度臭氧的臭氧水溶液；以有机酸对纯水计，含有0.06质量％柠檬酸的水溶液；含有0.05质量％氢氟酸的水溶液；以有机酸对纯水计，含有0.6质量％柠檬酸的水溶液；和最后于室温溶解了5ppm浓度臭氧的臭氧水溶液。各清洗处理在室温下进行5分钟。通过此清洗处理，从键合晶片的表面除去了金属杂质和颗粒。
[0082]在上述清洗后，在氩气气氛中将键合晶片于1200℃热处理1小时来完成键合晶片。
[0083]由此得到的活化层具有100-200nm的厚度，且表面中厚度分布的分散性(scattering of the thickness distribution)在10-20％的范围内。
[0084]实施例2
除了将活化层用(110)晶片键合到没有绝缘膜(氧化膜)的支撑层用(100)晶片上之外，在与实施例1相同的条件下制备了键合晶片。由此得到的活化层具有100-200nm的厚度，且表面中厚度分布的分散性在10-20％的范围内。
[0085]随后，检查了实施例1和2所得键合晶片的缺陷密度。
[0086]具有绝缘膜的实施例1和不具有绝缘膜的实施例2所产生的缺陷形式不同。
[0087]图2(a)和2(b)分别表示实施例1和2中产生于晶片表面上的晶体缺陷的光学显微相片。当具有氧化膜的情况下进行键合时(实施例1)，观察到椭圆形缺陷(直径：100-500μm)，且在所述缺陷中也观察到该氧化膜。另一方面，当不具有氧化膜的情况下进行键合时(实施例2)，观察到线型缺陷(长度：10-100μm)。这些缺陷可通过使用聚光灯肉眼观察键合晶片的外观而作为亮点观察到。
[0088]当通过TEM观察该线形缺陷的横截面时，如图3所示，已证明顶层缺失。并且，实施例1和2中的缺陷密度以同样的趋势取决于氧离子注入的条件，而不管存在或不存在氧化膜。即，在两实施例中，产生缺陷的主要机制是相同的，且认为氧离子注入是产生缺陷的原因。
[0089]椭圆形缺陷和线形缺陷之间的缺陷形式的不同是由存在或不存在氧化膜引起的。猜测当键合过程中被引入活化层中的缺陷在最终步骤于氩气气氛的退火中被选择性蚀刻的时候，若不存在氧化膜，缺陷就照其原样蚀刻，而如果存在氧化膜，则在Si和氧化膜中的SiO2反应形成具有低蒸气压的SiOx的同时促进了蚀刻，因此缺陷变成大尺寸的椭圆体。
[0090]通过使用聚光灯肉眼观察各条件下获得的300mm晶片的1/4面积的外观，计算亮点数来测定缺陷密度。所得结果示于图4。
[0091]如图4所示，当氧离子注入被分为本发明所述的两个阶段，且第一氧离子注入阶段在衬底温度200-600℃和剂量2×1016-5×1017原子/cm2的条件下进行，以及第二氧离子注入阶段在衬底温度低于200℃和剂量1×1015-2×1016原子/cm2的条件下进行时，无论存在或不存在绝缘膜，缺陷密度为非常低的值，低于1/cm2。

Claims (2)

1.生产键合晶片的方法，其通过将活化层用晶片键合到具有或不具有绝缘膜的支撑层用晶片上然后减薄该活化层用晶片来生产，按时间顺序包含下述步骤的组合：
(1)经过至少两个阶段，包括以2×1016-5×1017原子/cm2的剂量将氧离子注入到处于不低于200℃的状态下的该活化层用晶片中的第一注入阶段和以1×1015-2×1016原子/cm2的剂量将氧离子注入到处于低于200℃的状态下的该活化层用晶片中的第二注入阶段，在该活化层用晶片中形成氧离子注入层的步骤；
(2)在非氧化气氛中，在不低于1000℃的温度对该活化层用晶片进行第一热处理的步骤；
(3)将该活化层用晶片键合到直接或具有绝缘膜的该支撑层用晶片上的步骤；
(4)对该键合晶片进行第二热处理以增强键合强度的步骤；
(5)减薄该键合晶片中的该活化层用晶片的一部分以暴露该氧离子注入层的步骤；
(6)从该键合晶片中的该活化层用晶片除去该氧离子注入层的步骤；和
(7)平坦化和/或减薄该键合晶片中的该活化层用晶片的该表面的步骤。
2.权利要求1所述生产键合晶片的方法，其中所述键合晶片中的各晶片面的晶体取向是(100)和(110)或(111)的结合。
CNA2009100061076A 2008-01-23 2009-01-23 用于生产键合晶片的方法 Pending CN101494177A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008012459 2008-01-23
JP2008012459A JP2009176860A (ja) 2008-01-23 2008-01-23 貼り合わせウェーハの製造方法

Publications (1)

Publication Number Publication Date
CN101494177A true CN101494177A (zh) 2009-07-29

Family

ID=40863216

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2009100061076A Pending CN101494177A (zh) 2008-01-23 2009-01-23 用于生产键合晶片的方法

Country Status (6)

Country Link
US (1) US20090186464A1 (zh)
JP (1) JP2009176860A (zh)
KR (1) KR20090081335A (zh)
CN (1) CN101494177A (zh)
FR (1) FR2926670A1 (zh)
TW (1) TW200947530A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110591A (zh) * 2009-12-23 2011-06-29 S.O.I.Tec绝缘体上硅技术公司 制造具有最小应力的异质结构的方法
CN106601615A (zh) * 2016-12-27 2017-04-26 上海新傲科技股份有限公司 提高键合强度的退火方法
CN109346433A (zh) * 2018-09-26 2019-02-15 上海新傲科技股份有限公司 半导体衬底的键合方法以及键合后的半导体衬底
CN110767541A (zh) * 2019-10-28 2020-02-07 苏师大半导体材料与设备研究院(邳州)有限公司 一种晶圆键合方法
CN116053191A (zh) * 2022-12-21 2023-05-02 中环领先半导体材料有限公司 一种绝缘体上硅衬底及其制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
US8674468B2 (en) * 2009-05-29 2014-03-18 Carestream Health, Inc. Imaging array with dual height semiconductor and method of making same
US7968358B2 (en) * 2009-07-29 2011-06-28 Carestream Health, Inc. Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same
US8405036B2 (en) 2010-08-24 2013-03-26 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
JP5477277B2 (ja) * 2010-12-20 2014-04-23 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US9293330B2 (en) 2013-08-28 2016-03-22 Infineon Technologies Ag Method for producing a semiconductor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055750A (ja) * 2002-07-18 2004-02-19 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP4828230B2 (ja) * 2004-01-30 2011-11-30 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
JP4830290B2 (ja) * 2004-11-30 2011-12-07 信越半導体株式会社 直接接合ウェーハの製造方法
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer
JP4655797B2 (ja) * 2005-07-19 2011-03-23 信越半導体株式会社 直接接合ウエーハの製造方法
JP2007208023A (ja) * 2006-02-02 2007-08-16 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
JP5061489B2 (ja) * 2006-04-05 2012-10-31 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
US7575988B2 (en) * 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110591A (zh) * 2009-12-23 2011-06-29 S.O.I.Tec绝缘体上硅技术公司 制造具有最小应力的异质结构的方法
CN106601615A (zh) * 2016-12-27 2017-04-26 上海新傲科技股份有限公司 提高键合强度的退火方法
CN109346433A (zh) * 2018-09-26 2019-02-15 上海新傲科技股份有限公司 半导体衬底的键合方法以及键合后的半导体衬底
US11393772B2 (en) 2018-09-26 2022-07-19 Shanghai Simgui Technology Co., Ltd. Bonding method for semiconductor substrate, and bonded semiconductor substrate
CN110767541A (zh) * 2019-10-28 2020-02-07 苏师大半导体材料与设备研究院(邳州)有限公司 一种晶圆键合方法
CN116053191A (zh) * 2022-12-21 2023-05-02 中环领先半导体材料有限公司 一种绝缘体上硅衬底及其制备方法
CN116053191B (zh) * 2022-12-21 2024-02-09 中环领先半导体科技股份有限公司 一种绝缘体上硅衬底及其制备方法

Also Published As

Publication number Publication date
JP2009176860A (ja) 2009-08-06
US20090186464A1 (en) 2009-07-23
TW200947530A (en) 2009-11-16
FR2926670A1 (fr) 2009-07-24
KR20090081335A (ko) 2009-07-28

Similar Documents

Publication Publication Date Title
CN101494177A (zh) 用于生产键合晶片的方法
US7713842B2 (en) Method for producing bonded wafer
JP4828230B2 (ja) Ｓｏｉウェーハの製造方法
JP3762144B2 (ja) Ｓｏｉ基板の作製方法
US7927972B2 (en) Method for producing bonded wafer
KR101066315B1 (ko) 접합 웨이퍼의 제조 방법
US8048769B2 (en) Method for producing bonded wafer
KR101071509B1 (ko) 접합 웨이퍼 제조 방법
TW201643938A (zh) 絕緣體上矽晶圓的製造方法
JP5766901B2 (ja) 貼り合わせウェーハの製造方法
KR101032564B1 (ko) 접합 웨이퍼의 제조 방법
JP2009289948A (ja) 貼り合わせウェーハの製造方法
TW200935492A (en) Method for producing bonded wafer
JP5597915B2 (ja) 貼り合わせウェーハの製造方法
KR20030032448A (ko) 게터링 수단을 가진 단결정 실리콘 웨이퍼 및 그제조방법
JP2011108791A (ja) シリコンウェーハおよびその製造方法
KR20030030712A (ko) 게터링 수단을 가진 단결정 실리콘 웨이퍼 및 그제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20090729