TWI435379B - 製作具最小應力之異質構造之方法 - Google Patents

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Description

製作具最小應力之異質構造之方法
本發明係有關於利用將一第一晶圓或底材黏結至一第二晶圓或底材而成形之異質構造製作，其中第一晶圓之熱膨脹係數低於第二晶圓之熱膨脹係數。此種異質構造特別適用於微電子或光電用途。本發明更可應用於SOS異質構造(SOS意即藍寶石上矽，silicon-on-sapphire(Al2 O3 ))之製作。
在具有不同熱膨脹係數，例如，差異至少10%或20%的兩片晶圓於室溫(20℃)下組合時，或在兩片已組合之晶圓進行任何後續處理之時，在黏結強化回火的情況之下，可能有時需要增加溫度以便，例如，強化其黏結的界面。
圖1顯示在160℃的溫度下執行黏結強化熱處理期間的一異質構造的行為，利用將對應於一SOI(絕緣體上矽)構造的一第一晶圓或底材10黏結至一藍寶石第二晶圓或底材20即得以形成異質構造。如圖1所示，矽，SOI構造的主成份，其熱膨脹係數(TEC,thermal expansion coefficient)與藍寶石的係數之間的差異(Si TEC<Al2 O3 TEC)，在熱處理的期間，會造成該黏結組合的脫層情形，此使得高黏合脫離應力Cd被施加在位於異質構造邊緣處的區域Zd之中。
由於此應力之故，在晶圓的邊緣便發生移轉不足的情形，此導致一環(此為第一晶圓未能被移轉至第二晶圓上的一個區域)的出現，此環的尺寸會太大並且形狀不規則，因而，特別地，可能導致晶圓邊緣剝落的情況。
在諸如SOS異質構造之類的異質構造情形之中，SOS異質構造係利用將一種構造，例如，一SOI構造，組合於諸如一藍寶石底材的一支撐晶圓或底材上而製成的。在此種情況下，SOS異質構造的製作便會包含一次直接晶圓黏結或SOI構造對藍寶石底材的的熔合黏結，一次黏結穩定或黏結強化回火，以及一次SOI構造的薄化，以便形成可移轉至藍寶石晶圓上的一矽層。其薄化通常是以兩步驟進行，亦即，一第一次研磨的步驟以將SOI構造的支撐底材的絕大部份去除掉，其後接著執行第二次的化學蝕刻，其深達SOI構造的氧化物層，該氧化物層係扮演阻擋層的角色。其化學蝕刻通常是利用TMAH(氫氧化四甲銨(tetramethylammonium hydroxide))而進行。
在底材邊緣之處黏結脫離應力的產生，如以上所解釋的，可能會導致矽層與藍寶石底材的邊緣處發生黏結脫離，因而在薄化的期間容許溼式蝕刻液滲入黏結界面。此滲入會進一步使黏結弱化，並可能導致如圖2所顯示的構造脫層情形，其中，當剪應力被施加在矽層上時，便出現矽表面層由其底下的藍寶石底材或晶圓上脫層的情形。
最後，如圖3所顯示，邊緣損耗(因脫層所造成的環放大)在研磨之後便已出現。邊緣損耗是因黏結強化回火處理期間的脫層情形所造成的，且其為相對較大者，此係因，在黏結強化回火的期間，矽層乃是相對較厚的緣故。
本發明之一目的係在於提供一種解答方案以解決前述缺點，其利用將一第一晶圓或底材黏結至一第二晶圓或底材而得以製作異質構造，其中第一晶圓之熱膨脹係數低於第二晶圓之熱膨脹係數，同時亦如同上述，限制在底材邊緣處的黏結脫離及缺陷出現的情形。
為達此目的，本發明提供製作此等異質構造的一種製程，其中，在黏結之後及在黏結強化回火之前，第一晶圓至少被局部地調節。
第一晶圓的該至少局部調節容許其邊緣厚度被縮小，並且，因此而使黏結脫離的應力大小程度，因兩晶圓間熱膨脹係數的差異之故，而亦得以被縮小。如此，環的寬度及規則性，亦即，底材邊緣未被移轉的區域，亦得以改善。
依據本發明製程之一種作法，其執行一次單一的調節步驟，之後，第一晶圓於其被調節的部份即具有小於或等於55 μm的厚度，且單一黏結強化回火步驟係在約160℃的溫度下執行約2小時的時間。
依據本發明製程之另一種作法，其製程包含第一及第二黏結強化回火步驟與第一晶圓被至少局部地調節的第一及第二調節步驟，且其第一調節步驟係在該第一回火步驟之後及該第二回火步驟之前進行，而第二調節步驟則係在該第二回火步驟之後進行。
此作法可使調節的深度到達利用單一次調節步驟所無法達成者，其並可以避免晶圓剝落或脫層的風險。
因第一次調節步驟的緣故，由於黏結脫離應力的局部減小，第二次黏結強化回火步驟便可以在高於第一次黏結強化回火步驟的溫度之下進行。
本發明之製程係特別適合於SOS構造的製作。在此情況下，此製程利用一矽質或一SOI底材作為其第一晶圓，並使用一藍寶石底材作為其第二晶圓。
依據本發明之一要點，其製程在黏結強化回火步驟之後更包含將第一晶圓薄化的步驟，該薄化係先研磨其後並進行蝕刻第一晶圓。其研磨係利用其工作表面包含有平均尺寸大於6.7微米打磨粒子的一輪而進行。
其研磨若使用包含有平均尺寸大於6.7微米打磨粒子的研磨輪而進行時，其研磨是為粗研磨，此相較於其研磨若使用包含有平均尺寸小於6.7微米打磨粒子的研磨輪而進行時，其研磨是為細研磨。
本案發明人選定使用此等粗研磨，因其可容許第一晶圓在被薄化之同時，亦得以降低晶圓在研磨的期間發生脫層的風險。若以包含有平均尺寸大於6.7微米打磨粒子的研磨輪進行研磨，其便可以在不施加太大接觸力的情形之下去除掉較大量的材料。在進行研磨之時，研磨輪在第一晶圓上的接觸力不大於222.5牛頓。另一方面，若使用對應於細研磨的較小打磨粒子，則細研磨輪與材料之間的比例便大於粗研磨輪與相同材料之間的比例，增加了研磨輪在第一晶圓上的接觸力，並因此而增加脫層的風險。
本發明之製程，一般而言，可適用於製作包含至少兩晶圓(例如，藍寶石上矽，玻璃上矽等)的異質構造，其兩晶圓各具不同的熱膨脹係數。兩晶圓係利用直接晶圓黏結或任何其他形式的黏結，諸如陽極，金屬或黏劑黏結而被組合在一起。此些晶圓通常是為圓形並可能具各種不同直徑，特別是100 mm，150 mm，200 mm或300 mm。
兩晶圓中之一可能已有元件形成於其中，其接著被黏結至作為支撐的另一晶圓上。此些元件係為形成一電子元件或多個微電子元件，諸如電路或其接觸，甚或主動層等之所有或一部份的部件。
更特定而言，本發明係特別適用於無法承受高溫黏結回火的組合式構造，以及利用具不同熱膨脹係數的晶圓組合所形成的異質構造。
本發明更係特別適用於，但不限於，由藍寶石所製成之一第一晶圓或底材以及包含有諸如SOI構造的矽質的一第二晶圓或底材之組合所形成的SOS(藍寶石上矽)構造。
包含有藍寶石底材上一矽層的異質構造具有其特別的優點。SOS構造使高頻，低功率消耗元件的製作變為可能。此外，藍寶石底材更可以極為良好地將熱消散掉，例如，比石英底材為佳。
圖4A至4G以及圖5顯示以一第一或初始底材110(上部)與一第二支撐晶圓120(基底)製作一SOS異質構造的一種製程。
如圖4B所顯示的，第一晶圓110係由包含有由矽所製成之一支撐113上的一層矽質層111，以及由，例如SiO2 所製成，置於層111與支撐113之間之一埋置氧化物層112所構成的SOI構造所構成的。
第二晶圓120係為一藍寶石晶圓(圖4A)。
在將第一晶圓110黏結至第二晶圓120之前可以先整備黏結表面120a(步驟S1)。此整備程序特別地可以包括一次化學清潔，特別是一次RCA清潔(即被設計來移除顆粒及碳水化合物的一SC1(NH4 OH,H2 O2 ,H2 O)浴，被設計來移除金屬污染的一SC2(HCl,H2 O2 ,H2 O)浴之組合)，一次CARO或Piranha清潔，甚或一次臭氧/水(O3 /H2 O)清潔。清潔之後可接著在一洗滌器內進行洗滌。
為了進一步增加黏結的能量，第二晶圓120的表面120a可利用電漿處理(步驟S2)而加以活化。
第一晶圓110的矽層111之表面111a可由利用，例如，晶圓表面進行氧化所形成的一層熱氧化物層114加以覆蓋(圖4B，步驟S3)。
表面111a，不論有無以氧化物層加以覆蓋，亦可利用電漿處理(步驟S4)加以活化。底材110及120黏結表面的活化可利用將其曝露在以氧，氮，氬等為基礎的電漿下。為此目的所可使用的，眾多設備之中的，可為原供執行電容耦合(capacitively-coupled)RIE(反應性子蝕刻(reactive ion etching))或ICP(電感耦合電漿(inductively-coupled plasma)) RIE設備。其進一步之細節可以參考，例如，Sanz-Velasco等人於Journal of the Electrochemical Society,150,G155,2003之題為“Room temperature wafer bonding using oxygen plasma treatment in reactive ion etchers with and without inductively coupled plasma”的文章。
利用MERIE(磁性強化反應性離子蝕刻(magnetically-enhanced reactive ion etching))設備，此些電漿更可被包容於一磁場之中，特別是以避免其帶電物種損耗於反應器的側壁上。
電漿之密度可選定為低，中或高(或高密度電漿之HCP)。
在實際上，黏結表面之電漿活化通常包含先進行一次化學清潔，諸如一次RCA清潔(即被設計來移除顆粒及碳水化合物的一SC1(NH4 OH,H2 O2 ,H2 O)浴，被設計來移除金屬污染的一SC2(HCl,H2 O2 ,H2 O)浴之組合)，其後接著將表面曝露在電漿之下數秒至數分鐘。
其後亦可執行一或多次的電漿曝露後清潔處理，特別是可去除曝露過程中所引入的污染者，其例如可在水中清洗，及/或進行SC1清潔，其後選擇性地亦可在一洗滌器中進行洗滌，以將此等污染中的相當大部份去除掉。
使用電漿處理以活化黏結表面乃是本技藝中眾所熟知之技術，其細節在此將不詳述。
一旦整備完成，表面111a(此時已被一層氧化物層114所覆蓋)與表面120a即被置於密接接觸的位置上，並對兩晶圓其中之一施以壓力，以便在接觸表面之間啟動一次黏結波(bonding wave)的傳遞(步驟S5，圖4C)。
如同一般所習知，直接晶圓黏結，或者，直接黏結，的原理係以兩表面之間的直接接觸為基礎─此亦即是說，其間並未使用到任何特定的材料(黏劑，蠟，銅銲(braze)，等等)。為了執行此種作業，其黏結的表面便必須要充份地平滑，沒有物粒或其他污染，並且要將黏結表面帶到互相足夠接近的程度，以便可以啟始其間的接觸─其通常需要達到小於數奈米以下的分隔距離。在此種情況下，兩表面之間的吸引力會強大到使得直接黏結自動發生，亦即，因兩個要予黏結的表面原子或分子之間的凡德瓦力引起了其間的黏結。
依據本發明，在執行黏結強化回火步驟之前，先執行至少局部地調節第一晶圓的步驟，亦即是說，此步驟中位於第一晶圓的週緣或邊緣部份且延伸第一晶圓的整個厚度的一個環狀部份先被移除(步驟S6，圖4D)。
如圖4D所顯示，此調節是由第一晶圓110的邊緣開始執行一個寬度1d。以100 mm，200 mm及300 mm直徑的晶圓而言，其調節寬度1d大約是在2 mm與10 mm之間，並最好是在2 mm至6 mm之間。
此調節主要是利用研磨第一晶圓110的頂面邊緣而達成。邊緣研磨可利用一只研磨輪或其他能夠機械性地磨掉該層材料的工具進行。
其研磨可以是「漸進式」的，亦即是說，以至少兩步驟進行，即，第一研磨步驟進行到非常靠近晶圓的邊緣，而第二研磨步驟則進一步由第一晶圓的邊緣開始進行。
此外，此調節亦可為「複合式」的，亦即是說，其可以包含一或更多步驟，首先，一或多次全機械性的步驟(碾磨，砂磨，研磨等)，以便將第一晶圓的邊緣調節限制在一個預定的深度，其後再利用至少局部非機械性方式執行一第二次的調節步驟，亦即是說，其並不僅只單獨地依賴對晶圓進行機械性磨擦─即，諸如化學蝕刻，其亦稱為濕式蝕刻，反應性離子蝕刻，其亦稱為電漿蝕刻或乾式蝕刻，或化學機械研磨(CMP,chemical-mechanical polishing)。
在漸進式或複合式調節的情況之中，導致晶圓邊緣巨剝離(macropeeling)與微剝離(micropeeling)的熱及/或應力會受到限制。
在調節的期間，第一晶圓110被移除深達一個由對應於黏結界面(在此為熱氧化物層114及第二晶圓120的黏結表面120a間的接觸面)的一個參考平面之處所界定的深度Pd。深度Pd之選定是要將第一晶圓的邊緣之處的整個或部份厚度加以移除。在此實例之中，調節深度Pd的選定是要使第一晶圓的邊緣之處的一個厚度已縮減的環形部份1110得以在調節之後存留下來。依據本發明，在局部調節之後所形成環形部份的厚度要小於或等於55 μm，若在此厚度以下，則施加在晶圓邊緣的應力便會開始顯著地減低。
在第一晶圓110的調節之後及薄化之前，利用所謂的黏結強化回火處理(步驟S7)便可將其黏結加以強化。黏結強化回火係在約160℃的處理溫度下進行約2小時的時間。此回火可以減少環缺陷(即未被移轉的週緣區)的出現，並避免兩晶圓在薄化步驟期間發生脫層。
在黏結強化回火的期間，利用第一晶圓110對第二晶圓120的黏結所形成的組合之載入溫度(boat-in temperature)溫度最好應低於80℃，例如，50℃。一旦此組合被置入回火爐內且其溫度拉高率，即，爐內溫度由載入溫度提升到真正的黏結強化回火處理溫度的速率，最好應為約1℃/min。載入溫度及溫度拉高率的控制可以幫助減低回火進行期間所施加在晶圓組合上的熱應力。
異質構造的製作以第一晶圓110的薄化而持續進行，以便形成對應於該第一晶圓之一部份的移轉層。
其薄化係利用首先將支撐113之大部份研磨掉而開始進行的(步驟S8，圖4E)。依據本發明，其研磨係利用所謂「粗」研磨輪210而進行，亦即，其主動研磨部份的表面或主動研磨部份211所包含的打磨粒子之平均尺寸約在6.7微米(或2000篩目(mesh))，且最好大於或等於15微米(或1000篩目)，甚至最好大於或等於31微米(或500篩目)。特別地，其打磨粒子可為鑽石粒子。作為實例，由Saint-Gobain所販售之一研磨輪所包含的打磨粒子之平均尺寸約在6.7微米(或2000篩目)，其產品標示為：FINE WHEEL STD-301017:18BB-11-306-B65JP-5MM 11,100x1,197x9,002 MC176261 69014113064 POLISH#3JP1,28BX623D-5MM。Saint-Gobain所販售之另一研磨輪所包含的打磨粒子之平均尺寸約在44微米(或325篩目)，其產品標示為：COARSE WHEEL STD-223599:18BB-11-32B69S 11,034 X 1-1/8 X 9,001 MD15219669014111620COARSE #3R7B69-1/8 。
在研磨的期間，此雙晶圓之組合係利用由包含有被設計來使用，例如吸力或電子系統來固定晶圓120的板222的一夾頭220，而由支撐底材120的背面加以固定。在研磨的期間，夾頭220可為固定不動，而輪210則繞其軸212而轉動。或另一種方式，夾頭220亦可以繞一軸221轉動，而輪210則可以旋轉也可不轉動。
研磨可利用將輪210的主動研磨表面211保持相對於第一晶圓110的曝露面110b而進行。由於打磨粒子的大尺寸，輪210不需要以過大的接觸力FA 施加在晶圓組合上，便可以有效率地移除掉第一晶圓110的材料，因而減低了兩黏結晶圓可能會脫層的風險。就研磨的輪而言，其主動研磨部份的表面所包含的打磨粒子之平均尺寸約在6.7微米(或2000篩目)，其最大接觸力約為222.5牛頓(50磅)。此最大接觸力隨著打磨粒子尺寸之增加而減低。例如，對於其主動研磨部份的表面所包含的打磨粒子之平均尺寸約在44微米(或325篩目)的輪而言，其最大接觸力約為133.5牛頓(30磅)。
研磨在離藍寶石支撐底材表面120a約65 μm之處停止。
在此薄化的階段，即，在第二，化學薄化步驟之前，可以進行一次研磨後回火(步驟S9，圖4F)，以便強化黏結並阻止濕蝕刻劑在第二薄化步驟的期間進入黏結界面。由於在研磨時所使用的是粗磨輪，支撐113的殘餘部份113a便會有一個會導致裂痕出現的工作硬化表面(圖4F)。為避免裂痕出現，研磨後回火被限制在150℃至170℃的溫度範圍。研磨後回火所執行的時間在30分至4小時之間。
初始底材的薄化利用對殘餘部份113a的蝕刻而持續進行(步驟S10，圖4G)。此部份可利用化學蝕刻，即濕式蝕刻，例如，利用TMAH(氫氧化四甲銨(tetramethylammonium hydroxide))濕蝕刻，而加以移除。
殘餘部份113a亦可利用反應性離子蝕刻，即電漿蝕刻或乾式蝕刻，而加以移除。此蝕刻技術在本技術領域中係屬習知。注意到反應性離子蝕刻係屬一種物理─化學蝕刻，其牽涉到離子的轟擊以及離子化氣體與所要蝕刻之晶圓表面或層進行化學反應兩者。氣體中的原子與晶圓或被蝕刻層的原子互相反應以形成一種揮發性的新物種，以便利用幫浦裝置予以排除。
氧化物層112被使用作為蝕刻阻擋層。在蝕刻之後，層112即可，例如，利用HF去氧化，而加以移除(步驟S11，圖4H)，以便留下對應於矽層111的至少一部份的一層被移轉層115。不過，若有需要，氧化物層112亦可被保留下來。
以下參考圖6A至6I及圖7說明本發明製程的另一種實際作法，此作法與以上參考圖4A至4H及圖5所說明作法的不同之處在於，其第一晶圓的調節與黏結強化回火兩者皆各以兩步驟進行。
如同前述，其使用一第一晶圓210，其係由包含了亦由矽所製作的一支撐313上之一矽層311的一SOI構造，被置於層311與支撐313之間的一埋置氧化物層312(圖6B)，以及一第二，藍寶石晶圓320(圖6A)。
在黏結晶圓之前，第二晶圓320的黏結表面320a可先被整備(步驟S20)並利用一次電漿處理(步驟S21)而加以活化，而第一晶圓310的矽層311表面311a則可以一層熱氧化物層314加以覆蓋(圖6B，步驟S22)，並利用一次電漿處理而加以活化(步驟S23)，此些處理係在與前述相同的條件之下進行的。
第一及第二晶圓310與320接著便可以利用將表面311a(此時已被一層氧化物層314所覆蓋)置於與表面320a密接接觸的位置上，並對兩晶圓其中之一施以壓力，以便在接觸表面之間啟動一次黏結波(bonding wave)的傳遞(步驟S24，圖6C)。
其調節係利用在第一晶圓310上以一寬度ld及一深度Pd1 進行一第一次調節步驟而啟始，以便調節處理之後，在第一晶圓的邊緣處的具有減小之厚度e1 的一個環形部份3110，仍得以殘留下來(步驟S25，圖6D)。在此第一調節處理後所形成環形部份之厚度e1 最好應小於或等於50 μm，若在此厚度以下，則施加在晶圓邊緣的應力便會開始顯著地減低。
在此第一調節步驟之後，便進行一第一黏結強化回火步驟(步驟S26)。由於第一晶圓310的調節尚未完成，此第一黏結強化回火便以中等溫度進行。此第一回火的溫度係依第一調節步驟所殘留的環形部份3110的厚度e1 而定。此厚度越小，則回火的溫度便可以較高些。此第一回火步驟可以在180℃至200℃的溫度下進行30分至4小時的時間。
利用在第一晶圓310的一個深度Pd2 之處所執行的一第二調節步驟，第一晶圓310的調節接著便可以完成，以便進一步地將環形部份3110的厚度減小到一第二厚度e2 (步驟S27，圖6E)。由於第一及第二晶圓之間的黏結界面已經由第一黏結強化回火處理所強化，第二調節步驟便可以進行到一個更顯著的深度Pd2 ，而不會造成傷及晶圓組合的風險。環形部份3110的厚度e2 在第二調節步驟之後可能，特別地，小於或等於45 μm，甚至是零。
接著即執行第二黏結強化回火步驟(步驟S28)。此第二回火步驟可以比第一回火為高的溫度進行，因為在晶圓邊緣處的黏結脫卸應力已被第二調節步驟相當地減小了。此第二回火步驟可在200℃至250℃的溫度下執行30分至4小時的時間。
第一及第二調節步驟可利用連續機械性調節而執行，其使用漸進式調節或複合式調節。
接著，第一晶圓310即被薄化以便形成對應於該第一晶圓之一部份的一層移轉層。其薄化之進行係首先將支撐313的大部份研磨掉(步驟S29，圖6F)。利用與前述相同的方式，其研磨係利用所謂「粗」研磨輪410而進行，亦即，其主動研磨部份的表面或主動研磨部份411所包含的打磨粒子之平均尺寸約在6.7微米(或2000篩目)，且最好大於或等於15微米(或1000篩目)，甚至最好大於或等於31微米(或500篩目)。此雙晶圓之組合係利用由包含有被設計來使用，例如吸力或電子系統來固定第二晶圓320的板422的一夾頭420，而由支撐底材320的背面加以固定。在研磨的期間，夾頭420可為固定不動，而輪410則繞其軸412而轉動。或另一種方式，夾頭420亦可以繞一軸421轉動，而輪410則可以旋轉也可不轉動。
由於打磨粒子的大尺寸，輪410不需要以過大的接觸力FA 施加在晶圓組合上，便可以有效率地移除掉第一晶圓310的材料，因而減低了兩黏結晶圓可能會脫層的風險。研磨在離藍寶石支撐底材表面320a約120 μm之處停止。
在第二，化學薄化步驟之前，可以進行一次研磨後回火(步驟S30，圖6G)，以便強化黏結並阻止濕蝕刻劑在第二薄化步驟的期間進入黏結界面。由於在研磨時所使用的是粗磨輪，支撐313的殘餘部份313a便會有一個會導致裂痕出現的工作硬化表面(圖6G)。為避免裂痕出現，研磨後回火被限制在150℃至170℃的溫度範圍。研磨後回火所執行的時間在30分至4小時之間。
初始底材的薄化利用對殘餘部份313a的蝕刻而持續進行(步驟S31，圖6H)。此部份可利用化學蝕刻，即濕式蝕刻，例如，利用TMAH(氫氧化四甲銨(tetramethylammonium hydroxide))濕蝕刻，而加以移除。殘餘部份313a亦可利用反應性離子蝕刻加以移除。
氧化物層312被使用作為蝕刻阻擋層。在蝕刻之後，層312即可，例如，利用HF去氧化，而加以移除(步驟S32，圖6I)，以便留下對應於矽層311的至少一部份的一層被移轉層315。不過，若有需要，氧化物層312亦可保留下來。
當所需要的調節深度無法在單一步驟之中，在不冒著傷及晶圓組合的情況之下而直接到達時，本發明製程之作法乃是特別有其優點。本發明之作法特別地使在具有弱黏結界面的晶圓組合中進行深度調節時，在接近晶圓週緣的某些區域中導致一或兩晶圓脫層，稱為「巨剝離」的剝離問題，有可能加以避免。
110、310．．．第一晶圓
111、311．．．矽層
111a、311a．．．矽層表面
110b．．．曝露面
112、114、312．．．氧化物層
113、313．．．支撐
113a、313a．．．殘餘部份
115、315．．．被移轉層
1110、3110．．．環形部份
120．．．第二晶圓
120a、320a．．．支撐底材表面
210、410．．．輪
211、411．．．研磨部份
220、420．．．夾頭
212、221、412、421．．．軸
222、422．．．板
314．．．熱氧化物層
320‧‧‧支撐底材
本發明之特徵及優點經由非限定性質之實施例說明文字配合附圖之說明應可清楚獲得理解，圖式之中：
-　圖1為一示意性質截面圖，其中顯示一SOS異質構造在黏結強化熱處理期間的應力；
-　圖2之照片顯示一藍寶石上矽異質構造之脫層(delamination)情形；
-　圖3之照片顯示一藍寶石上矽異質構造在研磨之後其中出現邊緣耗損及十字形裂縫之情形；
-　圖4A至4H之示意圖顯示依據本發明一實施例製程而製作一異質構造的情形；
-　圖5為一流程圖，其顯示圖4A至4H之異質構造製作期間所執行的各步驟；
-　圖6A至6I之示意圖顯示依據本發明另一實施例製程而製作一異質構造的情形；
-　圖7為一流程圖，其顯示圖6A至6I之異質構造製作期間所執行的各步驟。
110．．．第一晶圓
111．．．矽層
111a．．．矽層表面
112、114．．．氧化物層
113．．．支撐
120．．．第二晶圓
120a．．．支撐底材表面

Claims (18)

  1. 一種製作一異質構造之製程，包含有：將一第一晶圓黏結至一第二晶圓，其中第一晶圓具有一熱膨脹係數，其低於第二晶圓之熱膨脹係數，且第一晶圓具有一邊緣；執行一第一調節步驟，其中第一晶圓之邊緣處之一環狀部份被至少局部地縮減其厚度；與在第一調節步驟之後執行至少一黏結強化回火步驟；其中第一調節步驟係在黏結步驟之後且在第一晶圓與其殘餘環狀部份的薄化之前執行。
  2. 如申請專利範圍第1項之製程，其中在第一調節步驟之後，第一晶圓於其環狀邊緣部份具有小於或等於55μm的厚度。
  3. 一種製作一異質構造之製程，其包含有：將一第一晶圓黏結至一第二晶圓，其中第一晶圓具有一熱膨脹係數，其低於第二晶圓之熱膨脹係數，且第一晶圓具有一邊緣；執行一第一調節步驟，其中第一晶圓之邊緣處之一環狀部份被至少局部地縮減其厚度；執行至少一黏結強化回火步驟；執行一第二調節步驟；其中第一調節步驟係在黏結之後且在一第一黏結強化回火步驟之前進行，且第二調節步驟係在第一黏結強化回火步驟之後但在一第二黏結強化回火步驟之前執行。
  4. 如申請專利範圍第3項之製程，其中第二黏結強化回火步驟係在高於第一黏結強化回火步驟的溫度之下進行。
  5. 如申請專利範圍第1項之製程，其中第一晶圓係為一矽或SOI底材。
  6. 如申請專利範圍第1項之製程，其中該至少一黏結強化回火所具有之異質構造載入溫度低於80℃。
  7. 如申請專利範圍第1項之製程，其中該至少一黏結強化回火之溫度提升係為約1℃/min。
  8. 如申請專利範圍第1項之製程，其更包含有在兩晶圓黏結之前在第一晶圓的黏結表面上形成一層氧化物層。
  9. 如申請專利範圍第1項之製程，其更包含有在黏結之前將兩晶圓中之至少其一之黏結表面加以活化。
  10. 如申請專利範圍第1項之製程，其更包含有在該至少一黏結強化回火步驟之後執行一薄化步驟，以便形成對應於第一晶圓之一部份的一移轉層。
  11. 如申請專利範圍第10項之製程，其中第二晶圓係為一藍寶石底材。
  12. 如申請專利範圍第11項之製程，其中薄化步驟包含有對第一晶圓先進行研磨其後並進行蝕刻。
  13. 如申請專利範圍第12項之製程，其中研磨係利用其工作表面包含有平均尺寸大於6.7微米打磨粒子的一研磨輪而進行。
  14. 如申請專利範圍第13項之製程，其中研磨輪在第一晶圓上的接觸力不大於222.5牛頓。
  15. 一種於一異質構造中形成對應於一第一晶圓之一部份的一移轉層之製程，包含有：利用將第一及第二晶圓黏結在一起而形成一異質構造，其中第二晶圓具有一熱膨脹係數，其高於第一晶圓之熱膨脹係數；僅調節第一晶圓之一邊緣處之一環狀部份，以使該邊緣至少局部地縮減其厚度；與在第一調節步驟之後於異質構造上執行至少一黏結強化回火步驟；其中其調節係在黏結之後但在第一晶圓與其殘餘環狀部份的薄化步驟之前執行。
  16. 如申請專利範圍第15項之製程，其更包含有：一第二調節步驟；一第一黏結強化回火步驟，其係在薄化步驟之前執行；一第二黏結強化回火步驟；其中第二調節步驟係在第二回火步驟之前執行。
  17. 如申請專利範圍第16項之製程，其中第二黏結強化回火步驟係在高於第一黏結強化回火步驟的溫度之下進行。
  18. 如申請專利範圍第1項之製程，其中至少有一黏結強化回火步驟係在約150至200℃的溫度下執行約1至3小時的時間。
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
FR2957190B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques.
WO2013105634A1 (ja) 2012-01-12 2013-07-18 信越化学工業株式会社 熱酸化異種複合基板及びその製造方法
KR20130137475A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 기판 처리방법 및 그에 사용되는 서포트 기판
US9064770B2 (en) * 2012-07-17 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for minimizing edge peeling in the manufacturing of BSI chips
FR2996052B1 (fr) 2012-09-27 2015-12-04 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
WO2014087877A1 (ja) * 2012-12-07 2014-06-12 信越化学工業株式会社 インターポーザー用基板及びその製造方法
CN105190835B (zh) * 2013-05-01 2018-11-09 信越化学工业株式会社 混合基板的制造方法和混合基板
FR3007576B1 (fr) * 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
US9397051B2 (en) * 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry
US9070745B1 (en) * 2013-12-13 2015-06-30 Lam Research Corporation Methods and systems for forming semiconductor laminate structures
JP2015126052A (ja) * 2013-12-26 2015-07-06 京セラ株式会社 複合基板の製造方法
CN105190838B (zh) 2014-02-12 2017-06-06 日本碍子株式会社 半导体用复合基板的操作基板以及半导体用复合基板
US9231063B2 (en) 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
WO2018083961A1 (ja) * 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
KR20190092584A (ko) 2016-12-29 2019-08-07 인벤사스 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
WO2018147940A1 (en) 2017-02-09 2018-08-16 Invensas Bonding Technologies, Inc. Bonded structures
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
CN108695143A (zh) * 2017-04-08 2018-10-23 沈阳硅基科技有限公司 硅与iii-v族化合物硅键合材料及其键合方法
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
CN109786234B (zh) * 2017-11-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
WO2019241417A1 (en) 2018-06-13 2019-12-19 Invensas Bonding Technologies, Inc. Tsv as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
CN109712875B (zh) * 2018-12-29 2020-11-20 上海华力微电子有限公司 晶圆直接键合方法
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
CN110189985B (zh) * 2019-06-19 2020-10-30 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP2023038075A (ja) * 2021-09-06 2023-03-16 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
CN114883186B (zh) * 2022-07-11 2022-10-18 成都功成半导体有限公司 基于临时键合的晶圆背面加工方法及晶圆
CN115881622B (zh) * 2023-01-29 2023-05-12 合肥晶合集成电路股份有限公司 一种晶圆键合的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636414B2 (ja) * 1989-08-17 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH0719737B2 (ja) * 1990-02-28 1995-03-06 信越半導体株式会社 Ｓ０１基板の製造方法
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
JP3352896B2 (ja) * 1997-01-17 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JPH10223497A (ja) * 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH10223467A (ja) * 1997-02-13 1998-08-21 Matsushita Electric Ind Co Ltd 積層部品の製造装置および製造方法
JP3352902B2 (ja) * 1997-02-21 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JP3635200B2 (ja) * 1998-06-04 2005-04-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
ATE346410T1 (de) * 2000-08-04 2006-12-15 Amberwave Systems Corp Siliziumwafer mit monolithischen optoelektronischen komponenten
US7019339B2 (en) * 2001-04-17 2006-03-28 California Institute Of Technology Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby
JP2003110238A (ja) * 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
FR2839385B1 (fr) * 2002-05-02 2004-07-23 Soitec Silicon On Insulator Procede de decollement de couches de materiau
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
FR2857895B1 (fr) * 2003-07-23 2007-01-26 Soitec Silicon On Insulator Procede de preparation de surface epiready sur films minces de sic
US20050103713A1 (en) * 2003-07-30 2005-05-19 Ramsey J. M. Devices with small-scale channels and the fabrication thereof by etching
EP1542275A1 (en) * 2003-12-10 2005-06-15 S.O.I.TEC. Silicon on Insulator Technologies S.A. A method for improving the quality of a heterostructure
FR2880184B1 (fr) 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
CN100345248C (zh) 2005-05-11 2007-10-24 华东师范大学 异质键合晶片的制备方法和应用
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
JP2009176860A (ja) * 2008-01-23 2009-08-06 Sumco Corp 貼り合わせウェーハの製造方法
FR2935535B1 (fr) 2008-09-02 2010-12-10 S O I Tec Silicon On Insulator Tech Procede de detourage mixte.

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Publication number Publication date
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