KR20130137475A - 기판 처리방법 및 그에 사용되는 서포트 기판 - Google Patents

기판 처리방법 및 그에 사용되는 서포트 기판 Download PDF

Info

Publication number
KR20130137475A
KR20130137475A KR20120061125A KR20120061125A KR20130137475A KR 20130137475 A KR20130137475 A KR 20130137475A KR 20120061125 A KR20120061125 A KR 20120061125A KR 20120061125 A KR20120061125 A KR 20120061125A KR 20130137475 A KR20130137475 A KR 20130137475A
Authority
KR
South Korea
Prior art keywords
substrate
groove
support substrate
sidewall
device substrate
Prior art date
Application number
KR20120061125A
Other languages
English (en)
Inventor
민태홍
조차제
조태제
지영근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20120061125A priority Critical patent/KR20130137475A/ko
Priority to US13/893,449 priority patent/US20130330925A1/en
Publication of KR20130137475A publication Critical patent/KR20130137475A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/0557Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06572Auxiliary carrier between devices, the carrier having an electrical connection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 기판 처리방법 및 그에 사용되는 서포트 기판을 개시한다. 그의 방법은, 집적회로를 갖는 소자 기판을 제공하는 단계와, 상기 소자 기판의 제 1 상부 면을 서포트 기판에 접합하는 단계와, 상기 소자 기판의 제 1 하부 면을 연마하는 단계를 포함한다. 여기서, 상기 서포트 기판은 제 2 상부 면과 상기 제 2 상부 면에 대향하는 제 2 하부 면과, 상기 제 2 상부 면 및 상기 제 2 하부 면을 연결하는 제 2 측벽을 포함하고, 상기 제 2 측벽으로부터 제 1 거리만큼 이격되어 상기 제 2 상부 면과 상기 제 2 하부 면 사이에 형성되고 상기 제 2 측벽에서 발생되는 크랙을 차단하는 그루브를 포함한다.

Description

기판 처리방법 및 그에 사용되는 서포트 기판{Method for handling substrate and support substrate used the same}
본 발명은 반도체 제조방법 및 그에 사용되는 장치 어셈블리에 관한 것으로서, 보다 자세하게는, 기판의 박형화 공정을 포함하는 기판 처리방법 및 그에 사용되는 서포트 기판에 관한 것이다.
휴대 전화, 디지털 영상 기기 및 IC 카드 등은 고용량의 반도체 소자를 탑재하고 있다. 반도체 소자는 박형화, 소형화 및 경량화가 지속적으로 요구되고 있다. 반도체 소자는 CSP(Chip Size Package) 및 MCP(Multi Chip Package)와 같은 반도체 칩들의 적층 구조를 갖는 반도체 패키지를 포함할 수 있다. 반도체 칩들은 연마 또는 식각 공정에 의해 박형화될 수 있다. 반도체 칩들의 박형화 공정은 웨이퍼 레벨에서 수행될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 크랙을 최소화할 수 있는 기판 처리방법 및 그에 사용되는 서포트 기판을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 소자 기판의 파손을 방지할 수 있는 기판 처리방법 및 그에 사용되는 서포트 기판을 제공하는 것이다.
상기한 과제를 달성하기 위한 본 발명의 실시 예에 따른 기판 처리방법은, 집적회로를 갖는 소자 기판을 제공하는 단계; 상기 소자 기판의 제 1 상부 면을 서포트 기판에 접합하는 단계; 및 상기 소자 기판의 제 1 하부 면을 연마하는 단계를 포함한다. 여기서, 상기 서포트 기판은 제 2 상부 면, 상기 제 2 상부 면에 대향하는 제 2 하부 면, 및 상기 제 2 상부 면 및 상기 제 2 하부 면을 연결하는 제 2 측벽을 포함하고, 상기 제 2 측벽으로부터 제 1 거리만큼 이격되어 상기 제 2 상부 면과 상기 제 2 하부 면 사이에 형성되고 상기 제 2 측벽에서 발생되는 크랙을 차단하는 그루브를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 그루브는 상기 제 2 상부 면에서 아래쪽으로 형성된 제 1 그루브와, 상기 제 1 그루브로부터 이격되어 상기 제 2 하부 면에서 위쪽으로 형성된 제 2 그루브를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 제 1 그루브의 바닥 면은 상기 제 2 그루브의 바닥 면보다 깊게 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 소자 기판의 상기 제 1 상부 면과, 상기 서포터 기판의 상기 제 2 상부 면은 동일한 면적을 가질 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 그루브는 링 모양으로 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 그루브는 톱니 바퀴 모양으로 형성될 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 제 2 측벽은 요철을 가질 수 있다.
본 발명의 일 실시 예에 따르면, 상기 소자 기판의 상기 상부 면에 비어 홀을 형성하는 단계; 및 상기 비어 홀 내에 비어 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 제 1 하부 면의 연마 후, 상기 제 1 하부 면을 식각하여 상기 비어 전극을 노출하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 서포트 기판은, 상부 면; 상기 상부 면에 대향하는 하부 면; 상기 상부 면과 상기 하부 면을 연결하는 측벽; 및 상기 측벽에서부터 제 1 거리만큼 이격되어 상기 상부 면과 상기 하부 면 사이에 형성되고, 상기 측벽에서 발생되는 크랙을 차단하는 그루브를 포함할 수 있다.
본 발명의 실시예에 따르면, 서포트 기판은 접착제에 의해 소자 기판을 고정할 수 있다. 서포트 기판은 상부 면과, 상기 상부 면에 대향하는 하부 면과, 상기 상부 면 및 상기 하부 면을 연결하는 측벽을 가질 수 있다. 서포트 기판은 측벽으로부터 일정 거리로 이격되어 상부 면 및/또는 하부 면 사이에 형성된 그루브를 포함할 수 있다. 그루브는 측벽에서 발생되는 크랙을 차단할 수 있다. 서포트 기판은 크랙에 의한 파손이 방지될 수 있다. 따라서, 본 발명의 기판 처리방법은 소자 기판의 파손을 방지할 수 있다.
도 1은 본 발명의 기판 처리 방법을 나타내는 플로우 챠트이다.
도 2 내지 도 11은 도 1에서 설명되는 소자 기판과 서포트 기판의 단면도들이다.
도 12는 크랙이 발생된 일반적인 서포트 기판을 나타낸 평면도이다.
도 13은 도 5 내지 도 11의 서포트 기판을 나타내는 평면도이다.
도 14는 본 발명의 제 1 실시 예에 따른 서포트 기판을 나타내는 사시도이다.
도 15는 도 14의 I-I`선상을 절취하여 나타낸 단면도이다.
도 16은 본 발명의 제 2 실시 예에 따른 서포트 기판을 나타내는 사시도이다.
도 17은 본 발명의 제 3 실시 예에 따른 서포트 기판을 나타내는 사시도이다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 영역, 반경, 거리등과 같은 하나의 구성요소가 다른 구성요소 "연속되어", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "연속되어", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 연속되어", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 면적들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 면적들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 면적과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 면적은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 면적을 지칭할 수 있다.
또한, "이웃" 또는 "인접"과 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 발명의 실시 예는 본 발명의 이상적인 실시 예를 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 및 도 2를 참조하면, 소자 기판(10)의 제 1 상부 면(11)에 집적 회로들(12)을 형성한다(S10). 소자 기판(10)은 제 1 상부 면(11), 상기 제 1 상부 면(11)에 대향하는 제 1 하부 면(13), 및 이들을 연결하는 제 1 측벽(15)을 가질 수 있다. 소자 기판(10)은 약 30cm 직경을 갖는 원형의 실리콘 웨이퍼일 수 있다. 집적 회로들(12)은 마이크로 프로세스, 메모리 소자 또는 센서를 포함할 수 있다. 집적 회로들(12)은 포토리소그래피 공정, 이온주입 공정, 식각 공정 및/또는 세정 공정에 의해 형성될 수 있다. 집적 회로(12)는 제 1 상부 면(11)에서부터 아래 방향으로 약 10㎛ 내지 약 100㎛정도의 깊이까지 형성될 수 있다. 도시되지는 않았지만, 집적 회로들(12)은 불순물 층, 박막 패턴, 및/또는 층간 절연막을 포함할 수 있다. 불순물 층은 도너와 같은 제 1 도전형 불순물로 도핑된 제 1 도전형 불순물 층과, 억셉터와 같은 제 2 도전형 불순물로 도핑된 제 2 도전형 불순물 층을 포함할 수 있다. 박막 패턴은 게이트 전극, 게이트 절연막, 플로팅 게이트, 패드 전극, 스페이서, 저항 층, 유전체 층, 스토리지 전극, 공통 전극, 금속 배선, 콘택 플러그, 및/또는 퓨즈를 포함할 수 있다. 층간 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 1 및 도 3을 참조하면, 소자 기판(10)의 제 1 상부 면(11)에서 아래쪽으로 비어 홀(via hole, 14)을 형성한다(S20). 비어 홀(14)은 집적 회로(12)와 인접하여 형성될 수 있다. 비어 홀(14)은 건식 식각 방법에 의해 형성될 수 있다. 예를 들어, 비어 홀(14)은 소자 기판(10)의 제 1 상부 면(11)에서부터 아래쪽으로 약120㎛ 내지 약150㎛ 정도의 깊이까지 형성될 수 있다.
도 1 및 도 4를 참조하면, 비어 홀(14) 내에 비어 전극(16)을 형성한다(S30). 비어 전극(16)은 집적 회로(12)와 전기적으로 연결될 수 있다. 비어 전극(16)은 전도성이 높은 텅스텐, 알루미늄, 탄탈륨, 구리 등과 같은 금속을 포함할 수 있다. 비어 전극(16)은 금속의 증착 공정과, 평탄화 공정에 의해 형성될 수 있다. 증착 공정은 스퍼터링 방법 및/또는 화학기상증착방법을 포함할 수 있다. 평탄화 공정은 화학적 기계적 연마 방법 및/또는 건식 식각 방법을 포함할 수 있다. 마찬가지로, 비어 전극(16)은 소자 기판(10)의 제 1 상부 면(11)에서 아래 방향으로 약120㎛ 내지 약150㎛ 정도의 깊이로 형성될 수 있다.
도 1 및 도 5를 참조하면, 소자 기판(10)의 제 1 상부 면(11)을 서포트 기판(30)에 접합한다(S40). 소자 기판(10)과 서포트 기판(30)은 접착제(20)에 의해 접합될 수 있다. 접착제(20)는 합성수지계 또는 천연수지계의 유기 접착제를 포함할 수 있다. 합성수지계 유기 접착제는 에폭시, 스티렌, 또는 페놀을 포함할 수 있다. 천연수지계 유기 접착제는 고무, 아교, 또는 레진을 포함할 수 있다. 서포트 기판(30)은 소자 기판(10)과 동일한 크기를 갖는 베어 실리콘 웨이퍼일 수 있다. 베어 실리콘 웨이퍼는 (100) 결정 방향성을 가질 수 있다. 서포트 기판(30)은 제 2 상부 면(31), 상기 제 2 상부 면(31)에 대향하는 제 2 하부 면(33)과, 이들을 연결하는 제 2 측벽(35)을 가질 수 있다. 서포트 기판(30)은 제 2 측벽(35)으로부터 이격된 그루브(40)를 포함할 수 있다. 그루브(40)는 제 2 상부 면(31)에 형성된 제 1 그루브(42)와, 상기 제 1 그루브(42)에 인접하여 제 2 하부 면(33)에 형성된 제 2 그루브(44)를 포함할 수 있다. 제 1 그루브(42)는 제 2 상부 면(31)에서부터 제 2 하부 면(33)을 향하여 연장될 수 있다. 제 2 그루브(44)는 제 2 하부 면(33)에서부터 제 2 상부 면(31)을 향하여 연장될 수 있다. 제 1 그루브(42)의 바닥면은 제 2 그루브(44)의 바닥면보다 낮은 레벨을 갖도록 형성될 수 있다.
도 1 및 도 6을 참조하면, 소자 기판(10)의 제 1 하부 면(13)을 연마한다(S50). 소자 기판(10)은 화학적기계적연마(Chemical Mechanical Polishing) 방법에 의해 연마될 수 있다. 소자 기판(10)은 약 200㎛ 내지 약 150㎛ 정도의 두께로 얇아질 수 있다. 소자 기판(10)은 서포트 기판(30)에 의해 화학적 기계적 연마장치(미도시)에 고정될 수 있다.
도 1 및 도 7을 참조하면, 소자 기판(10)의 제 1 하부 면(13)을 식각하여 비어 전극들(16)을 상기 제 1 하부 면(13)에서 노출시킨다(S60). 소자 기판(10)의 제 1 하부 면(13)은 건식식각방법에 의해 식각될 수 있다. 건식식각방법은 제 1 하부 면(13)에서 비어 전극들(16)을 손상(damage)시키지 않을 수 있다. 소자 기판(10)은 약 150㎛ 내지 약 70㎛ 정도의 두께로 얇아질 수 있다.
도 1 및 도 8을 참조하면, 제 1 측벽(15)은 제 1 하부 면(13)에서 제 1 상부 면(11)까지 경사지게 형성될 수 있다(S70). 제 1 하부 면(13)의 면적은 경사진 제 1 측벽(15)에 의해 줄어든다. 제 1 하부 면(13)은 제 1 상부 면(11)보다 작은 면적을 갖는다. 소자 기판(10)은 그라인더(미도시)에 의해 연마될 수 있다. 경사진 제 1 측벽(15)은 외부의 충격에 의한 소자 기판(10)의 파손을 줄일 수 있다.
도 1 및 도 9를 참조하면, 제 1 하부 면(13)의 비어 전극(16) 상에 금속 패턴들(50)을 형성한다(S80). 금속 패턴들(50)은 패드(미도시) 및/또는 범프(미도시)를 포함할 수 있다. 패드는 금속 물질의 증착 공정과 패터닝 공정에 의해 형성될 수 있다. 패터닝 공정은 포토리소그래피 공정과 식각 공정을 포함할 수 있다. 범프는 제 1 본딩 장치(미도시) 및/또는 인쇄장치에 의해 패드 상에 접합될 수 있다. 범프는 솔더 볼을 포함할 수 있다.
도 1 및 도 10을 참조하면, 금속 패턴들(50) 상에 상부 칩들(60)을 접합(bonding)한다(S90). 상부 칩들(60)은 집적 회로들(12)에 일대일 대응될 수 있다. 상부 칩들(60)은 플립 칩 본더(미도시)에 의해 소자 기판(10)의 제 1 하부 면(13) 상에 접합될 수 있다. 상부 칩들(60)과 집적 회로들(12)은 비어 전극(16), 금속 패턴들(50)에 의해 전기적으로 연결될 수 있다. 상부 칩들(60)과 소자 기판(10) 사이에 봉지제(sealant, 56)를 충진할 수 있다. 봉지제(56)는 패드(52) 및 범프(54)를 보호할 수 있다. 봉지제(56)는 상부 칩들(60)을 소자 기판(10)에 고정할 수 있다.
도 1 및 도 11을 참조하면, 소자 기판(10)과 서포트 기판(30)을 분리한다(S100). 소자 기판(10)과 서포트 기판(30) 사이의 접착제(20)는 유기 용매에 의해 제거될 수 있다. 소자 기판(10)과 서포트 기판(30)은 유기 용매에 침지될 수 있다. 유기 용매는 에틸 알코올, 메틸 알코올, 부탄올, 및 아세톤 등을 포함할 수 있다.
도시되지 않았지만, 소자 기판(10)과 서포트 기판(30)의 분리 후, 소자 기판(10)은 소잉(sawing) 및/또는 다이싱(dicing)에 의해 상부 칩들(60)과 유사한 크기의 하부 칩들(미도시)로 분리될 수 있다. 서포트 기판(30)은 다른 소자 기판(10)을 평탄하게 고정시키기 위해 반송될 수 있다.
서포트 기판(30)은 소자 기판(10)의 연마에서부터 상부 칩들(60)의 접합까지 반도체 제조공정에서의 안정성을 높일 수 있다. 서포트 기판(30)은 화학적 기계적 연마 장치, 식각 장치, 포토리소그래피 장치, 노광장치, 세정장치, 범프 본딩 장치 및 플립 칩 본딩 장치와 같은 반도체 제조설비에서 소자 기판(10)을 고정할 수 있다. 서포트 기판(30)은 컨베이어 및 캐리어와 같은 이송장치들에 의해 반도체 제조설비 사이에 이송될 수 있다. 서포트 기판(30)은 반도체 제조설비 사이에서의 이동 편의성을 높일 수 있다. 따라서, 서포트 기판(30)은 생산성을 향상시킬 수 있다. 그럼에도 불구하고, 서포트 기판(30)은 반도체 제조설비들과, 이송 장치들에서의 외부 충격에 의해 파손(broken)될 수 있다.
도 12를 참조하면, 일반적인 서포트 기판(30)은 외부의 충격에 의해 크랙(70)이 발생되면 파손될 수 있다. 크랙(70)은 서포트 기판(30)의 결정 방향을 따라 진행될 수 있다. 크랙(70)은 서포트 기판(30)의 제 2 측벽(35)에서 결정 실리콘의 (100) 결정방향으로 발생될 수 있다. 서포트 기판(30)은 제 1 및 제 2 부분(72, 74)으로 분리될 수 있다. 소자 기판(10)은 서포트 기판(30)의 분리에 의해 파손(broken)될 수 있다. 소자 기판(10)은 서포트 기판(30)에 고정되고, 상기 서포트 기판(30)에 비해 매우 얇기 때문이다. 소자 기판(10)은 서포트 기판(30)과 동일한 방향으로 파손될 수 있다.
도 13을 참조하면, 그루브(40)는 서포트 기판(30)에서의 크랙(70)을 차단할 수 있다. 크랙(70)은 대부분 서포트 기판(30)의 제 2 측벽(35)에서 유발될 수 있다. 크랙(70)은 제 2 측벽(35)에서 그루브(40)까지만 진행될 수 있다. 그루브(40)는 크랙(70)에 의한 서포트 기판(30)의 파손(breakage)을 방지할 수 있다.
따라서, 본 발명의 기판 처리 방법은 서포트 기판(30)의 크랙(70)에 의한 소자 기판(10)의 파손을 방지할 수 있다.
이하, 서포트 기판(30)은 그루브(40)의 모양과 제 2 측벽(35)의 돌출에 따라 실시 예를 들어 설명된다.
도 13 내지 도 15를 참조하면, 본 발명의 제 1 실시 예에 따른 서포트 기판(30)은 제 2 측벽(35)으로부터 제 1 거리(d1)만큼 이격되어 상기 제 2 측벽(35)을 따라 연장되는 링 모양의 그루브(40)를 가질 수 있다. 그루브(40)는 제 2 상부 면(31)에서 아래쪽으로 형성된 제 1 그루브(42)와, 제 2 하부 면(33)에서 위쪽으로 형성된 제 2 그루브(44)를 포함할 수 있다. 제 1 및 제 2 그루브(42, 44)는 서로 이격될 수 있다. 제 1 그루브(42)의 바닥 면은 제 2 그루브(44)의 바닥 면보다 깊을 수 있다. 또한, 제 1 그루브(42)는 제 2 그루브(44)보다 깊을 수 있다. 제 1 및 제 2 그루브들(42, 44)의 깊이는 서포트 기판(30)의 두께보다 작을 수 있다. 서포트 기판(30)은 약 7mm정도의 두께를 가질 수 있다. 예를 들어, 제 1 그루브(42)는 약 3.5mm이상의 깊이를 가질 수 있다. 또한, 제 2 그루브(44)는 약 3.5mm이상의 깊이를 가질 수 있다. 제 1 그루브(42)와 제 2 그루브(44) 사이에 넥(neck, 36)이 배치될 수 있다.
제 2 측벽(35)에서 크랙(70)이 발생될 경우, 제 1 및 제 2 그루브(42, 44)는 상기 크랙(70)을 차단할 수 있다. 크랙(70)은 제 2 측벽(35)에서부터 제 2 상부 면(31)과 제 2 하부 면(33) 사이로 전달된다. 크랙(70)은 제 1 그루브(42)와 제 2 그루브(44)사이의 넥(36)에서 더 이상 진행되지 않고, 차단될 수 있다.
따라서, 본 발명의 제 1 실시 예에 따른 서포트 기판(30)은 크랙(70)에 의한 파손이 방지될 수 있다.
도 15 및 도 16을 참조하면, 본 발명의 제 2 실시 예에 따른 서포트 기판(30)은 톱니 바퀴 모양의 그루브(40)를 가질 수 있다. 톱니 바퀴는 기계에서의 기어 구조로서, 그것의 둘레에 일정 간격의 톱니가 형성된 바퀴이다. 여기서, 톱니 바퀴는 구불구불한 링(winding ring) 및/또는 지그재그 링(zigzag ring)을 포함할 수 있다. 제 2 실시 예에서의 그루브(40)는 제 1 실시 예에서의 링 모양에서 변경된 톱니 바퀴 모양을 갖는다. 제 1 그루브(42) 및/또는 제 2 그루브(44) 중 어느 하나는 링 모양을 가질 수 있다. 예를 들어, 제 1 그루브(42)는 톱니 바퀴 모양을 갖고, 제 2 그루브(44)는 링 모양을 가질 수 있다. 또한, 제 1 그루브(42)는 링 모양을 갖고 제 2 그루브(44)는 톱니 바퀴 모양을 가질 수 있다. 제 1 그루브(42) 및 제 2 그루브(44)는 크랙(70)을 차단할 수 있다.
따라서, 본 발명의 제 2 실시 예에 따른 서포트 기판(30)은 크랙(70)에 의한 파손이 방지될 수 있다.
도 17을 참조하면, 본 발명의 제 3 실시 예에 따른 서포트 기판(30)은 제 2 측벽(35)에서 요철(38)을 가질 수 있다. 요철(38)은 서포트 기판(30)의 제 2 측벽(35)에서 크랙(70)의 발생확률을 줄일 수 있다. 서포트 기판(30)은 제 2 측벽(35)로부터 이격되어 제 2 상부 면(31)과 제 2 하부 면(33) 사이에 형성된 그루브(40)를 가질 수 있다. 그루브(40)는 링 모양 및/또는 톱니 바퀴 모양을 가질 수 있다. 요철(38)에서 충격에 의한 크랙(70)이 발생될 경우, 그루브(40)는 서포트 기판(30)의 파손을 방지할 수 있다.
따라서, 본 발명의 제 3 실시 예에 따른 서포트 기판(30)은 크랙(70)에 의한 파손이 방지될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 소자 기판 20: 접착제
30: 서포트 기판 40: 그루브
50: 금속 패턴 60: 상부 칩
70: 크랙

Claims (10)

  1. 집적회로를 갖는 소자 기판을 제공하는 단계;
    상기 소자 기판의 제 1 상부 면을 서포트 기판에 접합하는 단계; 및
    상기 소자 기판의 제 1 하부 면을 연마하는 단계를 포함하되,
    상기 서포트 기판은 제 2 상부 면, 상기 제 2 상부 면에 대향하는 제 2 하부 면, 및 상기 제 2 상부 면 및 상기 제 2 하부 면을 연결하는 제 2 측벽을 포함하고, 상기 제 2 측벽으로부터 제 1 거리만큼 이격되어 상기 제 2 상부 면과 상기 제 2 하부 면 사이에 형성되고 상기 제 2 측벽에서 발생되는 크랙을 차단하는 그루브를 포함하는 기판 처리방법.
  2. 제 1 항에 있어서,
    상기 그루브는 상기 제 2 상부 면에서 아래쪽으로 형성된 제 1 그루브와, 상기 제 1 그루브로부터 이격되어 상기 제 2 하부 면에서 위쪽으로 형성된 제 2 그루브를 포함하는 기판 처리방법.
  3. 제 2 항에 있어서,
    상기 제 1 그루브의 바닥 면은 상기 제 2 상부 면에서 아래쪽으로 상기 제 2 그루브의 바닥 면보다 깊은 기판 처리방법.
  4. 제 1 항에 있어서,
    상기 소자 기판의 상기 제 1 상부 면과, 상기 서포터 기판의 상기 제 2 상부 면은 동일한 면적을 갖는 기판 처리방법.
  5. 제 1 항에 있어서,
    상기 그루브는 링 모양으로 형성된 기판 처리방법.
  6. 제 1 항에 있어서,
    상기 그루브는 톱니 바퀴 모양으로 형성된 기판 처리방법.
  7. 제 1 항에 있어서,
    상기 제 2 측벽은 요철을 갖는 기판 처리방법.
  8. 제 1 항에 있어서,
    상기 소자 기판의 상기 상부 면에 비어 홀을 형성하는 단계; 및
    상기 비어 홀 내에 비어 전극을 형성하는 단계를 더 포함하는 기판의 처리 방법.
  9. 제 8 항에 있어서,
    상기 제 1 하부 면의 연마 후, 상기 제 1 하부 면을 식각하여 상기 비어 전극을 노출하는 단계를 더 포함하는 기판의 처리방법.
  10. 상부 면;
    상기 상부 면에 대향하는 하부 면;
    상기 상부 면과 상기 하부 면을 연결하는 측벽; 및
    상기 측벽에서부터 제 1 거리만큼 이격되어 상기 상부 면과 상기 하부 면 사이에 형성되고, 상기 측벽에서 발생되는 크랙을 차단하는 그루브를 포함하는 서포트 기판.
KR20120061125A 2012-06-07 2012-06-07 기판 처리방법 및 그에 사용되는 서포트 기판 KR20130137475A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20120061125A KR20130137475A (ko) 2012-06-07 2012-06-07 기판 처리방법 및 그에 사용되는 서포트 기판
US13/893,449 US20130330925A1 (en) 2012-06-07 2013-05-14 Methods of treating a device-substrate and support-substrates used therein

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20120061125A KR20130137475A (ko) 2012-06-07 2012-06-07 기판 처리방법 및 그에 사용되는 서포트 기판

Publications (1)

Publication Number Publication Date
KR20130137475A true KR20130137475A (ko) 2013-12-17

Family

ID=49715617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20120061125A KR20130137475A (ko) 2012-06-07 2012-06-07 기판 처리방법 및 그에 사용되는 서포트 기판

Country Status (2)

Country Link
US (1) US20130330925A1 (ko)
KR (1) KR20130137475A (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9300389A (nl) * 1993-03-04 1994-10-03 Xycarb Bv Substraatdrager.
US6113721A (en) * 1995-01-03 2000-09-05 Motorola, Inc. Method of bonding a semiconductor wafer
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US6417108B1 (en) * 1998-02-04 2002-07-09 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
US6709267B1 (en) * 2002-12-27 2004-03-23 Asm America, Inc. Substrate holder with deep annular groove to prevent edge heat loss
US20050092439A1 (en) * 2003-10-29 2005-05-05 Keeton Tony J. Low/high temperature substrate holder to reduce edge rolloff and backside damage
US20070221613A1 (en) * 2006-03-23 2007-09-27 Gutsche Martin U Structure for stopping mechanical cracks in a substrate wafer, use of the structure and a method for producing the structure
US7846776B2 (en) * 2006-08-17 2010-12-07 Micron Technology, Inc. Methods for releasably attaching sacrificial support members to microfeature workpieces and microfeature devices formed using such methods
US8420550B2 (en) * 2006-12-15 2013-04-16 Semiconductor Manufacturing International (Shanghai) Corporation Method for cleaning backside etch during manufacture of integrated circuits
DE102007049811B4 (de) * 2007-10-17 2016-07-28 Peter Wolters Gmbh Läuferscheibe, Verfahren zur Beschichtung einer Läuferscheibe sowie Verfahren zur gleichzeitigen beidseitigen Material abtragenden Bearbeitung von Halbleiterscheiben
US8169055B2 (en) * 2009-03-18 2012-05-01 International Business Machines Corporation Chip guard ring including a through-substrate via
US8242604B2 (en) * 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8357996B2 (en) * 2009-11-17 2013-01-22 Cree, Inc. Devices with crack stops
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
FR2969376B1 (fr) * 2010-12-16 2013-09-27 St Microelectronics Crolles 2 Procédé de fabrication de puces de circuits intégrés
US9232302B2 (en) * 2011-05-31 2016-01-05 Apple Inc. Microphone assemblies with through-silicon vias
US8580655B2 (en) * 2012-03-02 2013-11-12 Disco Corporation Processing method for bump-included device wafer
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods

Also Published As

Publication number Publication date
US20130330925A1 (en) 2013-12-12

Similar Documents

Publication Publication Date Title
US9087873B2 (en) Semiconductor device manufacturing method
US8110900B2 (en) Manufacturing process of semiconductor device and semiconductor device
JP5183708B2 (ja) 半導体装置およびその製造方法
US10163807B2 (en) Alignment pattern for package singulation
US7250354B2 (en) Semiconductor device and method for fabricating the same
US9972580B2 (en) Semiconductor package and method for fabricating the same
US10510630B2 (en) Molding structure for wafer level package
US11569201B2 (en) Semiconductor package and method of fabricating the same
US9165890B2 (en) Chip package comprising alignment mark and method for forming the same
US11728279B2 (en) Pad structure for enhanced bondability
US11532589B2 (en) Semiconductor wafer and method of manufacturing the same
TW201737446A (zh) 具有多個共面中介元件的半導體封裝
US20220216184A1 (en) Semiconductor device and method for manufacturing the same
KR20200092423A (ko) 반도체 디바이스를 형성하기 위한 필라-라스트 방법
US8558371B2 (en) Method for wafer level package and semiconductor device fabricated using the same
US11532551B2 (en) Semiconductor package with chamfered semiconductor device
US9455243B1 (en) Silicon interposer and fabrication method thereof
KR20130137475A (ko) 기판 처리방법 및 그에 사용되는 서포트 기판
KR101209474B1 (ko) 반도체 장치의 관통 실리콘 비아 형성 방법
CN112086408A (zh) 具有变化厚度的晶片级芯片规模封装
JP2005166807A (ja) 半導体素子の製造方法および基板の個片化方法
US20220278075A1 (en) Packaging structure and formation method thereof
TWI627687B (zh) 終極薄覆晶封裝構造及其製造方法
TW202233407A (zh) 半導體裝置和半導體晶片的磨削及切割方法
TW201828415A (zh) 封裝結構及其製作方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid