KR20110086038A - 헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비 - Google Patents

헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비 Download PDF

Info

Publication number
KR20110086038A
KR20110086038A KR1020117010800A KR20117010800A KR20110086038A KR 20110086038 A KR20110086038 A KR 20110086038A KR 1020117010800 A KR1020117010800 A KR 1020117010800A KR 20117010800 A KR20117010800 A KR 20117010800A KR 20110086038 A KR20110086038 A KR 20110086038A
Authority
KR
South Korea
Prior art keywords
substrate
bonding
sapphire
substrates
plasma
Prior art date
Application number
KR1020117010800A
Other languages
English (en)
Inventor
지웰테즈 고댕
마크 케너드
마테오 피친
이오넛 라두
알렉상드르 보프레다즈
Original Assignee
에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 filed Critical 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Publication of KR20110086038A publication Critical patent/KR20110086038A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Ceramic Products (AREA)

Abstract

본 발명은 사파이어로 만들어진 제1 기판(120) 및 제1 기판의 열팽창 계수와는 다른 열팽창 계수를 갖는 물질로 만들어진 제2 기판(110)을 적어도 포함하는 헤테로 구조체를 제작하는 방법에 관한 것으로서, 상기 방법은 사파이어로 만들어진 제1 기판(120) 상에 제2 기판(110)을 분자접합시키는 단계(S6)를 포함한다. 본 발명에 따라서, 상기 방법은 두 기판을 서로 접합시키기 전에, 100℃ 내지 500℃의 범위에 존재하는 온도에서 제1 기판(120)을 가열하는 단계(S1)를 포함한다.

Description

헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비{PREPARING A SURFACE OF A SAPPHIRE SUBSTRATE FOR FABRICATING HETEROSTRUCTURES}
본 발명은 사파이어(Al2O3)로 만들어진 기판상에 실리콘과 같은 반도체 물질로 만들어진 적어도 하나의 기판을 접합함으로써 형성된 헤테로 구조체를 제작하는 것에 관한 것이다. 본 발명은 특히 SOS(silicon-on-sapphire) 타입 구조체를 제작하는 것에 적용된다.
사파이어 기판 위에 실리콘층을 포함하는 헤테로 구조체는 특별한 이점을 나타낸다. SOS 구조체는 고주파수 장치가 저에너지 소비를 나타내도록 만들어지는 것을 가능하게 한다. 또한, 사파이어 기판의 사용은 예컨대, 실리콘 기판을 가지고 얻어진 것보다 더 나은, 매우 좋은 열 방출을 얻을 수 있게 한다.
처음에 SOS 구조체는 사파이어 기판상에 실리콘층을 에피텍셜 방식으로 성장시킴으로써 만들어졌었다. 그럼에도, 두 물질의 격자 상수들 및 열팽창 계수들 간의 큰 차이를 고려할 때, 이러한 기술을 가지고 낮은 밀도의 결정 결함을 나타내는 실리콘층 또는 실리콘막을 얻기는 어렵다.
다른 기술에서, SOS 구조체는 사파이어 기판상에 실리콘층을 조립함으로써 만들어진다. 주지의 방법에 있어서, 완벽한 평면인 표면을 나타낸다면(미러-연마(mirror polish)), 중간 접착제(글루(glue), 솔더(solder) 등)를 사용하지 않고 두 기판이 함께 접합되도록 하는 기술인 ("직접 웨이퍼 접합"(direct wafer bonding) 또는 "퓨전 접합"(fusion bonding)으로도 알려진) 분자접합이 이용된다. 접합은 전형적으로, 밀접하게 접촉된 두 기판에 적은 양의 압력을 국소적으로 인가함으로써 개시된다. 그러면, 접합파(bonding wave)가 몇 초 내에 기판의 전체 범위로 전파된다.
게다가, 기판들 사이에 적절한 분자접합이 달성되도록 하기 위해서, 그들의 접합면들은 매우 낮은 밀도의 오염물을 나타낼 필요가 있다. 이 오염물은 상기 물질 그 자체로부터 기인하거나 CPM(chemical-mechanical-polishing)와 같은 전처리로부터 기인할 수 있는데, 필수적으로 미립자이면서 금속인 유기적 기원(organic origin)으로 구성된다.
결과적으로, 각각의 기판의 연마된 접합 표면을 클리닝(cleaning) 처리하는 것은 주지되어 있다. 사파이어에 있어서, 클리닝은 일반적으로 RCA 타입의 화학적 클리닝제(cleaning agent)를 가지고 기판을 처리하는 것으로 이루어진다.
게다가, 특히, 연마, 화학적 공격 등의 이어지는 단계를 견딜 수 있기에 충분한 두 개의 기판들 사이의 접합 에너지를 얻기 위해서, 이러한 방식으로 함께 접합되는 두 개의 기판은 접합 강화 어닐(anneal) 또는 안정화 어닐로서 알려진 열처리를 받게 된다. 이러한 어닐은 일반적으로 약 700℃ 내지 800℃의 고온에서 수행된다.
그럼에도, 사파이어 기판상에 실리콘 기판을 접합함으로써 만들어진 헤테로 구조체에 있어서, 실리콘의 열팽창 계수와 사파이어의 열팽창 계수(실리콘에 대해서는 3.6×10-6/℃이고, 사파이어에 대해서는 5×10-6/℃임) 사이의 차이가 크기 때문에 그러한 온도들이 이용될 수 없다. 만일 접합 이후에 사파이어 상에 실리콘 헤테로 구조체가 접합 인터페이스를 강화하기 위해 일반적으로 사용되는 온도까지 올라간다면, 높은 열화학적 응력이 구조체에서 발생함으로써 실리콘에 크랙이 발생해서 전파되는 것을 야기한다.
결과적으로, 실리콘의 무결성(integrity)을 보존하기 위해서, 접합 인터페이스를 강화하기 위한 어닐은 일반적으로 이용되는 것에 비하여 상대적으로 낮은 온도(<　300℃)에서만 수행될 수 있다. 이러한 온도 제한은 실리콘 기판과 사파이어 기판 사이에서 높은 레벨의 접합 에너지를 얻을 수 없도록 한다.
SOS 방법은 다음의 문서에서 설명된다:
·G.P.　Imthurn, G.A.　Garcia, H.W.　Walker, and L.　Forbes, "Bonded silicon-on-sapphire wafers and devices", J. Appl. Phys., 72(6), September 15, 1992, pp.　2526-2527;
·US　5　441　591;
·Takao Abe et al., "Dislocation-free silicon-on-sapphire by wafer bonding", January 1994, Jpn. J. Appl. Phys., Vol.　33, pp.　514-518;
·Kopperschmidt et al., "High bond energy and thermomechanical stress in silicon-on-sapphire wafer bonding", Appl. Phys. Lett., 70(22), p.　2972, 1977.
본 발명의 목적 중의 하나는, 기판들 사이에 적절한 접합 에너지를 얻으면서, 그리고 접합 후의 결함의 발생을 제한하고 접합 후의 처리를 제한하면서, 사파이어 기판상에 사파이어의 열팽창 계수와는 다른 열팽창 계수를 갖는 다른 기판을 접합함으로써 헤테로 구조체를 얻을 수 있게 하는 해결책을 제공함으로써 상술한 문제점을 해결하기 위한 것이다.
이러한 목적을 위하여, 본 발명은 사파이어로 만들어진 제1 기판 및 제1 기판의 열팽창 계수와는 다른 열팽창 계수를 갖는 물질로 만들어진 제2 기판을 적어도 포함하는 헤테로 구조체를 제작하는 방법을 제공하는데, 상기 방법은 사파이어로 만들어진 제1 기판상에 제2 기판을 분자접합시키는 단계를 포함하고, 이 방법에서 두 기판을 서로 접합시키기 전에, 100℃ 내지 500℃ 범위에 존재하는 온도에서 제1 기판을 가열하는 단계가 수행된다. 100℃의 온도에서 상기 가열하는 단계가 수행될 때, 가열 단계의 지속시간은 적어도 1 h(시간)이다.
이하에서 상세하게 설명될 바와 같이, 예상되지 못했던 방식에 있어서, 접합하기 전에 미리 사파이어 기판을 가열하는 것은, 사전 가열 단계 없이 접합이 수행되는 것과 비교하여 접합의 에너지와 질을 현저하게 증가시키는 데 기여한다.
본 발명의 일 관점에 있어서, 상기 가열하는 단계는 약 200℃의 온도에서 약 2 h의 지속시간 동안 수행된다.
본 발명의 다른 관점에서, 접합의 질, 특히, 접합 에너지는 플라즈마 처리에 의해서 한쪽 또는 양쪽 기판의 접합 표면을 활성화함으로써 더욱 향상될 수 있다.
사파이어로 만들어진 제1 기판의 접합 표면을 활성화하기 위해서, 바람직하게는 1 W/cm2(평방 센티미터당 와트) 이하의 평균 파워 밀도(power density)에서 플라즈마가 이용된다. 또한, 플라즈마는 바람직하게는 산소를 기초로 하는 플라즈마이다.
본 발명의 다른 특별한 특성에 따르면, 상기 방법은 두 기판을 서로 접합하기 전에 제2 기판의 접합 표면에 산소층을 형성하는 것을 더 포함한다.
제1 기판 및 제2 기판 사이의 분자접합은 바람직하게는 상온에서 수행된다.
두 기판이 서로 접합된 후에, 상기 방법은 300℃보다 낮은 온도에서 접합 안정화 어닐을 수행하는 단계를 더 포함한다. 안정화 어닐의 온도에 대한 제한은 두 개의 기판들의 열팽창 계수의 차이로 인하여 구조체에서 발생하는 과도한 응력을 피하는데 기여한다. 이러한 방식으로 온도가 제한됨에도, 본 발명의 상기 가열하는 단계는 적절한 접합 에너지를 얻는 것을 가능하게 한다.
제2 기판은 특히 실리콘층 또는 SOI(silicon-on-insulator) 구조체로 구성될 수 있다.
·도 1은 사파이어 기판 표면이 준비되는 방법의 함수 및 안정화 어닐 온도의 함수로서 얻어진 접합 에너지값들을 도시하는 차트이고;
·도 2는 사파이어 기판의 접합 표면을 활성화하기 위해서 사용된 플라즈마의 평균 파워 밀도의 함수로서 얻어진 링(ring)의 상이한 길이를 도시하는 차트이고;
·도 3a 내지 3f는 본 발명의 방법을 실시하여 헤테로 구조체를 제작하는 것을 도시하는 개략도이고;
·도 4는 도 3a 내지 3f에서 도시된 3차원 구조체를 제작하는 동안 수행되는 단계들의 흐름도이고; 그리고,
·도 5a는 사파이어 지지 기판의 접합 표면이 선행기술에 따라서 준비된 SOS 타입 헤테로 구조체를 도시하고, 도 5b는 본 발명의 방법을 실시하여 준비된 사파이어 지지 기판의 접합 표면을 가진 SOS 타입 헤테로 구조체를 도시한다.
본 발명의 다른 특징 및 이점은, 첨부 도면을 참조하여 비제한적 예로서 주어진 본 발명의 구체적인 실시 예에 대한 다음의 설명으로부터 밝혀진다.
본 발명은 사파이어로 만들어진 제1 기판과, 특히, 실리콘; 석영, 게르마늄; 및 GaAs 또는 InP와 같이 실리콘의 열팽창 계수보다 큰 열팽창 계수를 갖는 III-V족 물질들과 같이 다른 열팽창 계수를 나타내는 어떤 다른 물질로 만들어진 제2 기판 사이의 분자접합에 일반적으로 적용된다.
그 자체로 주지되어 있는, 직접 접합으로도 알려진 분자접합의 원리는 두 표면을 즉, 임의의 특정 접합 물질(접착제, 왁스, 솔더 등)을 사용하지 않고 직접 접촉시키는 것에 기초한다. 이러한 작업은 접합을 위한 표면들이 충분히 부드럽고, 입자 또는 오염물이 없고, 접촉이 개시될 수 있기에 충분히 서로 가까울 것, 전형적으로 수 나노미터보다 작은 거리일 것을 요구한다. 이러한 환경하에서, 두 표면 사이의 인력은 분자접합(서로 접합하도록 두 표면들의 원자들 또는 분자들 사이의 전자 상호작용을 포함하는 모든 인력(반 데르 발스의 힘)에 의해서 유도되는 접합)을 발생시키기에 충분히 높다.
그럼에도, 사파이어 기판을 사파이어 기판의 열팽창 계수와 다른 열팽창 계수를 갖는 다른 기판과 접합시킬때, 강화 또는 안정화 어닐의 온도는 사파이어 상에 접합된 기판에서 발생되어 전개되는 크랙을 피하기 위해서 (300℃보다 낮게) 제한되어야 한다. 결과적으로, 두 기판의 접합 표면은 분자접합을 향상시키고 높은 접합 에너지를 얻는 것이 가능하도록 준비될 필요가 있다.
상술한 바와 같이, 사파이어 기판은 일반적으로 CMP, 즉, 층의 표면을 화학적(예컨대, NH4OH)으로 공격하기에 적절한 에이전트 및 상기 표면을 기계적(예컨대, 실리카의 입차들)으로 공격하기에 적절한 연마입자들 양쪽 모두를 포함하는 연마 용액과 관련된 직물을 사용하는 공지된 연마 또는 평면화 기술에 의해서 수행되는 접합 표면에 대한 연마 이후에 클리닝된다.
사파이어 기판의 접합 표면은 스크러빙(scrubbing)이 이어질 수 있는 RCA 타입 화학적 클리닝을 일반적으로 받게 된다.
그럼에도, 본 출원인은 사파이어 기판이 이러한 방식으로 준비되었을 때조차, 사파이어 기판상에 실리콘 기판을 접합시키는 것이 불만족스러운 결과를 낳을 수 있다는 것을 관찰하였는데, 특히 실리콘에서 높은 밀도의 결함을 초래하고, 광범위하고 불규칙한 링(웨이퍼의 마진(margin)에서 비접합(non-bonded) 영역)의 형성 및 낮은 접합 에너지의 형성을 초래할 수 있다.
예기치 않게, 본 출원인은 접합 전에 미리 사파이어 기판을 가열하는 것이 이러한 가열 없이 수행된 접합에 비하여 접합 결과의 질을 현저하게 향상시킬 수 있다는 것을 발견하였다. 도 1은 SOS 타입의 헤테로 구조체를 제작할 때 접합 표면의 다양한 상이한 준비의 함수로서 얻어진 접합 에너지 레벨을 도시한다. 사파이어 기판이 클리닝 및 스크러빙에 앞서 200℃에서 2 h 동안 미리 가열된 경우에(막대 C), RCA 클리닝 자체(막대 A) 또는 스크러빙이 이어지는 RCA 클리닝(막대 B)과 비교하여, 접합 에너지가 더 크다는 것을 알 수 있고, 이는 (상온 내지 200℃의 범위에 존재하는) 안정화 어닐 온도에도 불구하고 적용된다는 것을 알 수 있다.
본 출원인은 또한 제1 SOS 타입 헤테로 구조체 및 제2 SOS 타입 헤테로 구조체 상에서 결함의 밀도를 (첫 번째로 100　㎛(마이크로미터) 내지 500　㎛ 범위의 크기의 결함에 대해서, 그리고 두 번째로 5　㎛ 내지 100　㎛ 범위의 크기의 결함에 대해서) 측정하였고, 제1 SOS 타입 헤테로 구조체의 제작은 사파이어 기판의 클리닝 및 스크러빙, 사파이어 기판상에 실리콘 기판의 접합, 접합의 안정화 어닐, 및 기계적 연마(그라인딩)와 화학적 에칭(TMAH)에 의한 실리콘 기판의 박형화를 포함했었고, 제2 SOS 타입 헤테로 구조체의 제작은 제1 헤테로 구조체에 대해서 사용되는 모든 단계를 포함하면서 사파이어 기판을 가열하는 추가적인 선행 단계를 포함했었다. 제2 헤테로 구조체는 제1 헤테로 구조체에 의해서 나타나는 결함 밀도보다 열 배 이상 작은 결함 밀도를 나타냈었다. 게다가, 제2 헤테로 구조체는 제1 헤테로 구조체와 비교하여 둘로 나눠지는 링 타입 마진 결함(도 2에서 도시된 바와 같은 비전사(non-transferred) 주변 영역)을 나타냈었다.
본 발명에 따른 사파이어 기판을 가열하는 단계는 100℃ 내지 500℃ 범위에 존재하는 온도에서 수행된다. 가열의 지속시간은 온도의 함수이다. 그것은 사용된 온도에 따라서 수 분 내지 수 시간 사이에 존재한다. 가장 낮은 온도, 즉, 100℃에서 가열하기 위해서, 가열은 적어도 1 h의 지속시간 동안, 바람직하게는 4 h 내지 5 h 범위에 존재하는 지속시간에 걸쳐서 수행된다. 200℃의 온도에 대해서, 가열의 지속시간은 약 2 h이다. 500℃에서, 가열의 지속시간은 수 분 내지 한 시간의 범위에 존재한다. 결과적으로, 가열 온도가 더 높으면 높을수록, 그 지속시간은 더 짧아진다.
가열은 정상 압력(즉, 대기압)에서 대기 내에서 또는 질소나 아르곤과 같은 비활성 기체 내에서 수행된다.
본 발명에 따른 가열은 RCA 타입의 화학적 클리닝을 이용할 때보다도 훨씬 더 효율적인 방식으로 유기적 기원의 오염을 제거하는데 기여한다.
이러한 가열 단계는 또한 사파이어의 표면 상태를 변경시키지 않는다는, 즉, 추가적인 원자 단계들(미스컷(miscut))을 생성하지 않는다는 이점을 나타낸다. 고온에서 수행된 열처리와는 대조적으로, 본 발명에 따른 가열은 사파이어 웨이퍼의 국소적(local) 표면을 변경시키지 않는다.
본 발명의 다른 관점에 따르면, 접합의 질, 특히 접합 에너지는 플라즈마 처리에 의해서 한쪽 또는 양쪽 기판의 접합 표면을 활성화함으로써 추가적으로 향상될 수 있다.
분자접합을 수행할 때 결합 에너지를 강화하기 위해서 플라즈마 처리에 의한 활성화를 수행하는 것은 주지된 사실이라도, 본 출원인은 임의의 에지 손실 타입 마진 결함을 제한하면서 최적 접합 에너지를 얻는 처리를 위한 조건을 결정하였다.
그래서, 도 2에서 도시된 테스트는 플라즈마의 평균 파워 밀도의 값이 링(기판의 마진에서 비접합 영역)의 크기 및 접합 후 결함에 대한 영향을 가진다. 본 출원인은 링 타입 마진 결함(비전사 주변영역)을 초래할 수 있는 표면 악화를 피하면서 사파이어 접합 표면의 적절한 활성화를 얻기 위해서, 플라즈마의 평균 파워 밀도를 약 1　W/cm2로 제한할 필요가 있다는 것을 발견하였다. 접합 표면의 활성화를 최대화하기를 원할 때, 일반적으로 플라즈마의 파워 밀도가 이러한 값으로 제한되지 않는다는 점에서 플라즈마 파워 밀도에 대한 이러한 제한은 예기치 못한 것이다.
사파이어 기판 및/또는 다른 기판의 접합 표면은 산소, 질소, 아르곤 등을 기초로 하는 플라즈마에 노출될 수 있다. 그럼에도, 사파이어 기판의 분자접합을 위하여 산소를 기초로 하는 플라즈마를 사용하는 것이 바람직한데, 이는 예컨대, 질소를 기초로 하는 플라즈마와 비교하여 더 작은 결함 밀도를 가지고 더 큰 접합 에너지를 얻는 것을 가능하게 하기 때문이다.
플라즈마 생성을 위한 다른 파라미터들 또는 조건들은 당업자에 의해서 일반적으로 사용되는 것이다. 예를 들면, 산소를 기초로 하는 플라즈마는 용량성 결합(capacitive coupling)을 가진 RIE(reactive ion etching)를 수행하기 위해 본래 제공된 장비에서 다음의 조건하에서 생성될 수 있다:
·13.56 MHz(메가헤르쯔)에서 RF(radiofrequency) 소스에 연결된 기판 지지 처크(chuck);
·20 mTorr(밀리토르) 내지 100 mTorr의 범위에 존재하는 O2 기체에 대한 작용 압력;
·75 sccm(standard cubic centimeters per minute)과 동일한 O2 기체의 흐름률; 및
·10 s(초) 내지 60 s 범위에 존재하는 플라즈마 노출 시간.
대기압 플라즈마를 이용하는 또는 ECR(electron cyclotron resonance) 타입 소스나 헬리콘(Helicon) 타입 소스가 본래 제공되는 다른 장비 또한 사용될 수 있다.
이하의 표는 사파이어 기판의 표면 및 실리콘 기판의 표면에서 측정된 거칠기 및 접촉각을 나타낸다.
Figure pct00001
사파이어 기판이 산소를 기초로 하는 플라즈마를 가지고 처리되었을 때, 그 표면은 2°의 접촉각을 나타낸다는 것을 알 수 있다. 사파이어 표면이 처리되지 않거나 RCA 클리닝만을 받은 경우에, 상기 접촉각은 각각 20°보다 크거나 6°와 같다. 하지만, 친수성 분자접합, 즉 SOI(silicon-on-insulator) 기술에서 가장 널리 사용되는 접합의 유형을 수행하고자 할 때, 접합의 질에 대해서 적절한 제어를 가지기 위해서 접합 표면은 5°보다 작은 접촉각을 나타낼 필요가 있다.
본 발명에 따른 산소-기반(oxygen-based) 플라즈마 처리는 사파이어 표면의 거칠기를 현저하게 증가시키지 않는다는 것 또한 관찰될 수 있다.
그럼에도, 본 발명에 따른 헤테로 구조체의 제작은 친수성 접합을 이용하는 것에 한정되지 않는다. 동일하게, 상기 접합은 상당히 친수성일 수 있다.
게다가, 사파이어로 만들어진 제1 기판 및 제1 기판의 열팽창 계수와는 다른 열팽창 계수를 가진 제2 기판 사이의 분자접합은 접합 동안 기판을 가열하는 수단을 이용하지 않고 바람직하게는 상온(ambient temperature)에서, 즉 실내온도(일반적으로 약 20℃의 온도이며, 방의 온도에 따라서 변할 수 있음(±10℃))에서 수행된다.
도 3a 내지 3f 및 도 4를 참조하여, 제1 기판 또는 개시 기판(110; Top) 및 제2 기판 또는 지지 기판(120; Base)으로부터 SOS 타입 헤테로 구조체를 제작하는 방법에 대하여 이하에서 설명한다.
도 3b에서 도시된 바와 같이, 개시 기판(110)은, 실리콘으로 만들어진 지지체(113) 상에 실리콘층(111)을 포함하는 SOI 타입 구조체로 구성되며, 층(111) 및 지지체(113) 사이에, 예컨대 SiO2로 만들어진 파묻힌(buried) 산화물층(112)이 배치된다.
제1 기판 또는 개시 기판은 또한 그 접합 표면상에 산화물층을 선택적으로 포함하는 간단한 실리콘 웨이퍼로 구성될 수 있다.
지지 기판(120)은 사파이어 웨이퍼로 구성된다(도 3a).
지지 기판(120) 상에 개시 기판(110)을 접합하는 처리를 하기 전에, 그 표면이 전형적으로 CMP에 의해서 미리 연마되는 사파이어 지지 기판의 접합 표면(120a) 그 자체가 준비된다. 본 발명에 따라서, 사파이어 기판(120)은 이 예에서 200℃의 온도에서 2　h의 기간 동안 수행되는 가열을 받는다(단계 S1). 상술한 바와 같이, 이 가열은 특히 사파이어 기판의 접합 표면상에 존재하는 유기적 기원의 오염물을 제거하는데 기여하고, 이로써 결함의 발생을 제한하면서 분자접합을 조장한다.
이후에, 사파이어 기판(120)의 접합 표면은 습식 화학적 클리닝을 받는다(단계 S2). 습식 클리닝은 특히 RCA 클리닝(즉, 입자 및 탄화수소를 제거하기에 적합한 한 용기의 SC1 (NH4OH, H2O2, H2O)과 금속 오염물을 제거하기에 적합한 한 용기의 SC2 (HCl, H2O2, H2O)의 조합), "카로스(Caro's)" 또는 "피라냐 클리닝(Piranhaclean)" 타입의 클리닝(H2SO4:H2O2), 또는 실제 오존/물(O3/H2O) 용액으로 하는 실제 클리닝에 의해서 수행될 수 있다.
접합 에너지를 추가로 감소시키기 위해서, 기판(120)의 표면(120a)은 플라즈마 처리에 의해서 활성화될 수 있다(단계 S3). 표면(120a)은 바람직하게는 1　W/cm2를 넘지 않는 평균 파워 밀도를 갖는 산소-기반 플라즈마에 노출된다. 플라즈마 처리의 다른 조건은 상술한 조건에 대응할 수 있다.
개시 기판(110)의 실리콘층(111)의 표면(111a)은 예컨대, 기판의 표면을 산화시킴으로써 형성된 열적 산화물층(114)에 덮힐 수 있다(도 3c, 단계 S4).
또한, 다른 산화물층에서 선택적으로 덮힌 개시 기판(110)의 표면(111a)은 플라즈마 처리(단계 S5)에 의해서 활성화될 수 있다. 이것은 실리콘 표면이기 때문에, 1　W/cm2에 한정되지 않는 파워 밀도를 가지는 표준 플라즈마, 즉, 산소, 질소, 아르곤 등을 기초로 하는 플라즈마에 노출될 수 있다. 실리콘 접합 표면을 활성화하는 것은 당업자에게 주지된 사실이며, 단순화를 위해서 더 상세하게 설명하지는 않는다.
특히 노출 동안 유입된 오염물을 제거하기 위해서, 플라즈마 노출에 이어서 물로 씻어 내거나 및/또는 SC1(NH4OH, H2O2, H2O)로 클리닝하는 것과 같은 하나 이상의 클리닝이 수행될 수 있고, 선택적으로 원심분리에 의한 건조가 이어진다. 그럼에도, 이러한 클리닝은 오염물의 많은 부분이 제거될 수 있도록 하는 스크러빙에 의해서 대체될 수 있다.
일단 이들이 준비되면, 표면(111a 및 120a)은 밀접하게 접촉되고, 압력이 두 기판 중의 하나에 인가되어, 접촉면들 사이에서 접합파의 전파가 개시된다(단계 S6, 도 3d).
이후에, 접합은 접합 강화 또는 안정화 어닐을 수행함으로서 강화된다(단계 S7). 상술한 바와 같이, 사파이어와 실리콘 간의 열팽창 계수의 차이 때문에, 안정화 어닐은 300℃보다 낮은 온도에서 수행된다. 예를 들어, 안정화 어닐은 180℃의 온도에서 2 h의 지속시간 동안 수행될 수 있다.
실리콘층(111)의 일부에 대응하는 전사층(115)을 형성하기 위해, 개시 기판(110)을 박형화하는 것에 의해서 헤테로 구조체의 제작이 계속된다(단계 S8, 도 3e). 박형화는 처음에 지지체(113)의 주요 부분을 갈아냄으로써 수행되고, 이후에 예컨대, TMAH(tetramethylammonium hydroxide)의 용액에 의한 화학적 에칭에 의해서 계속된다.
선택적 단계에 있어서, 상기 구조체는 기판의 주변에 존재하는 챔퍼(chamfer)와 에지 롤 오프(edge roll-off)를 제거하도록 에지가 처리된다(단계 9S, 도 3f). 도 3f에서 도시된 바와 같이, 이것은 중간에 파묻힌 산화물층(114)을 가지고 사파이어 지지 기판(120) 및 전사층(115)을 포함하는 헤테로 구조체(200)를 낳는다.
도 5a는 사파이어 지지 기판상에 접착된 개시 SOI 기판으로부터 획득된 SOS 타입 헤테로 구조체를 도시한다. 접합 전에, 사파이어 기판의 접합 표면은 RCA 클리닝 및 스크러빙을 사용해서 준비되었다. 접합 후에, 상기 구조체는 200℃에서 2　h 동안 안정화 어닐을 받았고, 그라인딩(grinding)에 의해서 그리고 TMAH을 가지고 하는 화학적 에칭에 의해서 박형화되었다.
도 5b는 또한 도 5a의 것과는 다르게 만들어진 SOS 타입 헤테로 구조체를 도시하는데, RCA 클리닝 및 스크러빙에 앞서 사파이어 기판의 접합 표면이 다음과 같이 준비되었다:
·2 시간 동안 200℃에서 가열;
·RCA 클리닝(O3/H2O, SC1 (NH4OH, H2O2, H2O), 및 SC2 (HCl, H2O2, H2O)); 및
·1　W/cm2를 넘지 않는 평균 파워 밀도로 산소-기반 플라즈마 활성화.
도 5b에서, 전사된 실리콘층에서 실제로 어떠한 결함도 보이지 않는다는 것을 알 수 있는 반면, 도 5a에서 다수의 결함이 접합 인터페이스 및 전사된 실리콘 지지체에 존재한다. 그래서, 이 도면들은 접합 및 안정화 어닐 이후에 존재하는 결함을 감소시키는 플라즈마 처리에 의해서 가열과 표면 활성화가 결합된 효과를 보여준다.
상술한 바와 같이, 본 발명에 따른 가열 단계는 SOS 타입 구조체에서 접합 에너지를 증가시키는 것을 가능하게 한다. 이러한 접합 에너지는 또한 상술한 바와 같은 플라즈마 처리에 의해서 사파이어 기판의 접합 표면을 활성화함으로써 증가될 수 있다. 도 1에서 도시된 바와 같이, 가열, RCA 클리닝, 및 스크러빙 이후에 사파이어 기판의 표면이 플라즈마에 노출된 경우(막대 D)에, 플라즈마 처리가 없는 경우(막대 C)와 비교하여, 접합 에너지가 더 크다는 것을 알 수 있다.
본 발명은 또한 상술한 것과는 다른 층 전사(layer transfer) 기술, 예컨대 스마트 컷(Smart Cut) 기술의 어플리케이션에서 적용될 수 있다.

Claims (12)

  1. 사파이어로 만들어진 제1 기판(120) 및 제1 기판의 열팽창 계수와는 다른 열팽창 계수를 갖는 물질로 만들어진 제2 기판(110)을 적어도 포함하는 헤테로 구조체(200)를 제작하는 방법으로서, 상기 방법은 사파이어로 만들어진 제1 기판(120) 상에 제2 기판(110)을 분자접합시키는 단계를 포함하고, 두 기판을 서로 접합시키기 전에, 100℃ 내지 500℃ 범위에 존재하는 온도에서 수행되는 제1 기판(120)을 가열하는 단계를 포함하고, 100℃에서의 가열은 1 h 이상의 지속시간 동안 수행되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  2. 제 1 항에 있어서, 상기 가열하는 단계는 약 200℃의 온도에서 약 2　h의 지속시간에 걸쳐서 수행되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 가열하는 단계는 대기 또는 비활성 기체의 환경하에서 수행되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 가열하는 단계 후에 습식 화학적 클리닝 단계를 포함하는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 두 기판을 서로 접합시키기 전에, 플라즈마 처리에 의해서 사파이어로 만들어진 제1 기판(120)의 접합 표면 (120a)을 활성화하는 단계를 포함하고, 사용된 플라즈마의 평균 파워 밀도는 1　W/cm2이하인 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  6. 제 5 항에 있어서, 사파이어로 만들어진 제1 기판(120)의 접합 표면(120a)은 산소를 기초로 하는 플라즈마에 노출되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 두 기판을 서로 접합시키기 전에, 제2 기판(110)의 접합 표면(111a) 상에 산화물층(114)을 형성하는 단계를 포함하는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 두 기판을 서로 접합시키기 전에, 플라즈마 처리에 의해 제2 기판(110)의 접합 표면(111a)을 활성화하는 단계를 포함하는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 두 기판이 서로 접합된 후에, 300℃보다 낮은 온도에서 어닐함으로써 접합을 안정화하는 단계를 포함하는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 제2 기판은 실리콘층으로 구성되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 제2 기판(110)은 SOI 구조체로 구성되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 사파이어로 만들어진 제1 기판(120) 상에 제2 기판(110) 분자접합시키는 단계는 상온에서 수행되는 것을 특징으로 하는 헤테로 구조체(200) 제작 방법.
KR1020117010800A 2008-11-19 2009-11-16 헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비 KR20110086038A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0857854 2008-11-19
FR0857854A FR2938702B1 (fr) 2008-11-19 2008-11-19 Preparation de surface d'un substrat saphir pour la realisation d'heterostructures

Publications (1)

Publication Number Publication Date
KR20110086038A true KR20110086038A (ko) 2011-07-27

Family

ID=40796247

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117010800A KR20110086038A (ko) 2008-11-19 2009-11-16 헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비

Country Status (7)

Country Link
US (1) US20120015497A1 (ko)
EP (1) EP2359391A1 (ko)
JP (1) JP2012509581A (ko)
KR (1) KR20110086038A (ko)
CN (1) CN102217037A (ko)
FR (1) FR2938702B1 (ko)
WO (1) WO2010057842A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180114896A (ko) * 2016-02-16 2018-10-19 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 방법 및 장치

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014516470A (ja) 2011-04-08 2014-07-10 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを恒久的にボンディングするための方法
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US8778737B2 (en) 2011-10-31 2014-07-15 International Business Machines Corporation Flattened substrate surface for substrate bonding
US10052848B2 (en) 2012-03-06 2018-08-21 Apple Inc. Sapphire laminates
US20150165752A1 (en) * 2012-07-24 2015-06-18 Ev Group E. Thallner Gmbh Method and device for permanent bonding of wafers
US9221289B2 (en) 2012-07-27 2015-12-29 Apple Inc. Sapphire window
US9232672B2 (en) 2013-01-10 2016-01-05 Apple Inc. Ceramic insert control mechanism
US9608433B2 (en) * 2013-03-14 2017-03-28 Hubbell Incorporated GFCI test monitor circuit
SG11201508969QA (en) * 2013-05-01 2015-12-30 Shinetsu Chemical Co Method for producing hybrid substrate, and hybrid substrate
US9678540B2 (en) 2013-09-23 2017-06-13 Apple Inc. Electronic component embedded in ceramic material
US9632537B2 (en) 2013-09-23 2017-04-25 Apple Inc. Electronic component embedded in ceramic material
US9154678B2 (en) 2013-12-11 2015-10-06 Apple Inc. Cover glass arrangement for an electronic device
US9225056B2 (en) 2014-02-12 2015-12-29 Apple Inc. Antenna on sapphire structure
FR3034252B1 (fr) * 2015-03-24 2018-01-19 Soitec Procede de reduction de la contamination metallique sur la surface d'un substrat
US10406634B2 (en) 2015-07-01 2019-09-10 Apple Inc. Enhancing strength in laser cutting of ceramic components
FR3068508B1 (fr) 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
CN108493321A (zh) * 2018-03-26 2018-09-04 华灿光电（浙江）有限公司 一种发光二极管芯片及其制备方法
CN111041423B (zh) * 2019-12-10 2021-11-19 太原理工大学 蓝宝石表面结构与成分梯度层设计改善其焊接性能的方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH05235312A (ja) * 1992-02-19 1993-09-10 Fujitsu Ltd 半導体基板及びその製造方法
US5441591A (en) * 1993-06-07 1995-08-15 The United States Of America As Represented By The Secretary Of The Navy Silicon to sapphire bond
JP3250721B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法
WO1999010927A1 (en) * 1997-08-29 1999-03-04 Farrens Sharon N In situ plasma wafer bonding method
US6423613B1 (en) * 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
US6281146B1 (en) * 1999-09-15 2001-08-28 Taiwan Semiconductor Manufacturing Company Plasma enhanced chemical vapor deposition (PECVD) method for forming microelectronic layer with enhanced film thickness uniformity
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
US6576564B2 (en) * 2000-12-07 2003-06-10 Micron Technology, Inc. Photo-assisted remote plasma apparatus and method
US6930041B2 (en) * 2000-12-07 2005-08-16 Micron Technology, Inc. Photo-assisted method for semiconductor fabrication
US20030089950A1 (en) * 2001-11-15 2003-05-15 Kuech Thomas F. Bonding of silicon and silicon-germanium to insulating substrates
SE521938C2 (sv) * 2001-12-27 2003-12-23 Cerbio Tech Ab Keramiskt material, förfarande för framställning av keramiskt material och benimplantat, tandfyllnadsimplantat och biocement innefattande det keramiska materialet
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
DE10326578B4 (de) * 2003-06-12 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer SOI-Scheibe
FR2884966B1 (fr) * 2005-04-22 2007-08-17 Soitec Silicon On Insulator Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180114896A (ko) * 2016-02-16 2018-10-19 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 방법 및 장치
KR20230022259A (ko) * 2016-02-16 2023-02-14 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 방법 및 장치

Also Published As

Publication number Publication date
EP2359391A1 (en) 2011-08-24
CN102217037A (zh) 2011-10-12
US20120015497A1 (en) 2012-01-19
WO2010057842A1 (en) 2010-05-27
JP2012509581A (ja) 2012-04-19
FR2938702B1 (fr) 2011-03-04
FR2938702A1 (fr) 2010-05-21

Similar Documents

Publication Publication Date Title
KR20110086038A (ko) 헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비
US20110195560A1 (en) Method of producing a silicon-on-sapphire type heterostructure
JP5292644B2 (ja) 最小化された応力を備えたヘテロ構造を製造するためのプロセス
JP6373354B2 (ja) ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法
US6146979A (en) Pressurized microbubble thin film separation process using a reusable substrate
KR100855083B1 (ko) 타겟 기판에 결합된 박막을 구비하는 적층 구조의 제조 방법
US8202785B2 (en) Surface treatment for molecular bonding
TWI337769B (en) Method for recycling an epitaxied donor wafer
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
JP2008021971A (ja) 電子工学、光学または光電子工学に使用される２つの基板を直接接合する方法
US20070045738A1 (en) Method for the manufacture of a strained silicon-on-insulator structure
US20130089968A1 (en) Method for finishing silicon on insulator substrates
TW200411820A (en) Transfer of a thin layer from a wafer comprising a buffer layer
FR2823599A1 (fr) Substrat demomtable a tenue mecanique controlee et procede de realisation
JP6949879B2 (ja) 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法
JP2013089722A (ja) 透明ｓｏｉウェーハの製造方法
JP5336101B2 (ja) Ｓｏｉ基板の製造方法
KR100874788B1 (ko) 박층 박리 후에 박리 구조를 포함하는 웨이퍼의 기계적수단에 의한 재활용 방법
KR100840428B1 (ko) 에피탁시된 도너 웨이퍼 재활용 방법
KR20120117843A (ko) 다층 결정질 구조물의 제조 방법
KR100854856B1 (ko) 버퍼층을 포함하는 웨이퍼를 그것으로부터 층을 취한 후에기계적으로 재활용하는 방법
JP2016508291A (ja) 多層半導体デバイス作製時の低温層転写方法
EP1542275A1 (en) A method for improving the quality of a heterostructure
JP5368000B2 (ja) Ｓｏｉ基板の製造方法
KR100842848B1 (ko) 반도체 층의 열처리 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid