JP5351191B2 - 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 - Google Patents

熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 Download PDF

Info

Publication number
JP5351191B2
JP5351191B2 JP2011029606A JP2011029606A JP5351191B2 JP 5351191 B2 JP5351191 B2 JP 5351191B2 JP 2011029606 A JP2011029606 A JP 2011029606A JP 2011029606 A JP2011029606 A JP 2011029606A JP 5351191 B2 JP5351191 B2 JP 5351191B2
Authority
JP
Japan
Prior art keywords
wafer
layer
trimming
bonding
thinning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011029606A
Other languages
English (en)
Other versions
JP2011181919A (ja
Inventor
ヴァウフレダス アレキサンドレ
モリナーリ セバスチャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2011181919A publication Critical patent/JP2011181919A/ja
Application granted granted Critical
Publication of JP5351191B2 publication Critical patent/JP5351191B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Polishing Bodies And Polishing Tools (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Micromachines (AREA)

Description

本発明は、少なくとも１つの層を支持材上に転写（ｔｒａｎｓｆｅｒ）することによって製造される多層半導体構造または多層半導体基板（多層半導体ウエハとも呼ばれる）を製造する分野に関する。
多層構造の製造は、一般に、例えばシリコンまたはサファイアからなる第２のウエハまたは支持材上への第１のウエハ、例えばシリコンウエハまたはＳＯＩ（シリコン・オン・インシュレータ）ウエハのダイレクトウエハボンディングまたは溶融ボンディングや、結合を強化させるアニールや、第２のウエハ上に転写される層を形成するための第１のウエハのシンニングを含む。
本発明は、より具体的には、結合を強化させるアニールの温度の制限に起因する比較的弱いボンディング界面を有する多層構造に関する。ダイレクトウエハボンディングの後で、その構造を、通常、２つのウエハ間の結合を強化させるために、言い換えると、両者の間の結合の表面エネルギーを大きくするためにアニールする。結合を強化させるアニールの温度が高いほど、得られる結合エネルギーまたは接着エネルギーが大きくなる。
しかしながら、結合アニーリング温度を比較的低い値に制限しなければならない多層構造のいくつかの場合がある。
第１の場合は、「ヘテロジーニアス」多層構造と呼ばれるものの製造に関し、組み合わせて作るべき２つのウエハが、例えば、室温（２０℃）において少なくとも１０％または２０％だけ異なる違った熱膨張係数を有する点でヘテロジーニアスである。かかるヘテロ構造は、とりわけマイクロエレクトロニクスにおいてまたはオプトエレクトロニクスにおいて使用される、特にＳＯＳ（シリコン・オン・サファイア（Ａｌ２Ｏ３））構造である。例えば２００℃以上からの温度の上昇中に、他方と比較して２つのウエハのうちの一方の挙動の違いが、もし存在するならば、ウエハもしくは層の層間剥離もしくは分離、ならびに／またはもし存在するならば、基板もしくは層のうちの一方の塑性変形および／もしくはクラックおよび／もしくは破壊をもたらすことがあるヘテロ構造中の応力および／または歪みを生じさせる。これが、かかる構造に関して、結合を強化させるアニールの温度を制限する理由である。
第２の場合は、最終的な支持材上に転写されるべきマイクロコンポーネントの１つまたは複数の層を必要とする３Ｄ−集積技術における場合のように、また、例えば、バックライト付きの撮像装置の製造におけるような回路転写の場合のように、第１のウエハが、コンポーネントまたは複数のマイクロコンポーネントのすべてまたは一部をさらに含む多層構造に関する。この場合には、結合を強化させるアニールの温度を、マイクロコンポーネントを損傷しないように制限しなければならない。
特に転写した層を形成するために使用するウエハの端部および支持材の端部は、一般に面取りされるまたは丸めた端部を有し、その役割は、取扱いを容易にすること、およびこれらの端部が鋭い場合に生じることがあり得る端部が剥離することを防止することであり、かかる剥片は、ウエハの表面の粒子汚染の原因になる。面取りは、丸めた形および／またはベベルした形を有することができる。
しかしながら、これらの面取りの存在は、ウエハの周辺部におけるウエハ間の良い接触を妨げ、上に説明したように、ボンディング界面が結合を強化させるアニールの温度の制限のために弱いときには、この接着の弱さがさらに強調されることさえある。その結果、第１のウエハまたは転写した層が弱くボンディングされるまたはまったくボンディングされない周辺領域がある。第１のウエハまたは転写した層のこの周辺領域は、制御されないかたちで破損し、望ましくない破片または粒子で構造を汚染する傾向があるため、除去しなければならない。
したがって、一旦ウエハを支持材上にボンディングし、前記ウエハをシンニングした後で、面取りが延在する周辺領域を除去するために、転写した層をトリミングする。このトリミングを、通常は、支持している第２のウエハの所まで転写した層の露出した表面を機械的に加工することによって、特に研磨によって実行する。
しかしながら、深い機械的なトリミングは、転写した層と支持材との間のボンディング界面において、および転写した層それ自体の中の両方の剥がれ問題を引き起こす。より詳しくは、ボンディング界面において、剥がれ問題は、層の周辺部近くのある領域内での転写した層の層間剥離に対応し、これを「マクロ剥がれ」と名付けることがある。結合エネルギーは、面取りの存在のために層の周辺部の近くではより弱くなる。その結果、このトリミングは、この場所において、支持している基板とのそれ自体のボンディング界面のところの層の部分的なデボンディング（ｄｅｂｏｎｄｉｎｇ）をもたらすことがある。
その結果、上記の欠点なしに多層構造中の第１のウエハまたは転写した層をトリミングすることを可能にする方法を見つけるという問題が生じる。
本発明の目的は、下記を含む多層構造を製造するための方法を提供することによって上記の欠点を軽減することであり、この方法は、
−第１のウエハを第２のウエハ上にボンディングするステップであって、少なくとも前記第１のウエハは面取りした端部を有し、ボンディング界面は１Ｊ／ｍ２以下の結合表面エネルギー、または結合エネルギーを有する、ボンディングするステップと、
−転写した層を形成するために第１のウエハをシンニングするステップと
を含み、
この方法では、第１のウエハのシンニングの前に、第１のウエハの端部をトリミングするステップを、グラインディングホイールを使用して実行し、グラインディングホイールの作業面は１８ミクロン以下または８００メッシュ以上の平均径を有する砥粒を含み、前記トリミングするステップを、毎秒５ミクロン以上の下降速度でグラインディングホイールを下げることによって実行し、第１のウエハ中へのグラインディングホイールの下降を、３０μｍ以下のボンディング界面からの高さのところでさらに停止する。
第１のウエハをシンニングする前に第１のウエハをトリミングすることによって、および上記に定めた動作条件の下で、トリミングすべき第１のウエハの部分の全高さよりも小さな深さまでに第１のウエハ中へのグラインディングホイールの侵入深さを制限し（グラインディングホイールの下降をボンディング界面上方の第１のウエハ中で停止させ）つつ、第１のウエハの完全なトリムを得ることが可能である。上記の剥がれ問題を、そのようにして回避する。
本発明の一態様によれば、トリミングするステップを、面取りした端部が延在する幅に少なくとも等しい幅にわたり実行する。
本発明の特定の一実施形態によれば、方法は、ボンディングするステップの前に、第１のウエハの一面上にコンポーネントの層を製造する少なくとも１つのステップを含み、第１のウエハのその面は第２のウエハ上にボンディングされるコンポーネントの層を含む。コンポーネントの第１の層を含む面と反対の第１のウエハの面上にマイクロコンポーネントの第２の層を製造するステップを、さらに実行することができる。
本発明のトリミング方法の使用は、ウエハ間のボンディング界面およびコンポーネントの層内の両方における層間剥離のリスクを最小にしつつ、２つ以上のウエハを積層することによって製造される３次元構造を可能にする。コンポーネントの層のうちの１つは、とりわけイメージセンサを含むことができる。
本発明の他の特徴および利点は、添付した図面を参照して、非限定的な例として与えられる、本発明の特定の実施形態の下記の説明から明確になるであろう。
本発明の実施形態に従った多層構造を製造するための方法の概略図である。 本発明の実施形態に従った多層構造を製造するための方法の概略図である。 本発明の実施形態に従った多層構造を製造するための方法の概略図である。 本発明の実施形態に従った多層構造を製造するための方法の概略図である。 本発明の実施形態に従った多層構造を製造するための方法の概略図である。 図１Ａから図１Ｅに図示した方法中に実施されるステップのフローチャートである。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 本発明のトリミング方法を実施する３次元構造の製造を示す概略図である。 図３Ａから図３Ｇに図示した３次元構造の製造中に実施されるステップのフローチャートである。
本発明は、一般に、ボンディングによって互いに接合させた少なくとも２つのウエハを含む多層構造のトリミングに適用可能であり、それに関して、結合の表面エネルギーを１Ｊ／ｍ２以下に制限し、２つのウエハのうちの少なくとも１つがその周辺部上に面取りまたは丸めた端部を有する。かかる多層構造は、とりわけ、異なる熱膨張係数を有するまたはマイクロコンポーネントを含む少なくとも２つのウエハから製造される構造に対応し、それに対して、結合を安定化させ結合エネルギーを増加させることを可能にする結合を強化させるアニールの温度を制限しなければならない。結合エネルギーが１Ｊ／ｍ２未満に保たれることを条件に、陽極ボンディング、メタリックボンディング、または接着ボンディングなどの別のタイプのボンディングによって、ウエハを互いに接合する多層構造に、本発明を同じく適用することができる。
ウエハは、一般に円形であり、様々な直径、とりわけ１００ｍｍ、１５０ｍｍ、２００ｍｍ、または３００ｍｍの直径を有することができる。
コンポーネントがウエハのうちの１つにすでに形成済みであってもよく、次いでそのウエハが、支持材として機能する別のウエハ上にボンディングされる。用語「コンポーネント」を、ウエハの材料とは異なる材料で製造され、ボンディング界面を強化させるために慣習的に使用する高い温度に敏感である任意の素子を意味するようにここでは解釈する。これらのコンポーネントは、とりわけ、回路またはコンタクト、さらには能動層などの、ある電子コンポーネントまたは複数の電子マイクロコンポーネントのすべてまたは一部を形成する素子に対応する。
本発明は、より具体的に、しかし排他的ではなく、第１のサファイアウエハまたは第１の基板およびＳＯＩ構造などのシリコンを含む第２のウエハまたは第２の基板を組み立てることによって形成されるＳＯＳヘテロ構造に適用可能である。サファイア基板上にシリコン層を含むヘテロ構造は、特別な利点を有する。ＳＯＳ構造は、高周波数、低消費電力デバイスを製造することを可能にする。サファイア基板の使用は、例えば、石英基板を使用して得られるものよりも優れた、非常に良い熱放散をさらに可能にする。
本発明は、第１のウエハをそのウエハの全厚さよりも小さい深さまでトリミングするが、トリミングすべき第１のウエハの残っている部分が、言い換えると、グラインディングホイールがそこまで侵入しなかったボンディング界面の上方に位置する第１のウエハの部分が、リフトオフされるように熱−機械的効果を生み出す特定の条件下で、トリミングを実行することを提案する。工作機械が第１のウエハと第２のウエハとの間のボンディング界面に到達する前に工作機械の下降をこのように停止させることによって、上に説明した剥がれ問題およびデボンディング問題を回避する。
より詳しくは、本発明では、グラインディングホイールの作業面または作用部が１８ミクロン以下、または８００メッシュ以上の平均径を有する砥粒を含むグラインディングホイールを用いて、トリミングを実行する。砥粒を、とりわけダイアモンド粒子とすることができる。
さらに、前進速度とも呼ばれる、グラインディングホイールの下降速度は、５μｍ／ｓ以上である。
これら２つのパラメータの調整は、特にトリミングの終わりにおいて、第１のウエハについてのトリミングの熱的効果および機械的効果を最大にし、リング、すなわちホイールの下方に残っている第１のウエハの部分を、とりわけその中にクラックを作ることによって弱くし、その結果、そのリフトオフを容易にする。これらの効果は、本発明では、第１のウエハをシンニングする前にトリミングを実行する点で、したがって材料のかなりの量をトリミング中に除去し、トリミングの終わりにおいて実質的な熱−機械的効果を得ることを可能にするという点でなおさら本質的である。
グラインディングホイールを、第１のウエハのトリミング中に少なくともボンディング界面まで下げるという従来技術とは対照的に、本発明では、グラインディングホイールを、ボンディング界面の上方の所定の高さのところで停止する。より詳しくは、「目標とする深さ」とも呼ばれる、第１のウエハ中へのグラインディングホイールの侵入深さを、ボンディング界面から３０μｍ未満の距離のところで、好ましくは２０μｍ未満の距離のところで第１のウエハ中へのグラインディングホイールの下降を停止するように調整する。一般に、グラインディングホイールの下降を、ボンディング界面から３０μｍと１０μｍとの間の高さのところで停止する。
上に説明したようなトリミング中の熱−機械的効果の最大化、および２つの層間のボンディング界面の弱さは、第１のウエハがその全厚さにわたりグラインディングホイールによってグラインディングされないとはいえ、トリミングされるべき残っている部分のリフトオフによって第１のウエハの完全なトリミングが得られることを可能にする。
トリミング方法の１つの実行の形態を、図１Ａから図１Ｅおよび図２に関連してここで説明する。
図１Ａから図１Ｅおよび図２を参照して説明するものは、第１のウエハまたは初期基板１１０（上部）および第２のウエハまたは支持基板１２０（下部）からＳＯＳヘテロ構造を製造するための方法である。第１のウエハ１１０は、その周辺部に、上部面取り１１７ａおよび下部面取り１１７ｂを含む。同様に、第２のウエハ１２０は、その周辺部に上部面取り１２７ａおよび下部面取り１２７ｂを含む。第１のウエハ１１０は、約６００μｍと９００μｍとの間の厚さを有する。
図１Ａに示したように、第１のウエハ１１０は、やはりシリコンからなる支持材１１３上のシリコン層１１１、および層１１１と支持材１１３との間に置かれ、例えばＳｉＯ２からなる埋め込み酸化膜層１１２を含むＳＯＩ構造から構成される。第１のウエハ１１０の外側表面は、さらに、引き続く化学エッチングステップ中にウエハの表面を保護するために、例えば、ウエハの表面の酸化によって形成される、１０ｎｍと５０ｎｍとの間の厚さを有する熱酸化膜層１１４により前もって覆われている。第１のウエハ１１０を、やはり、コンポーネントを含んでも含まなくともよいモノリシックシリコンウエハから構成することができる。
第２のウエハ１２０は、サファイアウエハから構成される（図１Ａ）。
第１のウエハ１１０の面１１１ａ（ここでは酸化膜層１１４により覆われている）および第２のウエハ１２０の表面１２０ａを、じかに接触させて置き、接触している表面間にボンディングウェーブ（ｂｏｎｄｉｎｇ ｗａｖｅ）の伝播を始めさせるために、２つのウエハのうちの１つに圧力を加える（ステップＳ１、図１Ｂ）。
それ自体が周知であるように、ダイレクトウエハボンディング、または単にダイレクトボンディング、の原理は、２つの表面間の直接接触に基づく−言い換えると、特別な材料（接着剤、ワックス、ろう付け剤、等）を使用しない。かかる操作を実行するために、十分に平滑であり、微粒子がなく、汚染がないことがボンディング表面にとって必要であり、接触が始まるように互いに十分に近づけて−典型的には、数ナノメートルよりも小さな距離が要求される−置くことがボンディング表面にとって必要である。この場合には、２つの表面間の引力は、ダイレクトボンディングを生じさせるために十分に強い、すなわち、ボンディングがボンディングすべき２つの表面の原子間または分子間のファンデルワールス力によって誘起される。
そのように実行したボンディングは、結合を強化させるアニールを実行するまで安定ではない。２つのウエハの組み立て品にアニールを行うことは可能であるが、２つのウエハ間の熱膨張係数の違いのために、このアニールの温度を必然的に制限しなければならない。ここで説明する例では、アニールは、約１０時間よりも短い時間に対して１８０℃を超えることができない。かかるアニールだけが、結合の表面エネルギーが７００ｍＪ／ｍ２を超えない程度の結合の安定化を可能にする。
本発明によれば、第１のウエハ１１０のシンニングの前に、第１のウエハをトリミングする（ステップＳ２、図１Ｃ）。
図１Ｃに図示したように、第１のウエハ１１０の端部から幅Ｉｄ１１０をトリミングし、この幅は、第１のウエハの下部面取り１１７ｂが延在する幅に少なくとも対応する。１００ｍｍや、２００ｍｍや、３００ｍｍの直径を有するウエハに関して、トリミングする幅Ｉｄ１１０は、一般に２ｍｍと１０ｍｍとの間であり、好ましくは、２ｍｍと６ｍｍとの間である。
トリミングを、第１のウエハ１１０の上面から機械的な作用または機械加工（エッジグラインディング）によって実行する。グラインディングホイール（摩耗）または層の材料を機械的にすり減らすことが可能な任意の別の工作機械によって、機械的な作用を与えることができる。
ここで説明する例では、作業面または作用部１５１を有するグラインディングホイール１５０によって、トリミングを実行する、言い換えると、ウエハの平面に平行な第１の部分１５１ａおよびグラインディングホイール１５０の側面に対応する第２の部分１５１ｂにより形成される砥粒を含む表面は、ウエハの材料をすり減らすことが可能である。本発明によれば、グラインディングホイール１５０の作業面１５１は、１８μｍ以下（または、８００メッシュ以上）の平均径を有する、ダイアモンド粒子などの砥粒を含む。
トリミング中には、ボンディング界面（ここでは、熱酸化膜層１１４と第２のウエハ１２０のボンディング面１２０ａとの間の接触平面）に対応する基準平面に関連して定められる高さｈ１１０に対して定められるグラインディングホイール１５０の（目標とする）下降深さＰｄ１１０まで、第１のウエハ１１０をトリミングする。グラインディングホイールが第１のウエハの厚さの一部にだけ侵入するように、深さＰｄ１１０を選択する。ここで説明する例では、グラインディングホイール１５０の下方に残っている環状部分またはリング１１１０が熱−機械的効果の下でその高さからリフトオフする高さである、３０μｍと１０μｍとの間のボンディング界面からの高さｈ１１０のところでグラインディングホイール１５０の下降を停止するように、トリミング深さＰｄ１１０を選択する。第１のウエハ１１０の完全なトリミングが、そのようにして得られる。
ヘテロ構造の製造は、前記トリミングした第１の層の部分に対応する転写した層を形成するために、第１のウエハ１１０のシンニングにより続けられる。シンニングを、最初に第１のウエハ１１０の支持材１１３の大部分をグラインディングすることによって実行する（ステップＳ３、図１Ｄ）。グラインディングを、第１のウエハ１１０の露出した面に押し付けてグラインディングホイールの作業面を保持することによって実行する（図１Ｄには図示せず）。グラインディング中には、例えば、吸引によってまたは静電システムによって第２のウエハ１２０を保持することが可能なプラテンを含む、チャックとも呼ばれるホルダ（図１Ｄには図示せず）によって、２つのウエハの組み立て品を第２のウエハ１２０の裏側に保持する。グラインディング中には、グラインディングホイールを回転させるが、チャックを静止させることができる。あるいは、チャックを軸の周りにやはり回転させることができ、グラインディングホイールを回転させても回転させなくてもよい。
グラインディングを、サファイア支持基板の表面１２０ａから約６５μｍで停止する。
シンニングのこの段階において、言い換えると、化学シンニングステップの前に、第１のウエハ１１０の支持材１１３の残っている部分１１３ａは、加工硬化した表面（図１Ｃ）を有する。
第１のウエハ１１０のシンニングは、例えば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）もしくはＫＯＨエッチング溶液による残っている部分１１３ａの、ウェットエッチングとも呼ばれる化学エッチング（ステップＳ４、図１Ｅ）によって、またはＲＩＥ（反応性イオンエッチング）などのドライエッチングによって続けられる。
残っている部分１１３ａを除去することに加えて、化学エッチングは、環状部分のリフトオフの後で取り残されているはずの環状部分１１１０のすべての破片を除去する効果を有する。
エッチングの後で、第２のウエハ１２０によって形成されるサファイア支持材および第１のウエハ１１０の少なくともシリコン層１１１に対応する転写した層１１５を含むＳＯＳ多層構造１３０がこのようにして得られる−必要に応じて、酸化膜層１１２を保存するまたは、例えばＨＦ還元によって除去することができる。
本発明の一実施形態による第２のウエハまたは支持（下部）基板３００上への第１のウエハまたは初期基板２００中に形成したマイクロコンポーネントの層の転写によって３次元構造を製造するための方法を、ここで図３Ａから図３Ｇおよび図４に関連して説明する。
３次元構造の製造は、周辺端部が上部面取り２０６ａおよび下部面取り２０６ｂを有する第１のウエハ２００の表面上に第１の一連のマイクロコンポーネント２０４の形成で開始する（図３Ａ、ステップＳ１）。ここで説明する例では、第１のウエハ２００はＳＯＩ多層構造であり、言い換えると、やはりシリコンからなる基板２０３上に配置されたシリコン層２０１や、層２０１と基板２０３との間に存在する埋め込み酸化膜層２０２（例えば、ＳｉＯ２の層）を含む。第１のウエハ２００は、約６００μｍと９００μｍとの間の厚さを有する。
マイクロコンポーネント２０４を、製造しようとするマイクロコンポーネントに対応するパターンを形成する領域を定めるためのマスクを使用するフォトリソグラフィによって形成する。
図３Ａに示したように、第１のウエハ２００の外側表面を、次に、引き続く化学エッチングステップ（ステップＳ２）中にウエハの表面を保護するために、例えば０．１μｍと３μｍとの間の厚さを有し、例えば、ウエハの表面の酸化によって形成した熱酸化膜層２０５で覆う。第１のウエハ２００を、やはりモノリシックシリコンウエハから作ることができる。
第２のウエハまたは支持基板３００は、シリコンウエハであり、その周辺端部は、上部面取り３０６ａおよび下部面取り３０６ｂを有する。ウエハ３００の外側表面を、例えば０．１μｍと３μｍとの間の厚さを有する熱酸化膜層３０５で覆う（図３Ｂ、ステップＳ３）。
マイクロコンポーネント２０４を含む第１のウエハ２００の面を、次に、熱酸化膜層２０５および３０５を介して第２のウエハ３００の面にじかに接触するように置き、接触している表面間でボンディングウェーブの伝播を開始するように、２つのウエハのうちの一方に圧力を加える（ステップＳ４、図３Ｃ）。
２つのウエハ間の接着を、コンポーネントおよび／または第１のウエハを損傷しないように、高過ぎない温度で実行する。より詳しくは、室温でウエハを接触させた後で、結合を強化させるアニールを、４５０℃よりも低い温度で実行することができ、その温度より高いと、アルミニウムまたは銅などのある種の金属が解け始める。かかるアニールだけが、ボンディングエネルギーが１Ｊ／ｍ２を超えない範囲での結合の安定化を可能にする。
本発明によれば、ボンディングの後で且つ第１のウエハ２００のシンニングの前に、第１のウエハをトリミングする（ステップＳ５、図３Ｄ）。
ここで説明する例では、作業面または作用部４０１を有するグラインディングホイール４００によって、トリミングを実行する、言い換えると、ウエハの平面に平行な第１の部分４０１ａおよびグラインディングホイール４００の側面に対応する第２の部分４０１ｂにより形成される砥粒を含む表面は、ウエハの材料をすり減らすことが可能である。図３Ｅに示したように、第１のウエハの平面に実質的に垂直であり、第１のウエハ中にトリミングされる側面２００ｃを形成するために、部分４０１ｂは、ここでは部分４０１ａに垂直である。本発明によれば、グラインディングホイール４００の作業面４０１は、１８μｍ以下（または、８００メッシュ以上）の平均径を有する、ダイアモンド粒子などの砥粒を含む。
図３Ｄに図示したように、トリミングを、第１のウエハの下部面取り２０６ｂが延在する幅に少なくとも対応する第１のウエハ１１０の端部から最小幅Ｉｄ２００にわたって実行する。１００ｍｍ直径や、２００ｍｍ直径や、３００ｍｍ直径のウエハに関して、トリミングの幅Ｉｄ２００は、一般に２ｍｍと１０ｍｍとの間であり、好ましくは、２ｍｍと６ｍｍとの間である。
トリミング中には、第１のウエハ１１０を、ボンディング界面（ここでは、熱酸化膜層２０５および３０５間の接触平面）に対応する基準平面に関連して定められる高さｈ２００に対して定められるグラインディングホイール４００の（目標とする）下降深さＰｄ２００までトリミングする。深さＰｄ２００を、グラインディングホイールが第１のウエハの厚さの一部にだけ侵入するように選択する。ここで説明する例では、グラインディングホイール４００の下方に残っている環状部分またはリング２１０が熱−機械的効果の下でその高さからリフトオフする高さである、３０μｍと１０μｍとの間のボンディング界面からの高さｈ２００のところでグラインディングホイール４０の下降を停止するように、トリミング深さＰｄ２００を選択する。第１のウエハ２００の完全なトリミングが、このようにして得られる。
３次元構造の製造は、第１のウエハ２００の第１のシンニングステップ、すなわち、マイクロコンポーネント２０４の層の上方に存在するこのウエハのある部分、ここでは基板２０３ａの大部分のグラインディング（ステップＳ６、図３Ｅ）、を実行することによって続けられる。グラインディングを、上に説明したものと同じ条件下で実行する。
グラインディングを、第２のウエハ３００の表面３００ａから約６５μｍで停止する。
シンニングのこの段階において、言い換えると、化学的な第２のシンニングステップの前に、第１のウエハ２００の支持材２０３の残っている部分２０３ａは、加工硬化した表面を有する（図３Ｅ）。
第１のウエハ２００のシンニングは、例えば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）もしくはＫＯＨエッチング溶液によって残っている部分２０３ａの化学エッチングにより（ステップＳ７、図３Ｆ）、またはＲＩＥなどのドライエッチングによってさえも続けられる。
一旦、酸化膜層２０２を除去すると、マイクロコンポーネント２１４の第２の層を、層２０１の露出した表面上に形成する（図３Ｇ、ステップＳ８）。ここで説明する例では、マイクロコンポーネント２０４を形成するために使用したものと同様のフォトリソグラフィマスクを使用するので、マイクロコンポーネント２１４を、埋め込まれたマイクロコンポーネント２０４に位置を合わせて形成する。
第２のウエハ３００ならびにマイクロコンポーネント２０４および２１４を含む第１のウエハ２００の残っている部分に対応する転写した層２１５から形成される複合構造５００を、その結果得る。
変形例として、３次元構造を、多層積層材によって形成する、言い換えると、各追加のウエハが直接隣り合う層または複数の層と位置を合わせられている１つまたは複数の追加のウエハまたは基板を層２０１の上にボンディングすることによって形成する。本明細書中で上に説明したような本発明によれば、２つのシンニングステップ間に実行する部分トリミングを、転写した層を形成するために各ウエハに対して実行する。さらに、追加のウエハの各転写の前に、組み立てを容易にさせ、引き続く化学エッチングからトリミングした領域（その領域では、下にあるウエハの材料が露出している）を保護するために、露出させた層上に、酸化膜層、例えば、ＴＥＯＳの層を堆積することが可能である。
特定の一実施形態によれば、マイクロコンポーネントの層のうちの１つは、とりわけイメージセンサを含むことができる。
別の一実施形態によれば、転写した層を構成する第１のウエハとの第２のウエハの組み立ての前に、コンポーネントを、支持する第２のウエハ中に前もって形成している。

Claims (15)

  1. 多層構造（１３０）を製造するための方法であって、
    第１のウエハ（１１０）を第２のウエハ（１２０）上にボンディングするステップであって、少なくとも前記第１のウエハは面取りした端部（１１７ａ、１１７ｂ）を有し、ボンディング界面は１Ｊ／ｍ２以下の接着エネルギーを有する、ボンディングするステップと、
    転写した層（１１５）を形成するために前記第１のウエハ（１１０）をシンニングするステップと
    を含み、前記第１のウエハ（１１０）の前記シンニングの前に、グラインディングホイール（１５０）を使用して実行する前記第１のウエハ（１１０）の前記端部をトリミングするステップを含み、前記グラインディングホイールの作業面（１５１）は８００メッシュ以上または１８μｍ以下の平均径を有する砥粒を含み、前記トリミングするステップは毎秒５μｍ以上の下降速度で前記グラインディングホイールを下げることによって実行され、前記第１のウエハ中への前記グラインディングホイールの前記下降は３０μｍ以下の前記ボンディング界面からの高さ（ｈ１１０）のところでさらに停止し、前記トリミングするステップにおける前記下降の前記停止により残った前記端部は、前記シンニングの前にリフトオフされることを特徴とする方法。
  2. 前記トリミングするステップは、前記面取りした端部（１１７ａ、１１７ｂ）が延在する幅に少なくとも等しい幅（Ｉｄ１１０）にわたり実行されることを特徴とする請求項１に記載の方法。
  3. 前記トリミングするステップは、２ｍｍと８ｍｍとの間の幅（Ｉｄ１１０）にわたり実行されることを特徴とする請求項２に記載の方法。
  4. 前記第１のウエハ（１１０）は、少なくとも６００μｍのシンニングの前の厚さを有することを特徴とする請求項１から３のいずれか一項に記載の方法。
  5. 前記シンニングするステップは、グラインディングするステップを含むことを特徴とする請求項１から４のいずれか一項に記載の方法。
  6. 前記第１のウエハ（１１０）は、シリコンウエハまたはＳＯＩ構造であることを特徴とする請求項１から５のいずれか一項に記載の方法。
  7. 前記シンニングするステップは、前記グラインディングするステップの後に実行する化学エッチングステップをさらに含むことを特徴とする請求項６に記載の方法。
  8. 前記ボンディングするステップの前に、酸化膜層（１１４）が前記第１のウエハ（１１０）の露出した表面上に形成されることを特徴とする請求項６または７に記載の方法。
  9. 前記第１のウエハ（１１０）は、コンポーネントを含むことを特徴とする請求項１から８のいずれか一項に記載の方法。
  10. 前記第２のウエハ（１２０）は、サファイアウエハであることを特徴とする請求項１から９のいずれか一項に記載の方法。
  11. 前記第２のウエハ（１２０）は、シリコンウエハであることを特徴とする請求項１から９のいずれか一項に記載の方法。
  12. 前記ボンディングするステップの前に、酸化膜層が前記第２のウエハ（１２０）の露出した表面上に形成されることを特徴とする請求項１１に記載の方法。
  13. 前記ボンディングするステップの前に、前記第１のウエハ（２００）の一面上にコンポーネント（２０４）の層を製造する少なくとも１つのステップを含み、前記第１のウエハ（２００）の前記面は前記第２のウエハ（３００）上にボンディングされるコンポーネント（２０４）の前記層を含むことを特徴とする請求項９から１２のいずれか一項に記載の方法。
  14. コンポーネント（２０４）の前記第１の層を含む前記面と反対の前記第１のウエハ（２００）の面上にマイクロコンポーネント（２１４）の第２の層を製造するステップをさらに含むことを特徴とする請求項１３に記載の方法。
  15. コンポーネント（２１４）の少なくとも前記第１の層は、イメージセンサを含むことを特徴とする請求項１３または１４に記載の方法。
JP2011029606A 2010-03-02 2011-02-15 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法 Active JP5351191B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1051487 2010-03-02
FR1051487A FR2957190B1 (fr) 2010-03-02 2010-03-02 Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques.

Publications (2)

Publication Number Publication Date
JP2011181919A JP2011181919A (ja) 2011-09-15
JP5351191B2 true JP5351191B2 (ja) 2013-11-27

Family

ID=42697348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011029606A Active JP5351191B2 (ja) 2010-03-02 2011-02-15 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法

Country Status (8)

Country Link
US (1) US8372728B2 (ja)
EP (1) EP2363879A3 (ja)
JP (1) JP5351191B2 (ja)
KR (1) KR101299719B1 (ja)
CN (1) CN102194667A (ja)
FR (1) FR2957190B1 (ja)
SG (1) SG173950A1 (ja)
TW (1) TWI462834B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
JP5926527B2 (ja) * 2011-10-17 2016-05-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US9064770B2 (en) * 2012-07-17 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for minimizing edge peeling in the manufacturing of BSI chips
CN103035581A (zh) * 2012-07-24 2013-04-10 上海华虹Nec电子有限公司 一种硅片的临时键合方法
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
EP2993686B1 (en) 2013-05-01 2021-05-26 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate
CN104658880B (zh) * 2013-11-19 2017-08-25 中芯国际集成电路制造(上海)有限公司 晶圆处理方法
CN104733300B (zh) * 2013-12-23 2018-09-25 中芯国际集成电路制造(上海)有限公司 一种键合晶片的减薄方法
KR20150092675A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 반도체 소자의 제조 방법
CN105097432B (zh) * 2014-05-09 2019-03-12 中芯国际集成电路制造(上海)有限公司 晶圆处理方法
CN105565262B (zh) * 2014-10-17 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105271108B (zh) * 2015-09-10 2017-08-04 武汉新芯集成电路制造有限公司 一种晶圆的键合方法
US10867836B2 (en) * 2016-05-02 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer stack and fabrication method thereof
FR3052098B1 (fr) * 2016-06-03 2019-08-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un dispositif de manipulation, dispositif de manipulation et procede de collage reversible utilisant un tel dispositif
CN106024591A (zh) * 2016-08-05 2016-10-12 武汉新芯集成电路制造有限公司 介质薄膜的形成方法
JP6737224B2 (ja) * 2017-04-17 2020-08-05 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法
WO2019124031A1 (ja) * 2017-12-19 2019-06-27 東京エレクトロン株式会社 基板処理システム、基板処理方法及びコンピュータ記憶媒体
US10504716B2 (en) * 2018-03-15 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor device and manufacturing method of the same
CN111180324B (zh) * 2019-12-27 2023-04-28 中芯集成电路（宁波）有限公司 键合晶圆结构的减薄方法及晶圆级封装结构
CN111952239B (zh) * 2020-08-21 2024-05-24 中国科学院上海微系统与信息技术研究所 具有空腔结构的半导体衬底及其制备方法
CN112289694A (zh) * 2020-10-30 2021-01-29 长江存储科技有限责任公司 晶圆键合方法
CN115579374B (zh) * 2022-12-12 2023-04-07 合肥新晶集成电路有限公司 背照式图像传感器的制备方法及背照式图像传感器
CN115799273B (zh) * 2022-12-21 2024-02-09 中环领先半导体科技股份有限公司 一种绝缘体上硅晶圆及制备方法、半导体装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658135B2 (ja) * 1988-03-08 1997-09-30 ソニー株式会社 半導体基板
JPH02273923A (ja) * 1989-04-17 1990-11-08 Toshiba Corp 半導体基板の製造方法
JP2609198B2 (ja) * 1992-08-07 1997-05-14 信越半導体株式会社 半導体基板の製造方法
JP3352896B2 (ja) * 1997-01-17 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
JPH10209408A (ja) * 1997-01-27 1998-08-07 Mitsubishi Materials Shilicon Corp Ｓｏｉ基板の製造方法
JP3496925B2 (ja) * 1998-02-04 2004-02-16 キヤノン株式会社 半導体基板とその製造方法
JP3496508B2 (ja) * 1998-03-02 2004-02-16 三菱住友シリコン株式会社 張り合わせシリコンウェーハおよびその製造方法
JPH11260774A (ja) * 1998-03-13 1999-09-24 Mitsubishi Materials Silicon Corp 張り合わせ基板の製造方法
US6664169B1 (en) * 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
EP1540723B1 (en) * 2002-07-17 2010-12-15 S.O.I.Tec Silicon on Insulator Technologies A method of increasing the area of a useful layer of material transferred onto a support
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
US7442992B2 (en) * 2004-05-19 2008-10-28 Sumco Corporation Bonded SOI substrate, and method for manufacturing the same
FR2880184B1 (fr) * 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
KR101151458B1 (ko) * 2005-02-28 2012-06-01 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법 및 접합 웨이퍼
JP4918229B2 (ja) * 2005-05-31 2012-04-18 信越半導体株式会社 貼り合わせウエーハの製造方法
US20090095299A1 (en) * 2007-10-11 2009-04-16 Edwin Saldivar Sleep inducing apparatus for a CPAP machine
US8575010B2 (en) * 2008-02-26 2013-11-05 Soitec Method for fabricating a semiconductor substrate
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
FR2955697B1 (fr) * 2010-01-25 2012-09-28 Soitec Silicon Insulator Technologies Procede de recuit d'une structure
US7883991B1 (en) * 2010-02-18 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Temporary carrier bonding and detaching processes
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
US8852391B2 (en) * 2010-06-21 2014-10-07 Brewer Science Inc. Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate
US20120028439A1 (en) * 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Semiconductor And Solar Wafers And Method For Processing Same

Also Published As

Publication number Publication date
JP2011181919A (ja) 2011-09-15
CN102194667A (zh) 2011-09-21
EP2363879A3 (fr) 2012-02-22
EP2363879A2 (fr) 2011-09-07
SG173950A1 (en) 2011-09-29
KR101299719B1 (ko) 2013-08-28
KR20110099626A (ko) 2011-09-08
FR2957190B1 (fr) 2012-04-27
FR2957190A1 (fr) 2011-09-09
US20110230005A1 (en) 2011-09-22
TWI462834B (zh) 2014-12-01
TW201139147A (en) 2011-11-16
US8372728B2 (en) 2013-02-12

Similar Documents

Publication Publication Date Title
JP5351191B2 (ja) 熱−機械的効果を使用したトリミングにより多層構造を製造するための方法
US8298916B2 (en) Process for fabricating a multilayer structure with post-grinding trimming
JP5319764B2 (ja) 漸進トリミング法
KR101185426B1 (ko) 복합 트리밍 방법
TWI435379B (zh) 製作具最小應力之異質構造之方法
JP4839818B2 (ja) 貼り合わせ基板の製造方法
JP4846915B2 (ja) 貼り合わせウェーハの製造方法
US8754505B2 (en) Method of producing a heterostructure with local adaptation of the thermal expansion coefficient
TWI489566B (zh) 以暫時性連結製造半導體結構之製程
JP2011155261A (ja) 構造体をアニールするためのアニール方法
WO2011134896A2 (en) Trimming thinning
US20150340264A1 (en) Method of application of a carrier to a device wafer
JP6729471B2 (ja) 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ
JP4440810B2 (ja) 貼り合わせウエーハの製造方法
JP7173091B2 (ja) 平面研削方法
JP2008071907A (ja) 半導体チップの製造方法、及び半導体チップ
JP2013520829A (ja) 多層構造体の表面に存在する材料の断片を除去する方法
WO2017196431A2 (en) Effective compound substrate for non-destructive epitaxial lift-off

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130822

R150 Certificate of patent or registration of utility model

Ref document number: 5351191

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250