CN102623470B - 制造半导体衬底的方法 - Google Patents
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Abstract
本发明涉及一种制造半导体衬底的方法，该方法包括以下步骤：提供包括基底、绝缘层和第一半导体层的绝缘体上硅型衬底；对该第一半导体层进行掺杂从而得到改性的第一半导体层；以及在改性的第一半导体层上，特别是改性的第一半导体层上面提供具有与改性的第一半导体层不同的掺杂浓度的第二半导体层。根据该方法，可以在不同层中始终实现改进的掺杂浓度分布，使得该衬底特别适合于光电应用。
Description
本申请是申请日为2009年2月26日、申请号为200980101436.7(国际申请号为PCT/EP2009/001382)、发明名称为“制造半导体衬底的方法”的原案申请的分案申请。
技术领域
本发明涉及一种用于制造从绝缘体上硅(SOI)型衬底开始的半导体衬底的方法。
背景技术
在光电子学中，需要特殊的衬底，这些特殊衬底是例如用于应用在摄像机或照相机中的图像传感器的衬底。在这些基于SOI型衬底的衬底中，在基底上提供隐埋氧化物(BOX)，通过该基底可从晶片的背面收集光子。或者，可以将形成在SOI衬底的器件层中的图像传感器转移到最终衬底以露出该传感器的背面。在该隐埋氧化物上直接提供薄的重掺杂p++(或n++)第一半导体层，并在该第一半导体层上提供具有较低掺杂浓度的第二半导体层(p-/n-层)。
在现有技术中，这种类型的特殊衬底是在常规的SmartCutTM工艺中利用重掺杂衬底作为施主衬底而制备的。这种方法通常包括以下步骤：提供施主衬底(例如，硅晶片)；在该施主衬底上提供绝缘层并通过将原子组分(atomicspecies)或如氦离子或氢离子的离子注入该施主衬底中来实现在该施主衬底内部产生预定分离区。在接下来的步骤中，将该施主衬底键合到基底衬底(例如，另一硅晶片)，使得绝缘层夹在操作衬底和施主衬底之间。随后，在对预定分离区进行热处理和/或机械处理后，在预定分离区处将施主衬底的剩余部分与键合后的施主基底衬底分开。结果，得到了绝缘体上半导体(SOI)衬底。
然而，使用重掺杂的衬底可以导致下列问题：可以观察到在生产线中出现了从一个施主晶片(例如，具有高掺杂浓度的晶片)到另一个晶片(例如，如在标准SOI衬底中那样具有较低掺杂浓度的晶片)的交叉污染。这导致了p++型SOI晶片和标准的p-SOI晶片两者中均不令人满意的掺杂分布。另外，在SmartCutTM工艺过程中的后续的退火步骤期间，重掺杂层中的掺杂剂将向外扩散，进一步使衬底劣化。
根据另选方法，使用具有薄的p-(或n-)半导体层的标准SOI衬底作为起始材料，在其上提供具有p++掺杂浓度的另一半导体层。最后，提供具有p-浓度的另一半导体层以得到期望的层结构。然而，根据该方法，在p++层中达到足够高的掺杂浓度是不可能的，此外掺杂浓度不够一致，这意味着该层的掺杂浓度并不完全是单调的，而是在该p++层中先上升后下降。
发明内容
因此，本发明的目的是提供一种半导体衬底的制造工艺，利用该工艺可以实现上述类型的改进的半导体衬底，从而特别是在重掺杂的p++层中表现出改进的掺杂分布。
本发明的方法包括以下步骤：a)提供包括基底、绝缘层和第一半导体层的绝缘体上硅(SOI)型衬底；b)对所述第一半导体层进行掺杂以得到改性的第一半导体层；以及c)在所述改性的第一半导体层上，特别是在所述改性的第一半导体层上面，提供具有与所述改性的第一半导体层不同的掺杂浓度的第二半导体层。
通过该方法，可以这样来实现改进的半导体衬底，即，每当已制备完成所述SOI型衬底时，才确定所述改性的第一半导体层的掺杂浓度。因而，在所述SOI衬底自身的制造过程中，可以提供像在标准过程中那样的相同类型的施主衬底。因此，观察不到来自具有不同掺杂浓度的施主晶片的交叉污染，并且所述SOI的制造过程中的退火步骤并不能使掺杂分布劣化。
优选地，所述改性的第一半导体层中的掺杂浓度高于所述第二半导体层中的掺杂浓度。如上所述，这种类型的衬底尤其在光电应用中发挥了重要作用，并且根据通过本发明的方法实现的改进的掺杂浓度分布，可以得到改进的最终产品。
有利地，可以在所述改性的第一半导体层上，特别是在所述改性的第一半导体层上面，外延生长所述第二半导体层。通过这样做，衬底的质量可以得到进一步提高。
优选地，所述改性的第一半导体层可以是重掺杂的n++或p++半导体层，因而具有在1017原子/cm3到1020原子/cm3范围内的掺杂浓度。因而，根据此方法，可以在不同的层中始终以改进的掺杂浓度分布来实现高质量图像传感器所必需的高掺杂浓度。
优选地，在步骤c)中，所述第二半导体层被提供为n-或p-半导体层。可以实现1×1014到1×1016原子/cm3范围内的掺杂浓度，其中在重掺杂的第一半导体层和所述第二半导体层之间具有清晰的界面。因此，可以实现改进的衬底。
根据优选的变型例，特别是通过扩散掺杂来对所述第二半导体层进行掺杂与生长所述第二半导体层可以同时进行。因此，可以在一道工艺中以期望的掺杂水平实现外延淀积，这与在层生长后通过注入来进行掺杂的现有技术的工艺相比，对掺杂剂分布具有积极影响。
根据有利的实施方式，步骤b)和c)，即所述第一半导体层的掺杂步骤和所述第二半导体层的提供步骤，可以在同一制造装置特别是外延生长炉中进行。通过这样做，可以不再专门提供通常用于掺杂半导体层的扩散室。由于像扩散室这样的一种工具不再是生产线的一部分，因而针对上述两个步骤均使用外延生长炉可以简化生产线。此外，在所述外延生长炉中对晶片进行逐个处理，而在所述扩散室中同时处理大约100个晶片。
根据优选实施方式，所述基底可以使用透明材料。例如，可采用石英型衬底以提供所述基底衬底在可见波长范围内的透明性，这对光电应用来说是必要的。
有利地，所述(改性的)第一半导体层可以具有50nm至800nm范围内的厚度，优选为55nm至200nm，和/或所述第二半导体层可以具有最多为8μm的范围内的厚度，和/或所述绝缘层可以具有50nm至1500nm的厚度，特别是100nm至400nm。根据该有利方法，可以在很宽的厚度范围内提供重掺杂和轻掺杂的半导体层。特别地，可以在存在厚的轻掺杂层的情况下提供薄的重掺杂层同时保持期望的掺杂分布。
有利地，所使用的掺杂剂可以是Sb或As。这些掺杂剂的使用限制了扩散的影响。更优选地，为了同样限制被称为“自掺杂”现象的影响，可以使用Sb。在对所述第一半导体层进行掺杂以得到所述改性的第一半导体层后和在以较低的有意掺杂浓度生长所述第二半导体层期间，对所述第二半导体层的无意掺杂不仅能够来自于所述第一半导体层，而且还来自于所述SOI衬底的背面(即，来自于基底3)，或者来自于从所述淀积室的壁或所述淀积室的其它部分释放出的掺杂剂。自掺杂实际上不仅导致半导体层中的期望掺杂浓度的一定下降，而且还导致重掺杂层与轻掺杂层之间的分布过渡区的一定劣化。因此，电子器件的特性受到负面影响。
优选地，所述第一和/或第二半导体层是通过使用含氯(Cl)前驱气体的CVD工艺得到的。已经观察到，该前驱气体中氯Cl存在得越多，自掺杂的负面影响越小。
根据优选实施方式，可以选择工艺参数，特别是生长压力和/或生长速率和/或淀积温度，以限制自掺杂效应。优选地，所述生长压力可以低于400torr，或者进一步优选地甚至低于100torr。根据优选的变型例，所述生长速率可以低于2微米/分钟，或者甚至进一步优选地低于1微米/分钟。根据另一优选的变型例，所述淀积温度可以高于1000℃或者甚至高于1075℃。
优选地，步骤a)可以包括以下步骤：a1)提供施主衬底；a2)在所述施主衬底上提供绝缘层；a3)在所述施主衬底内产生预定分离区；a4)将所述施主衬底键合到所述操作衬底；以及a5)在所述预定分离区处将所述施主衬底的剩余部分与键合的施主操作衬底分开，从而形成所述SOI衬底。通过这种所谓的SmartcutTM工艺，即使在只有离开生产线的所述SOI衬底的一部分被用于根据本发明来制作衬底的情况下，也可以实现可以用于有利方法中的高质量的SOI晶片。
如上所述，本发明的方法允许产生优良的衬底，进而也将改善最终产品(例如，使用该衬底的图像传感器)的质量。
附图说明
下面将参照附图来描述本发明的有利实施例。
图1a到图1c例示了根据本发明的用于制造半导体衬底的方法的一个实施例的步骤，以及
图2a到图2b例示了根据本发明制造的半导体衬底与根据现有技术工艺所制造的半导体衬底的典型掺杂浓度分布的比较。
具体实施方式
根据该发明方法的步骤a)，提供了如图1a所示的SOI型衬底1。制造这样衬底1的一种方式是所谓的SmartCutTM技术。该方法通常包括以下步骤：提供施主衬底(例如，硅晶片或者像石英那样的透明衬底)；在该施主衬底上和/或在基底衬底上提供绝缘层，并且通过向该施主衬底内注入原子组分或离子(例如，氦离子或氢离子)而实现在该施主衬底内产生预定分离区。在接下来的步骤中，将该施主衬底键合到基底衬底(例如，另一硅晶片)，使得绝缘层夹在操作衬底和施主衬底之间。随后，在对预定分离区执行热处理和/或机械处理后，在预定分离区处将施主衬底的剩余部分与键合后的施主基底衬底分开。结果，得到了绝缘体上半导体(SOI)衬底。根据该方法，绝缘层位于从施主衬底转移来的半导体层与基底衬底之间。该层接着形成了上述的隐埋氧化物层(BOX)。
因此，在本发明的方法步骤a)中提供的SOI型衬底1包括通常为硅的基底3。然而，根据应用，也可采用其它材料，例如像石英那样的透明材料，它们可以应用于光电应用中。
在基底3上，或者在施主上，提供了通常是二氧化硅的绝缘层5。然而，如氮化硅那样的其它材料或者多层的叠层也可以形成该绝缘层5。
在绝缘层5上，提供了通常为硅层的第一半导体层7。然而，对于该层来说，也可以使用如锗那样的其它半导体材料。
绝缘层的厚度大约从50nm至1500nm，优选为在100nm到400nm的范围中。半导体层7通常具有50nm到800nm的厚度，优选为55nm到200nm。
根据步骤b)，如图1b所示，本发明的方法的下一步骤包括对第一半导体层7进行掺杂，从而得到改性的第一半导体层9。例如，可在扩散室室11中执行该步骤，因而导致原位(in-situ)掺杂。通常，在温度为大约900-1200℃、优选为1100-1160℃的氢气流中，使用硼或磷原子来进行掺杂以得到n型或p型类型的掺杂，持续时间达30秒至4分钟。这种处理将使p-半导体层转变成具有1017原子/cm3或者更高的掺杂浓度的p++半导体层，并且在n-半导体层作为第一半导体层的情况下将n-半导体层转变成具有1017原子/cm3或者更高的掺杂浓度的n++半导体层。
根据本发明的下一步骤(步骤c)包括提供具有与改性的第一半导体层9的掺杂浓度不同的掺杂浓度的第二半导体层13。通常在外延生长炉15中执行这个步骤，并通过在改性的第一半导体层9上的外延生长而实现第二半导体层13。对于硅层来说，所使用的前驱气体可以是TCS、DCS或硅烷，而为了对该层进行掺杂，再次使用了硼或磷的n型或p型掺杂剂。生长通常发生在1000到1200℃的温度，可以实现厚度最大为8μm的层。掺杂浓度达到1×1014到1×1016原子/cm3的水平。优选地，通过基于扩散掺杂的原位掺杂在第二半导体层的生长期间执行掺杂。
图2a和图2b例示了根据第一实施方式制造的半导体衬底的掺杂浓度分布(图2a)和根据上述的现有技术方法制造的衬底的掺杂浓度分布(图2b)。
图2a例示了y轴上的掺杂浓度与x轴上的衬底横截面的关系曲线。掺杂浓度的区域I对应于具有大约4×1014原子/cm3的相对稳定的掺杂浓度的第二半导体层13。第二区域II对应于具有上升到8×1018原子/cm3的掺杂浓度的改性的第一半导体层9。该重掺杂层13实际上具有连续单调地上升并朝着随后的隐埋氧化物层(BOX)反而变得平坦的掺杂分布。该层具有200nm的厚度。接着，在区域III中表示了隐埋氧化物绝缘层5。在所示出的根据本发明制造的示例中，基底衬底3是硅晶片。
与此相反，图2b例示了根据现有技术方法实现的掺杂分布，其中使用了具有薄的p-(或n-)半导体层的标准SOI衬底作为起始材料，其上提供了具有p++(n++)掺杂浓度的另一半导体层。与图1中相同，区域I例示了具有7×1014原子/cm3水平的掺杂浓度的轻掺杂半导体层。随后，在区域II中，重掺杂层具有上升到7×1018原子/cm3的掺杂浓度。随后是区域IV中的已经存在于起始的SOI衬底上的薄的轻掺杂半导体层。因而该层位于区域II和隐埋氧化物层区域III之间。由于扩散，区域IV中的轻掺杂薄半导体层的掺杂浓度上升，因此最后，区域II中的重掺杂层的掺杂分布先上升(参见区域I)，接着朝着隐埋氧化物层再次降低。比较这两种分布，对于期望的光电应用来说，图2a所示的分布看起来更加可取。
根据第二发明实施方式，图1b和图1c所示的步骤可以在同一装置中执行，即在外延生长炉15中执行，因此在图1b中，不是在另外的扩散室11中对第一半导体层7进行掺杂，而是在外延生长炉15中执行掺杂。这样做的优点在于，只需要提供一种工具而不是两种。此外，由于在外延反应器中逐个地处理晶片，而在扩散室11中同时处理大约100个晶片，因此整个制造工艺实施起来更加容易。特别是，通过在第二半导体层13生长的同时提供该层所期望的掺杂水平，可以实现从重掺杂区向轻掺杂区的期望的急剧变化。如图1所示的这种急剧变化不能通过使用注入掺杂来实现。
相对于现有技术中的已知方法，根据所述的发明方法可以实现下列优点。关于制造从具有p++或n++第一半导体层的半导体衬底开始的半导体衬底的工艺，本发明的优点在于，可以消除一条生产线中轻掺杂SOI晶片和重掺杂SOI晶片之间的掺杂剂交叉污染的风险，此外，由于在独立的掺杂步骤中掺杂了第一半导体层7，因此可以不依赖于起始的SOI材料而实现定制的掺杂分布。
关于起始材料是其上外延生长了p++/n++第一半导体层进而将在该p++/n++第一半导体层上生长p-/n-第二层的、具有p-半导体层的标准SOI衬底的方法，根据本发明的方法，在p++/n++的改性第一半导体层9中可以实现更高的掺杂浓度，此外，p++/n++层9中的浓度分布可以沿其厚度保持基本上平坦或者至少单调地发展(参见图2a)，而不是像现有技术那样在p++/n++层中先降低、接着上升(参见图2b)。
因而，根据本发明的方法，可以实现可以应用于光电装置特别是图像传感器中的优良的半导体衬底。根据本发明的方法，在不依赖于起始的SOI衬底的掺杂组份方面可以具有较大的处理窗口，并且可以具有不依赖于可用的块材料的定制掺杂水平。
第三发明实施方式通过降低被称为“自掺杂”的现象的影响来进一步改善掺杂浓度分布。
在对第一半导体层7进行掺杂以得到改性的第一半导体层9之后和在具有较低有意掺杂浓度的第二半导体层13的生长期间，对第二半导体层13的无意掺杂可以来自于第一半导体层。自掺杂不仅还可以来自于SOI衬底1的背面，因而来自于基底3，而且也可以来自于从淀积室的壁或该室的其它部分释放出的掺杂剂。自掺杂实际上不仅导致层9和13中期望的掺杂水平的一定下降，而且还导致重掺杂层9和轻掺杂层11之间的分布过渡区的一定劣化，并且对电子器件的特性产生影响。
自掺杂通过两步机制来进行：从材料中扩散出的掺杂剂进入腔室，随后在接下来第二半导体层13的生长期间重新结合这些掺杂剂。
根据发明的第三实施方式，通过优化第一和/或第二半导体层的淀积参数(例如，热处理压力、热处理温度、热处理时间、原位刻蚀、淀积压力、淀积温度或表面气体速度)，可以减少向外扩散。
例如，利用低于400torr或者甚至低于100torr的生长压力、低于2微米/分钟或者甚至进一步优选为低于1微米/分钟的生长速率以及高于1000℃或者甚至高于1075℃的淀积温度，可以减小自掺杂效应。
此外，根据第三实施方式的方法使用优化的淀积前驱和/或掺杂剂。代替使用硼原子或磷原子作为掺杂剂，根据第三实施方式的方法使用砷As或者甚至更优选地使用锑Sb，对此已观察到自掺杂现象减少，这归因于向外扩散的减少。在前驱方面，优选使用含氯Cl的硅前驱分子而不是使用硅烷。分子中的Cl原子越多，自掺杂的影响越低。因此，SiH4比SiH3Cl差，而SiH3Cl比SiH2Cl2差，SiH2Cl2比SiHCl3差，SiHCl3又比SiCl4差。
最后，当在第一和第二半导体层9和13中实现了期望的掺杂水平和掺杂分布时，通过优化随后的热处理，可以避免随后的劣化或者至少将其保持得较低。在这方面，可以通过在时间或温度上限制总的热预算或者使用上述具有较低扩散系数的掺杂剂Sb或As而不是B或P来实现。
Claims (19)
1.一种制造半导体衬底的方法，该方法包括以下步骤：
a)提供包括基底(3)、绝缘层(5)和第一半导体层(7)的绝缘体上硅型(SOI)衬底(1)；
b)对所述第一半导体层(7)进行掺杂以得到改性的第一半导体层(9)；以及
c)在所述改性的第一半导体层(9)上提供具有与所述改性的第一半导体层(9)不同的掺杂浓度的第二半导体层(13)，
其中，所述第二半导体层(13)的扩散掺杂与生长同时发生，
其中，通过在所述第二半导体层(13)生长的同时通过扩散掺杂来提供所述第二半导体层(13)所期望的掺杂水平，实现从所述第一半导体层(9)向所述第二半导体层(13)的掺杂水平的期望的急剧变化，
其中，在掺杂后，所述改性的第一半导体层(9)是重掺杂的n++或p++半导体层，
其中，在步骤c)中，所述第二半导体层(13)被提供为n-或p-半导体层，并且
其中，步骤b)和步骤c)在同一制造装置(11)中执行。
2.根据权利要求1所述的方法，其中，在所述改性的第一半导体层(9)上面提供所述第二半导体层(13)。
3.根据权利要求1所述的方法，其中，步骤b)和步骤c)在外延生长炉中执行。
4.根据权利要求1所述的方法，其中，所述改性的第一半导体层(9)中的掺杂浓度高于所述第二半导体层(13)中的掺杂浓度。
5.根据权利要求1到4中任一项所述的方法，其中，所述第二半导体层(13)在所述改性的第一半导体层(9)上外延生长。
6.根据权利要求5所述的方法，其中，所述第二半导体层(13)在所述改性的第一半导体层(9)上面外延生长。
7.根据权利要求1所述的方法，其中，所述基底(3)使用透明材料。
8.根据权利要求1所述的方法，其中，所述改性的第一半导体层(7，9)的厚度在50nm到800nm的范围中，和/或所述第二半导体层(13)的厚度在最大为8μm的范围中，和/或所述绝缘层(5)的厚度是50nm到1500nm。
9.根据权利要求8所述的方法，其中，所述绝缘层(5)的厚度是100nm到400nm。
10.根据权利要求8所述的方法，其中，所述改性的第一半导体层(7，9)的厚度为55nm到200nm。
11.根据权利要求1所述的方法，其中，所使用的掺杂剂是Sb或As。
12.根据权利要求1所述的方法，其中，所述第一和/或第二半导体层通过使用含氯前驱气体的CVD工艺来获得。
13.根据权利要求1所述的方法，其中，生长压力低于400torr，和/或生长速率低于2微米/分钟，和/或淀积温度高于1000℃。
14.根据权利要求13所述的方法，其中，所述生长压力低于100torr。
15.根据权利要求13所述的方法，其中，所述生长速率低于1微米/分钟。
16.根据权利要求13所述的方法，其中，所述淀积温度高于1075℃。
17.根据权利要求1所述的方法，其中，步骤a)包括以下步骤：
a1)提供施主衬底；
a2)在所述施主衬底或基底衬底上提供绝缘层；
a3)在所述施主衬底内产生预定分离区域；
a4)将所述施主衬底键合到所述基底衬底，以及
a5)在所述预定分离区域处将所述施主衬底的剩余部分与键合的施主-基底衬底分开，从而将所述施主衬底的包括所述绝缘层的层转移到所述基底衬底上以形成所述绝缘体上硅型衬底。
18.包括根据权利要求1到17中任一项制造的半导体衬底的光电传感器。
19.根据权利要求18所述的光电传感器，其中，所述光电传感器是图像传感器。
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