KR20100134551A - 반도체 기판 제조방법 - Google Patents

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Abstract

본 발명은 베이스, 절연층, 및 제1반도체층을 포함하는 SOI 기판을 마련하는 단계, 제1반도체층을 도핑하여 수정 제1반도체층을 얻는 단계, 수정 제1반도체층과 다른 도펀트 농도를 갖는 제2반도체층을 수정 제1반도체층 위쪽에, 특히, 수정 제1반도체층 위에 마련하는 단계를 포함하는 반도체 기판 제조방법에 관한 것이다. 이 방법과 함께, 개선된 도펀트 프로파일이 특히 광전자 용도에 적당한 기판을 만드는 여러 층들을 통해 구현될 수 있다.

Description

반도체 기판 제조방법{Method for fabricating a semiconductor substrate}
본 발명은, 실리콘-온-인슐레이터 형 기판(silicon on insulator(SOI) type substrate)으로부터 시작되는 반도체 기판을 제조하기 위한 방법에 관한 것이다.
광전자 공학에서는, 예를 들면, 비디오 카메라 또는 사진 카메라에서 그 용도를 발견하는 이미지 센서들에 사용되는 특별 기판들이 요구된다. SOI형 기판을 기반으로 하는 이들 기판에는 광자들이 웨이퍼의 배면으로부터 포집될 수 있는 베이스 상에 매립 산화물(buried oxide; BOX)이 마련된다. 선택적으로, SOI 기판의 소자층에 형성된 이미지 센서들은 센서들의 배면을 노출시키도록 최종 기판으로 이동될 수 있다. 고농도로 도핑된(highly doped) 얇은 p++(또는 n++) 제1반도체층은 매립 산화물 바로 위에 마련되고, 저 도펀트 농도(lower dopant concentration)를 갖는 제2반도체층(p-/n- 층)은 제1반도체층 상에 마련된다.
종래기술에서, 이러한 종류의 특별 기판은 재래의 스마트컷(SmartCutTM) 기술에서 고농도로 도핑된 기판을 도너 웨이퍼(donor wafer)로 사용하여 준비된다. 이러한 방법은 일반적으로 도너 기판, 예를 들면, 실리콘 웨이퍼를 마련하는 단계, 도너 기판 상에 절연층을 마련하는 단계, 및 헬륨 또는 수소 이온과 같은 원자 스피시즈(atomic species) 또는 이온을 기판 내에 주입하는 것에 의해 얻어지는 선결된 스플리팅 영역(predetermined splitting area)을 도너 기판 내부에 생성하는 단계를 포함한다. 도너 기판이 베이스 기판, 예를 들면, 추가 실리콘 웨이퍼에 접합되는 다음 단계에서, 절연층은 핸들 기판(handle substrate)과 도너 기판 사이에 끼워진다. 이어서, 도너 기판의 잔여 부분(remainder)은 열처리 및/또는 기계적인 처리가 뒤이어 수행되는 선결된 스플리팅 영역에서 접합된 도너-베이스 기판으로부터 분리된다. 그 결과, 반도체-온-인슐레이터(SOI) 기판이 얻어진다.
하지만, 고농도로 도핑된 기판의 사용은 다음 문제를 야기한다. 즉, 예를 들면, 고 도펀트 농도를 갖는 한 개의 웨이퍼에서 다른 웨이퍼, 예를 들면, 표준 SOI 기판들에서와 같이 저 도펀트 농도를 갖는 웨이퍼로의 교차오염이 생산 라인 내에서 발생하는 것이 관찰될 수 있다. 이것은 p++ 형 SOI 웨이퍼들과 표준 p- SOI 웨이퍼들 모두에서 불충분한 도펀트 프로파일들을 유도한다. 또한, SmartCutTM프로세스 시 후속 어닐링 단계들(subsequent aneaking steps) 동안, 기판을 더 악화시키는 고농도로 도핑된 층으로부터의 도펀트들의 확산이 발생한다.
선택적인 방법에 따르면, 얇은 p- (또는 n-) 반도체 층을 갖는 표준 SOI 기판은 p++ 도펀트 농도를 갖는 추가 반도체층이 마련되는 시작 재료로 사용된다. 마지막으로, p- 농도를 갖는 추가 반도체층이 요구 층 구조를 얻도록 마련된다. 하지만, 이 방법의 경우는 p++ 층에서 충분한 고 도펀트 농도에 도달하는 것이 불가능하며, 또, 층을 통한 도펀트 농도가 단조롭지(monotonic) 않고 p++ 층 내에서 먼저 상승한 다음 하강하는 등 도펀트 농도가 충분히 평평하지 못하다.
본 발명의 목적은, 특히, 고농도로 도핑된 p++ 층에서 개선된 도펀트 프로파일을 나타내는 개선된 상술한 형태의 반도체 기판이 얻어질 수 있는 반도체 기판 제조방법을 제공하는 데 있다.
본 발명의 목적은 청구항 제1항에 따른 방법으로 달성된다. 본 발명의 방법은 a) 베이스, 절연층, 및 제1반도체층을 포함하는 SOI형 기판을 마련하는 단계, b) 제1반도체층을 도핑하여 수정 제1반도체층(modified first semiconductor layer)을 얻는 단계, c) 수정 제1반도체층과 다른 도펀트 농도를 갖는 제2반도체층을 수정 제1반도체층 위쪽, 특히, 수정 제1반도체층 위에 마련하는 단계를 포함한다.
본 발명의 방법에서는 일단 SOI형 기판 자체의 준비가 완료되어야만 수정 제1반도체층의 도펀트 농도가 정해지므로, 개선된 반도체 기판이 얻어질 수 있다. 따라서, SOI 기판의 제조 프로세스 동안, 표준 절차에서와 같이 동일 종류의 도너 기판들이 마련될 수 있다. 그러므로, 다른 도펀트 농도를 갖는 도너 웨이퍼들로부터의 교차오염이 관찰되지 않으므로, 도펀트 프로파일은 SOI 제조 절차 중의 어닐링 단계들에 의해 악화될 수 없다.
수정 제1반도체층 내의 도펀트 농도는 제2반도체층 내의 도펀트 농도 보다 높은 것이 바람직하다. 이미 언급한 것과 마찬가지로, 이런 종류의 기판은 특히, 광전자 용도 적용시 중요한 역할을 하므로, 본 발명의 방법으로 달성될 수 있는 개선된 도펀트 농도에 의하면 개선된 최종 생산품들이 얻어진다.
제2반도체층은 수정 제1반도체층 위쪽, 특히, 수정 제1반도체층 위에 에피텍셜 성장(epitaxially grown)될 수 있는 것이 유리하다. 그렇게 하는 것에 의해 기판의 품질은 더 개선된다.
수정 제1반도체층은 1017 atoms/cm3 에서 1020 atoms/cm3까지 범위의 도펀트 농도를 갖는 고 농도로 도핑된 n++ 또는 p++ 반도체층인 것이 바람직할 수 있다. 따라서, 본 발명에서는 고품질 이미지 센서들에 필요한 고 도펀트 농도가 다른 층들을 통한 개선된 도펀트 농도 프로파일과 함께 얻어질 수 있다.
단계(c))에서, 제2반도체층은 n- 또는 p- 반도체층으로 마련되는 것이 바람직하다. 1 x 1014 atoms/cm3 에서 1 x 1016 atoms/cm3 범위의 도펀트 농도들이 고농도로 도핑된 제1반도체층과 제2반도체층 사이의 명확한 인터페이스와 함께 얻어질 수 있다. 따라서, 역시 개선된 기판이 얻어질 수 있다.
바람직한 변형예에 따르면, 특히 확산 도핑(diffusion doping)에 의한 도핑과 제2반도체층의 성장은 동시에 발생할 수 있다. 따라서, 에피텍셜 증착은, 한 개 층의 성장 후 주입(implantation)에 의해 도핑이 발생하는 종래기술의 프로세스와 비교하여, 도펀트 프로파일에 긍정적인 영향을 주는 하나의 프로세스 런(one process run)에서 요구 도펀트 레벨로 달성될 수 있다.
유리한 실시예에 따르면, 단계들(b), c)), 즉, 제1반도체층의 도핑 단계와 제2반도체층 마련 단계는 동일 제조장치, 특히, 에피 리액터(epi-reactor)에서 수행될 수 있다. 그렇게 하는 것에 의해, 반도체층들을 도핑하는데 보통 사용되는 확산 챔버를 특별히 준비할 필요가 없게 된다. 두 가지 단계들을 위해 에피 리액터를 사용하는 것은 확산 챔버와 같은 하나의 설비가 더 이상 생산 라인의 부분을 구성하지 않음으로 인해 생산 라인을 간편하게 한다. 또한, 에피 리액터에서는 웨이퍼들이 하나씩 처리되는 반면, 확산 챔버들에서는 약 100개의 웨이퍼들이 한 번에 처리된다.
바람직한 실시예에 따르면, 베이스는 투명 재료로 구성될 수 있다. 예를 들면, 광전자 용도(optoelectronic applications)를 위해 필요한 가시 파장 범위에 관한 베이스 기판의 투명성을 제공하기 위해, 석영형 기판들이 사용될 수 있다.
상기 (수정) 제1반도체층은 50nm에서 800 nm 범위, 바람직하게는 55 nm에서 200nm 범위의 두께를 가지고, 및/또는, 제2반도체층은 8㎛ 까지 범위의 두께를 가지고, 및/또는 절연층은 50nm 에서 1500nm 범위, 특히, 100nm에서 400nm 범위의 두께를 가지는 것이 유리할 수 있다. 이러한 유리한 방법으로 넓은 범위의 두께 내에 고농도 및 저농도로 도핑된 반도체층들을 마련하는 것이 가능하다. 특히, 요구 도펀트 프로파일을 유지하는 동안, 고농도로 도핑된 얇은 층을 저농도로 도핑된 더 두꺼운 층에 직면하게 마련하는 것이 가능하다.
도펀트들은 Sb 또는 As인 것이 유리할 수 있다. 이러한 도펀트들의 사용은 확산의 영향을 제한한다. "오토도핑(autodoping)"이라 불리는 현상의 영향도 제한하기 위해서는 Sb가 사용되는 것이 더 바람직할 수 있다. 수정 제1반도체층을 얻도록 제1반도체층을 도핑한 후 및 저 계획 도핑농도를 갖는 제2반도체층의 성장시, 제2반도체층의 비계획 도핑은 제1반도체층으로부터 발생할 수 있지만, SOI 기판의 배면, 즉, 베이스(3)로부터 발생하거나, 또는 증착 챔버의 벽들 또는 챔버의 다른 부품들로부터의 도펀트 방출로도 발생할 수 있다. 오토도핑은 실제로 반도체 층들 내의 요구 도핑 레벨을 어느 정도 저하시키지만, 고농도로 도핑된 층과 저농도로 도핑된 층 사이의 프로파일의 천이영역(transition region)을 저하시키기도 한다. 그 결과, 전자기기 특성들은 부정적인 영향을 받게 된다.
제1 및/또는 제2반도체층은 염소(Cl) 함유 전구체 가스를 사용하는 CVD 프로세스에 의해 얻어지는 것이 바람직하다. 전구체 가스에 더 많은 염소(Cl)가 존재할 수록 오토도핑의 부정적 영향은 더 감소하는 것으로 관찰되었다.
바람직한 실시예에 따르면, 프로세스 변수들, 특히, 성장 압력, 및/또는 성장 속도, 및/또는 증착 온도는 오토도핑 영향을 제한하도록 선택될 수 있다. 성장 압력은 400torr 보다 낮거나 또는 더 바람직하게는 100torr 보다 낮은 것이 바람직하다. 바람직한 변형예에 따르면, 성장 속도는 2 micron/min 보다 낮거나 또는 더 바람직하게는 1 micron/min 보다 더 낮을 수 있다. 또 다른 바람직한 변형예에 따르면, 증착 온도는 1000 ℃ 이상 또는 심지어 1075 ℃ 이상일 수 있다.
단계(a))는 a1) 도너 기판(donor substrate)을 마련하는 단계, a2) 도너 기판상에 절연층을 마련하는 단계, a3) 도너 기판 내부에 선결된 스플리팅 영역을 형성하는 단계, a4) 핸들 기판(handle substrate)에 도너 기판을 접합하는 단계, 및 a5) SOI 기판을 형성하도록 선결된 스플리팅 영역에서 접합된 도너-핸들 기판으로부터 도너 기판의 잔여 부분을 분리하는 단계를 포함하는 것이 바람직할 수 있다. 소위 SmartcutTM라 불리는 기술과 함께, 고품질 SOI 웨이퍼들이 획득될 수 있고, 이웨이퍼들은 생산 라인을 통과하는 SOI 기판의 일부만이 본 발명에 따른 기판을 생성하도록 사용될 경우라도 상기 유리한 방법에 사용될 수 있다.
또한, 본 발명은 청구항 제1-13항 중의 하나에 따라 제조된 반도체 기판을 포함하는 광전자 센서, 특히, 이미지 센서에 관한 것이다. 이미 언급한 바와 같이, 본 발명의 방법은 최종 생산품, 예를 들면, 기판을 사용하는 이미지 센서의 품질을 개선하는 우수한 기판을 형성할 수 있게 한다.
본 발명의 유리한 실시예들은 다음 설명에서 도면에 관하여 서술될 것이다.
도 1a 내지 도 1c는 본 발명의 반도체 기판을 제조하기 위한 방법에 따른 일 실시예의 단계들을 예시한다.
도 2a 내지 도 2c는 본 발명에 따라 제조된 반도체 기판의 일반적인 도펀트 농도 프로파일을 종래기술 프로세스에 따라 제조된 반도체 기판의 도펀트 농도 프로파일과 비교하여 예시한다.
본 발명의 방법의 단계(a))에 따르면, SOI형 기판(1)은 도 1a에 예시된 바와 같이 마련된다. 그러한 기판(1)을 제조하는 하나의 방법은 소위 SmartCutTM기술이라 불린다. 이 방법은 일반적으로 도너 기판, 예를들면, 실리콘 웨이퍼 또는 석영과 같은 투명 기판을 마련하는 단계, 도너 기판 및/또는 베이스 기판상에 절연층을 마련하는 단계, 및 도너 기판 내부에 헬륨 또는 수소 이온과 같은 원자 스피시즈 또는 이온을 주입하는 것에 의해 얻어지는 선결된 스플리팅 영역을 도너 기판 내에 형성하는 단계를 포함한다. 도너 기판이 베이스 기판, 예를들면, 추가 실리콘 웨이퍼에 접합되는 다음 단계에서, 절연층은 핸들 기판(handle substrate)과 도너 기판 사이에 끼워진다. 이어서, 도너 기판의 잔여 부분(remainder)은 열처리 및/또는 기계적인 처리가 뒤이어 수행되는 선결된 스플리팅 영역에서 접합된 도너-베이스 기판으로부터 분리된다. 그 결과, 반도체-온-인슐레이터(SOI) 기판이 얻어진다. 이러한 방법에 의하면, 도너 기판으로부터 이동된 반도체층과 베이스 기판 사이에는 절연층이 존재한다. 이때, 절연층은 상술한 매립 산화물층(burried oxide layer; BOX)를 형성한다.
따라서, 본 발명의 방법의 단계(a))에서 마련되는 SOI 기판(1)은 베이스(3), 일반적으로, 실리콘을 포함한다. 하지만, 용도에 따라, 예를들면, 석영과 같은 투명 재료와 같이, 광전자 분야에서 용도를 발견하는 다른 재료도 적당할 수 있다.
베이스(3) 또는 도너 상에는 일반적으로 이산화 실리콘(silicon dioxide)인 절연층(5)이 마련된다. 하지만, 질화 실리콘과 같은 다른 절연재료 또는 층들의 스택(stack)이 절연층(5)을 형성할 수 있다.
절연층(5) 위쪽에는 일반적으로 실리콘층인 제1반도체층(7)이 마련된다. 하지만, 이층 역시 게르마늄과 같은 다른 반도체 재료가 사용될 수 있다.
절연층의 두께는 약 50nm에서 1500nm까지, 바람직하게는, 100nm 에서 400nm 까지이다. 제1반도체층(7)은 일반적으로, 50nm에서 800nm까지, 바람직하게는, 55nm 에서 200nm 까지의 두께를 갖는다.
도 1b에 도시한 청구항 제1항의 단계(b))에 따르면, 본 발명의 다음 단계는 제1반도체층(7)을 도핑하여 수정 제1반도체층(9)을 얻는 단계로 구성된다. 이것은, 예를들면, 확산 챔버(11) 내에서 수행되어 인시튜 도핑(in-situ doping)으로 될 수 있다. 일반적으로, 도핑은 30초- 4분의 시간 동안, 약 900 - 1200 ℃, 바람직하게는, 1100 - 1160 ℃의 온도와 함께 수소 유동에서 n- 형 또는 p- 형 종류의 도핑 을 얻도록 붕소 또는 인 원자로 수행될 수 있다. 이러한 처리는 p- 반도체 층을 1017 atoms/cm3 이상의 도펀트 농도를 갖는 p++ 반도체층으로 변화시키고, 제1반도체층이 n- 반도체층인 경우는 1017 atoms/cm3 이상의 도펀트 농도를 갖는 n++ 반도체층으로 변화될 것이다.
본 발명에 따른 다음 단계(청구항 제1항의 단계(c))는 수정 제1반도체층(9)의 도펀트 농도와 다른 도펀트 농도를 갖는 제2반도체층(13)을 마련하는 단계로 구성된다. 이 단계는 일반적으로 에피 리액터(epi-reactor)(15)에서 수행되므로, 제2반도체층(13)이 수정 제1반도체층(9) 상에서 에피텍셜 성장에 의해 얻어지게 할 것이다. 실리콘층의 경우는 사용된 전구체 가스가 TCS, DCS 또는 시레인(silane)일 수 있고, 상기 층을 도핑하기 위해 n- 형 또는 p- 형 도펀트인 붕소 또는 인이 사용될 수 있다. 성장은 대표적으로 1000 - 1200 ℃의 온도에서 발생하며, 이에 의해 8 μm까지의 두께를 갖는 층이 얻어질 수 있다. 도펀트 농도는 1 x 1014 에서 1 x 1016 atoms/cm3의 등급이다. 도핑은 제2반도체층의 성장 동안 확산 도핑을 기반으로 하는 인시튜 도핑에 의해 수행되는 것이 바람직하다.
도 2a 및 도 2b는 제1실시예에 따라 제조된 반도체 기판(도 2a)과 상술한 종래기술 방법에 따라 제조된 기판(도 2b)의 도펀트 농도 프로파일들을 예시한다.
도 2a는 y축에는 도펀트 농도, x축에는 기판의 단면을 예시한다. 도펀트 농도의 영역(I)은 아주 일정한 4 x 1014 atoms/cm3 의 도펀트 농도를 갖는 제2반도체층(13)에 해당한다. 도펀트 농도의 영역(II)은 8 x 1018 atoms/cm3 까지 올라가는 도펀트 농도를 갖는 수정 제1반도체층(9)에 해당한다. 고농도로 도핑된 층(9)은 실제로 연속적으로 단조롭게 증가하여 후속 매립 산화물층(buried oxide layer(BOX))을 향해 다소 평평한 도펀트 프로파일(dopant profile)을 가진다. 이 층은 200 nm의 두께를 갖는다. 이때, 매립 산화물 절연층(5)은 영역(III)으로 표시된다. 본 발명에 따라 제조된 도시된 예에서, 베이스 기판(3)은 실리콘 웨이퍼이다.
이와 다르게, 도 2b는 p++ (또는 n++) 도펀트 농도를 갖는 추가 반도체층이 위쪽에 마련되는 시작 재료로서 얇은 p- (또는 n-) 반도체층을 갖는 표준 SOI 기판이 사용되는 종래기술 방법으로 얻어진 도펀트 프로파일을 예시한다. 도 2a와 마찬가지로, 영역(I)은 7 x 1014 atoms/cm3 의 도펀트 농도를 갖는 저농도로 도핑된 반도체층을 예시한다. 이어서, 영역(II)에서, 고농도로 도핑된 층은 7 x 1018 atoms/cm3 까지 올라가는 도펀트 농도를 갖는다. 그 다음, 영역(IV)에는 시작 SOI 기판상에 기 존재하는 저농도로 도핑된 얇은 반도체층이 있다. 그러므로, 이 저농도로 도핑된 반도체층은 영역(II)와 매립 산화물층 영역(III) 사이에 위치된다. 확산 때문에, 영역(IV) 내의 저농도로 도핑된 얇은 반도체층은 결국 영역(II)의 고농도로 도핑된 층의 도펀트 프로파일이 먼저 성장하도록 상승한 다음(영역(I)으로부터 확인됨) 다시 매립 산화물층에 대해 감소하는 도펀트 프로파일을 보였다. 두 개의 프로파일을 비교하면, 요구된 광전자 용도를 위해서는 도 2a에 예시된 프로파일이 더 바람직한 것으로 판단된다.
본 발명의 제2실시예에 따르면, 도 1b 및 도 1c에 예시된 단계들은, 도 1b에서 제1반도체층(7)을 추가 확산 챔버(11)에서 도핑하는 대신 도핑이 에피 리액터(15)에서 수행되도록, 동일 장치, 즉, 에피-리액터(15)에서 수행된다. 이것은 두 개의 설비 대신 한 개의 설비만 필요한 잇점을 갖는다. 또한, 에피 리액터에서는 하나의 웨이퍼가 처리된 후 다른 웨이퍼가 처리되는 반면, 확산 챔버(11)에서는 대략 100개의 웨이퍼가 동시에 처리되기 때문에, 전체 제조 프로세스도 더 쉽게 수행된다. 특히, 요구 도펀트 레벨의 제2반도체층(13)을 그 층이 성장될 때와 동시에 마련하는 것에 의해, 고 도핑 영역에서 저 도핑 영역으로 넘어가는 요구 급변경이 달성된다. 이러한 급변경은 도 1에 예시된 바와 같이 주입(implantation)을 사용하는 도핑으로는 얻어질 수 없다.
상술한 본 발명의 방법에 의하면, 다음의 잇점들이 종래기술의 공지된 방법에 관해 얻어질 수 있다. p++ 또는 n++ 제1반도체층을 구비한 SOI 기판으로부터 시작하는 반도체 기판을 제조하기 위한 프로세스에 관하여, 본 발명은, 하나의 제조라인 내의 저농도로 도핑된 웨이퍼와 고농도로 도핑된 웨이퍼 사이의 도펀트 교차오염 위험이 배제될 수 있고, 또, 제1반도체층(7)을 독자 도핑단계로 도핑함으로 인해, 시작 SOI 기판으로부터 독립된 맞춤 도펀트 프로파일이 얻어질 수 있는 잇점을 가져온다.
시작 재료가, p++/n++ 제1반도체층이 에피텍셜 성장된 다음 p-/n- 제2층이 성장될 p- 반도체층을 구비하는 표준 SOI 기판인 방법에 관하여, 본 발명의 방법의 경우는 더 높은 도핑 농도가 p++/n++ 수정 제1반도체층(9) 내에 얻어질 수 있고, 또, p++/n++ 수정 제1반도체층(9) 내의 농도 프로파일이 실질적으로 편평하게 유지되거나 적어도 그 두께에 걸쳐 단조롭게 점진적으로 변화되는 반면(도 2a 참조), 종래기술의 경우는 농도 프로파일이 p++/n++ 층 내에서 감소한 후 증가(또는, 증가한 후 감소)한다는 것이다(도 2b 참조).
그러므로, 본 발명의 방법의 경우, 광전자 공학, 특히, 이미지 센서에서 그 용도를 발견하는 우수한 반도체 기판이 얻어질 수 있다. 또한, 본 발명의 방법의 경우는 시작 SOI 기판에 좌우되지 않는 외에 도핑 스피시즈의 관점에서 큰 프로세스 윈도우(process window)를 가지고 입수가능한 벌크 재료에 좌우되지 않는 맞춤 도핑 레벨을 가지는 것이 가능하다.
본 발명의 제3실시예는 "오토도핑(autodoping)"이라 불리는 현상의 영향을 감소시키는 것에 의해 도펀트 농도 프로파일을 더 개선한다.
수정 제1반도체층(9)을 얻도록 제1반도체층(7)을 도핑한 후 및 저 계획 도핑 농도를 갖는 제2반도체층(13)을 성장시키는 동안, 제2반도체층(13)의 비계획 도핑이 제1반도체층으로부터 발생할 수 있다. 오토도핑은 SOI 기판(1)의 배면, 즉, 베이스(3)로부터 발생할 수 있지만, 증착 챔버의 벽들 또는 챔버의 다른 부품들로부터의 도펀트 방출로도 발생할 수 있다. 오토도핑은 실제로 층들(9, 13) 내의 요구 도핑 레벨을 어느 정도 저하시키기도 하지만, 전자기기 특성들에 영향을 주는 고농도로 도핑된 층(9)과 저농도로 도핑된 층(11) 사이의 프로파일의 천이영역을 저하시키기도 한다.
오토도핑은 두 단계의 메카니즘, 즉, 재료로부터 챔버 내부로의 도펀트들의 외확산(out-diffusion)과 제2반도체층(13)의 후속 성장 동안 도펀트들의 재편입(re-incoporation)을 통해 진행한다.
본 발명의 제3실시예에 따르면, 외확산은 제1 및/또는 제2반도체층의 증착 변수들, 예를 들면, 베이크 압력, 베이크 온도, 베이크 시간, 인시튜 식각, 증착 압력, 증착 온도, 또는 표면 가스속도를 최적화시키는 것에 의해 감소될 수 있다.
예를 들면, 400torr 보다 낮거나 또는 심지어 100torr 보다 낮은 성장 압력, 2 micron/min 보다 낮거나 또는 더 바람직하게는 1 micron/min 보다 낮은 성장 속도, 및 1000 ℃ 보다 높거나 또는 심지어 1075 ℃ 보다 높은 증착 온도와 함께, 오토도핑 영향은 감소될 수 있다.
대신 또는 추가로, 제3실시예에 따른 방법은 최적화된 증착 전구체들 또는 도펀트들을 사용한다. 제3실시예에 따른 방법은 도펀트로서 붕소 또는 인 함유 원자들을 사용하는 대신, 감소된 외확산의 원인이 되는 감소된 오토도핑이 관찰되는 비소(As) 또는 더 바람직하게는 안티몬(Sb)을 사용한다. 전구체 측면에서는 시레인을 사용하는 대신 염소(Cl)를 함유하는 실리콘 전구체 분자들을 사용하는 것이 바람직하다. 분자들 내에 Cl 원자들이 더 많을 수록 오토도핑의 영향은 더 낮아진다. 그러므로, SiH4은 SiH3Cl 보다 더 나쁘고, SiH3Cl는 SiH2Cl2 보다 더 나쁘고, SiH2Cl2는 SiHCl3 보다 더 나쁘고, SiHCl3는 SiCl4 보다 다 나쁘다.
마지막으로, 제1 및 제2 반도체층(9, 13) 내의 요구 도핑 레벨 및 도핑 프로파일이 얻어질 때, 후속 열처리를 최적화시키는 것에 의해 후속 열하(subsequent degradation)가 방지되거나 적어도 낮게 유지될 수 있다. 한편, 이것은 전체 열 처리량(thermal budget)을 시간 또는 온도로 제한하거나 B 또는 P 보다는 낮은 확산계수를 갖는 상술한 Sb 또는 As를 사용하는 것에 의해 달성될 수 있다.
1: SOI 기판 3: 베이스
5: 절연층 7: 제1반도체층
9: 수정 제1반도체층 11: 확산 챔버
13: 제2반도체층

Claims (14)

  1. a) 베이스(3), 절연층(5), 및 제1반도체층(7)을 포함하는 SOI 기판을 마련하는 단계;
    b) 상기 제1반도체층(7)을 도핑하여 수정 제1반도체층(9)을 얻는 단계;
    c) 상기 수정 제1반도체층(9)과 다른 도펀트 농도를 갖는 제2반도체층(13)을상기 수정 제1반도체층(9) 위쪽, 특히, 상기 수정 제1반도체층(9) 위에 마련하는 단계를 포함하는 반도체 기판 제조방법.
  2. 제1항에 있어서, 상기 수정 제1반도체층(9) 내의 도펀트 농도는 상기 제2반도체층(13) 내의 도펀트 농도 보다 높은 반도체 기판 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2반도체층(13)은 상기 수정 제1반도체층(9) 위쪽, 특히, 상기 수정 제1반도체층(9) 위에 에피텍셜 성장되는 반도체 기판 제조방법.
  4. 제1항 내지 제3항 중의 한 항에 있어서, 도핑 후 상기 수정 제1반도체층(9)은 고농도로 도핑된 n++ 또는 p++ 반도체층인 반도체 기판 제조방법.
  5. 제1항 내지 제4항 중의 한 항에 있어서, 상기 단계(c))에서, 상기 제2반도체층(13)은 n- 또는 p- 반도체층으로 마련된 반도체 기판 제조방법.
  6. 제5항에 있어서, 특히, 확산 도핑에 의한 도핑과 상기 제2반도체층의 성장은 동시에 발생하는 반도체 기판 제조방법.
  7. 제1항 내지 제6항 중의 한 항에 있어서, 상기 단계들(b), c))은 동일 제조장치(11), 특히, 에피 리엑터(epi-reactor)에서 수행되는 반도체 기판 제조방법.
  8. 제1항 내지 제7항 중의 한 항에 있어서, 상기 베이스(3)는 투명재료로 만들어진 반도체 기판 제조방법.
  9. 제1항 내지 제8항 중의 한 항에 있어서, 상기 수정 제1반도체층(7,9)은 50nm 에서 800nm 범위, 바람직하게는, 55nm에서 200nm 범위의 두께를 가지고, 및/또는, 상기 제2반도체층(13)은 8㎛ 까지 범위의 두께를 가지고, 및/또는 절연층(5)은 50nm 에서 1500nm 범위, 특히, 100nm에서 400nm 범위의 두께를 가지는 반도체 기판 제조방법.
  10. 제1항 내지 제9항 중의 한 항에 있어서, 사용된 상기 도펀트는 Sb 또는 As인 반도체 기판 제조방법.
  11. 제1항 내지 제10항 중의 한 항에 있어서, 상기 제1 및/또는 제2반도체층은 염소 함유 전구체 가스를 사용하는 CVD 프로세스에 의해 얻어지는 반도체 기판 제조방법.
  12. 제1항 내지 제11항 중의 한 항에 있어서, 성장 압력은 400torr, 특히. 100torr 보다 낮고, 및/또는, 성장 속도는 2 micron/min, 특히, 1 micron/min 보다 낮고, 및/또는 증착 온도는 1000 ℃, 특히, 1075 ℃ 보다 높은 반도체 기판 제조방법.
  13. 제1항 내지 제12항 중의 한 항에 있어서, 상기 단계(a))는,
    a1) 도너 기판을 마련하는 단계,
    a2) 상기 도너 기판 또는 베이스 기판 상에 절연층을 마련하는 단계,
    a3) 상기 도너 기판 내부에 선결된 스플리팅 영역을 형성하는 단계,
    a4) 상기 베이스 기판에 상기 도너 기판을 접합하는 단계, 및
    a5) 상기 절연층을 포함하는 상기 도너 기판의 층을 상기 베이스 기판상으로 이동시켜 상기 SOI 기판을 형성하도록 상기 선결된 스플리팅 영역에서 상기 접합된 도너-베이스 기판으로부터 상기 도너 기판의 잔여 부분을 분리하는 단계를 포함하는 반도체 기판 제조방법.
  14. 제1항 내지 제13항 중의 한 항에 따라 제조된 반도체 기판을 포함하는 광전자 센서, 특히, 이미지 센서.
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