KR20190122872A - 특히 전면 타입 이미저를 위한 절연체 상 반도체 타입 구조, 및 그러한 구조를 제조하는 방법 - Google Patents

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Abstract

본 발명은, 특히 전면 타입 이미저를 위한 절연체 상 반도체 타입 구조에 관한 것이며, 그 구조는, 절연체 상 반도체 타입 구조의 배면으로부터 전면까지, 반도체 지지 기판(1), 전기 절연 층(2), 및 활성 층으로 호칭되는 단결정질 반도체 층(3)을 연속적으로 포함하며, 활성 층(3)은 지지 기판(1)에 대하여 기계적 응력의 상태를 갖는 반도체 재료로 제조되고, 지지 기판(1)은 지지 기판(1)의 배면 상에 실리콘 산화물 층(4)을 포함하고, 산화물 층(4)의 두께는, 에피택시에 의해 지지 기판 상에 활성 층(3)의 적어도 일부를 형성한 후의 구조의 냉각 동안, 활성 층과 지지 기판 사이의 기계적 응력에 의해 유발되는 휨을 보상하도록 선택되는 것을 특징으로 한다.

Description

특히 전면 타입 이미저를 위한 절연체 상 반도체 타입 구조, 및 그러한 구조를 제조하는 방법
본 발명은, 특히 "전면(front side)" 타입 이미저(imager)를 위한 절연체 상 반도체(semiconductor on insulator) 타입 구조, 그러한 구조를 포함하는 이미저, 및 그러한 구조를 제조하는 방법에 관한 것이다.
지지 기판, 전기 절연 층, 및 얇은 반도체 층을 연속적으로 포함하는 절연체 상 반도체 타입 구조(SeOI)는 마이크로전자, 광학, 및 광전자 분야에서 폭넓게 적용될 수 있다.
이들 적용 분야들 중 하나는 이미저들과 관련된다.
문헌 제US 2016/0118431호는 "전면" 타입 이미저를 설명한다.
도 1에 예시된 바와 같이, 이미저는 SOI(Silicon-On-Insulator) 타입 구조를 포함하며, 그 SOI 구조는, SOI 구조의 배면으로부터 SOI 구조의 전면까지, 특정 도핑을 갖는 실리콘 지지 기판(1'), 실리콘 산화물 층(2'), 및 지지 기판(1')의 도핑과 상이할 수 있는 도핑을 갖는 활성 층으로 지정된 단결정질 실리콘 층(3')을 포함하고, 그 단결정질 실리콘 층(3')에는 픽셀을 각각 정의하는 포토다이오드들의 매트릭스 어레이가 배열된다.
그러나, 그러한 이미저는 근적외선에서, 즉 700 nm 내지 3 μm 사이에 있는 파장들에 대해 낮은 감도를 갖는다.
실제로, 활성 실리콘 층(3')은 그 활성 실리콘 층(3')이 노출되는 방사선의 파장에 따라 현저하게 감소되는 흡수 계수를 갖는데, 즉, 300 nm의 파장에 대한 약 106 cm-1에서 700 nm로부터의 수 103 cm-1로 감소되는 흡수 계수를 갖는다.
그러나, 현재, 단결정질 실리콘은 이미저 용도의 기판의 활성 층을 형성하기 위한 선호되는 재료인데, 이는 단결정질 실리콘이 이미저의 제조를 가능하게 하는 마이크로전자 방법들과 양립가능하고, 활성 층의 기능에 적합한 결정질 품질(특히, 전위(dislocation)가 없음)을 제공하는 이점을 갖기 때문이다.
근적외선에서의 이미저의 감도를 개선하기 위해, 단결정질 실리콘-게르마늄(SiGe)이 활성 층에 대해 고려될 수 있는 다른 재료인데, 이는 그 단결정질 실리콘-게르마늄(SiGe)이 유리하게, 단결정질 실리콘-게르마늄(SiGe)의 게르마늄 함유량이 증가됨에 따라 증가되는 근적외선에서의 흡수 계수를 갖기 때문이다.
벌크 단결정질 실리콘-게르마늄 기판이 존재하지 않는 한, 목표하는 적용분야를 위한 충분한 두께(대략 1 마이크로미터)의 단결정질 SiGe 층의 형성은 절연체 상 실리콘 타입 구조 상의 SiGe의 에피택시(헤테로에피택시), 또는 절연체 상 SiGe 구조(이하 SiGeOI라고 언급됨) 상의 SiGe의 에피택시(호모에피택시)를 수반할 것이다. 그러한 에피택시는 전형적으로, 대략 900 ℃의 온도로 구현될 것이다. 두 경우들 모두, 구조의 지지 기판은 실리콘으로 제조될 것이다.
그러나, 추후에 설명되는 임계 두께가 초과되지 않을 때 압축되는 실리콘-게르마늄에서의 응력으로 인해, 에피택셜 구조는 변형되어 휨(bow)을 초래하며, 그러한 휨은 구조의 중심과 구조의 에지를 포함하는 평면 사이의 거리인 것으로 정의되고, 이는 250 μm를 크게 초과하는 값들에 도달할 수 있다. 그러나, 그러한 휨을 갖는 구조를 평탄한 기판들에 대해 설계된 종래의 산업 도구들을 이용하여 다루는 것은 어려울 것이다.
문헌 제EP 2 251897호는 실리콘 기판의 전면 상의 실리콘-게르마늄 층의 에피택시에 의해 야기되는 변형의 보상에 관심을 갖는다. 이를 위해, 본 문헌는, 기판의 전면 상의 SiGe 층의 증착에 의해 초래되는 변형을 보상하도록 하는 방식으로, SiGe 층이 실리콘 기판의 배면 상에 증착되는 방법을 제안한다. 더 구체적으로, 이 방법은 다음의 연속적인 단계들을 포함한다:
(a) 전면 및 배면 상의 SiGe 층들의 추후의 증착에 의해 두껍게 되는 것을 고려하여 적합한 두께가 획득될 때까지, 실리콘 기판의 양 면들을 동시에 폴리싱하는 단계(DSP, "양면 폴리싱"에 대한 약어),
(b) 전면 상의 SiGe 층의 추후의 증착에 의해 보상될 변형을 발생시키기 위해, 실리콘 기판의 배면 상에 SiGe 층을 에피택시에 의해 형성하는 단계,
(c) 실리콘 기판의 전면을 폴리싱 및 세정하는 단계,
(d) 실리콘 기판의 전면 상에 SiGe 층을 에피택시에 의해 형성하는 단계.
그러나, 이 방법은 수백 마이크로미터의 두께를 갖는 벌크 실리콘 기판에는 적용되지만, 실리콘 또는 SiGe 층의 두께가 대략 1 마이크로미터인 SOI 또는 SiGeOI 타입 구조에는 적용 가능하지 않은데, 이는 양면 폴리싱 단계가 얇은 층을 훼손시킬 것이기 때문이다.
게다가, 단계(b)의 종료 시에, 구조는 많이 변형되고, 이는 실리콘 기판의 전면 상의 SiGe 층의 에피택시에 의한 형성 및 폴리싱을 위해 핸들링하는 것을 어렵게 만든다.
따라서, 구조의 제조 전반에 걸쳐 구조의 평탄성을 보존하는, SOI 또는 SiGeOI 타입 구조 상의 단결정질 SiGe의 에피택시를 가능하게 할 필요성이 존재한다.
본 발명의 목적은 전술된 문제를 극복하고, 그리고 에피택셜 SiGe 층, 또는 더 일반적으로는 기계적 응력의 상태를 갖는 단결정질 반도체 층을 포함하고, 상기 응력에 의해 유발되는 변형을 보상하는 것을 가능하게 하는 절연체 상 반도체 타입 기판을 제안하는 것이다. 특히, 이러한 구조는, 활성 층의 결정질 품질 및 이미저를 제조하는 방법과의 양립성 제약들을 고려하면서, 근적외선의 광의 흡수를 증가시키기 위해 전면 타입 이미저에 대해 사용될 수 있어야만 한다.
이를 위해, 본 발명은, 특히 전면 타입 이미저를 위한 절연체 상 반도체 구조를 제안하며, 그 절연체 상 반도체 타입 구조는, 절연체 상 반도체 타입 구조의 배면에서 전면으로, 반도체 지지 기판, 전기 절연 층, 및 활성 층으로 호칭되는 단결정질 반도체 층을 연속적으로 포함하며, 활성 층은 지지 기판에 대하여 기계적 응력의 상태를 갖는 반도체 재료로 제조되고, 지지 기판은 지지 기판의 배면 상에 실리콘 산화물 층을 포함하고, 산화물 층의 두께는, 에피택시에 의해 지지 기판 상에 활성 층의 적어도 일부를 형성한 후의 구조의 냉각 동안, 활성 층과 지지 기판 사이의 기계적 응력에 의해 유발되는 휨을 보상하도록 선택되는 것을 특징으로 한다.
본 명세서에서, "전면"은 광 방사선에 노출되도록 의도된 이미저의 면을 의미하는 것으로 간주되며, 그 이미저는 연관된 전자 컴포넌트들과 동일한 기판 면 상에 위치된다.
본 명세서에서, "지지 기판에 대한 기계적 응력의 상태"는 해당 층이 압축 또는 인장 응력을 갖는다는 것을 의미하는 것으로 간주되며, 그 압축 또는 인장 응력은 지지 기판에 잠재적으로 존재하는 응력과 상이하고, 실온(실온은 20 내지 25 ℃ 사이에 있는 온도로서 정의됨)에서 상기 층 및 지지 기판으로 형성된 조립체의 변형을 유발할 수 있다. 이러한 기계적 응력의 상태는, 특히, 상기 층과 지지 기판 사이의 열 팽창 계수의 차이로 인한 것이다.
바람직한 실시예에 따르면, 활성 층은 실리콘-게르마늄 층이다.
활성 층의 게르마늄 함유량은 10% 이하인 것이 유리하다.
활성 층의 두께는 임계 두께 미만인 것이 바람직하며, 그 임계 두께는 임계 두께를 넘는 경우 활성 층의 재료의 이완(relaxation)이 발생되는 두께인 것으로서 정의된다.
일 실시예에 따르면, 구조는 전기 절연 층과 활성 층 사이에 실리콘 층을 더 포함한다.
일 실시예에 따르면, 전기 절연 층은 실리콘 산화물로 제조된다.
상기 전기 절연 층의 두께는 전형적으로, 10 내지 200 nm 사이에 있다.
기판의 배면 상에 위치된 실리콘 산화물 층의 두께는 0.5 μm 내지 4 μm 사이에 있는 것이 유리하다.
본 발명은 또한, 그러한 구조, 및 상기 구조의 활성 층 내의 포토다이오드들의 매트릭스 어레이를 포함하는 전면 이미저에 관한 것이다.
본 발명의 다른 목적은 그러한 구조를 제조하는 방법에 관한 것이다. 상기 방법은 다음의 단계들을 포함한다:
- 활성 층의 재료의 에피택셜 성장에 적합한 반도체 재료를 포함하는 도너 기판을 제공하는 단계;
- 지지 기판을 제공하는 단계;
- 지지 기판 상에 도너 기판을 본딩하는 단계 ― 전기 절연 층이 본딩 계면에 있음 ―;
- 지지 기판의 전면 상에 반도체 재료의 층을 전달(transfer)하기 위해, 도너 기판을 박형화하는 단계;
- 지지 기판의 배면 상에 실리콘 산화물 층을 증착하는 단계;
- 산화물 층의 상기 증착 후에, 산화물 층의 증착 온도보다 더 높은 온도로, 반도체 재료의 전달된 층 상에 활성 층을 에피택셜 방식으로 성장시키는 단계.
바람직한 실시예에 따르면, 활성 층은 실리콘-게르마늄으로 제조된다.
본 발명의 일 실시예에 따르면, 실리콘-게르마늄의 에피택셜 성장에 적합한 도너 기판의 반도체 재료는 실리콘-게르마늄이다.
상기 반도체 재료는 베이스 기판 상에 에피택시에 의해 형성되며, 상기 반도체 재료 및 베이스 기판은 함께 도너 기판을 형성한다.
다른 실시예에 따르면, 실리콘-게르마늄의 에피택셜 성장에 적합한 도너 기판의 반도체 재료는 실리콘이다.
지지 기판 상에 전달되는 실리콘 층의 두께는 400 nm 이하인 것이 유리하다.
실리콘-게르마늄의 에피택셜 성장의 종료 시에, 실리콘 층은 전기 절연 층과 실리콘-게르마늄 층 사이에 유지될 수 있다.
대안적으로, 방법은 실리콘-게르마늄의 에피택셜 성장이 수행된 실리콘 층을 실리콘-게르마늄 층으로 변환시키기 위해, 활성 층의 실리콘-게르마늄을 응축(condensation)시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 방법은, 활성 층의 재료의 에피택셜 성장에 적합한 반도체 재료의 층을 한정하기 위해, 도너 기판에 취성 구역(embrittlement zone)을 형성하는 단계를 포함하며, 도너 기판의 박형화는 상기 취성 구역을 따르는 분리를 포함한다.
상기 취성 구역의 형성은 도너 기판으로의 원자 종의 주입을 포함하는 것이 유리하다.
활성 층의 에피택시 온도는 일반적으로, 600 내지 1100 ℃ 사이에 있다.
실리콘 산화물 층의 증착 온도는 전형적으로, 100 내지 400 ℃ 사이에 있다.
특히 유리한 방식에서, 실리콘 산화물 층의 두께는, 상기 층의 증착 후에, 지지 기판과의 열 팽창 계수의 차이로 인해 구조의 냉각 동안 생성되는 응력이 한계 값 미만의 휨을 발생시키도록 선택된다.
본 발명의 다른 특징들 및 이점들은 첨부 도면을 참조하여 아래에서 이루어지는 상세한 설명을 읽을 시에 명확하게 될 것이다.
도 1은 문헌 제US 2016/0118431호에서 설명되는 바와 같은 전면 이미저를 위한 SOI 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 구조의 단면도이다.
도 3은 상이한 게르마늄 함유량들에 대한 파장의 함수로서의 실리콘-게르마늄의 흡수 계수를 도시한다.
도 4는 실리콘 층-게르마늄의 게르마늄 함유량의 함수로서의 실리콘 층-게르마늄의 임계 두께를 도시한다.
도 5는 실리콘 기판의 전면 상에 에피택시된 응력을 받은 SiGe 층으로 인한 실리콘 기판의 휨을 나타내며; 이 휨은 SiGe의 두께 및 SiGe의 응력의 함수로서 플롯팅된다.
도 6은 본 발명의 대안적인 실시예에 따른 기판의 단면도이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른, 구조를 제조하는 방법의 주요 단계들을 예시한다.
도 8a 내지 도 8c는 도 7a 내지 도 7f에 예시된 제조 방법의 대안의 단계들을 예시한다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른, 구조를 제조하는 방법의 주요 단계들을 예시한다.
도 10은 본 발명의 일 실시예에 따른 구조를 포함하는 "전면" 타입 이미저의 픽셀의 단면도이다.
도면들의 가독성을 위해, 상이한 층들이 반드시 일정한 비율로 표현되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 절연체 상 반도체 기판의 단면도이다. 그러한 기판은 특히, 전면 타입 이미저의 제조를 위해 사용될 수 있지만, 그러한 적용분야로 제한되지는 않는다.
상기 기판은 연속적으로, 기판의 배면으로부터 기판의 전면까지, 실리콘 산화물(SiO2) 층(4), 반도체 지지 기판(1), 전기 절연 층(2), 및 활성 층으로 호칭되는 단결정질 반도체 층(3)을 포함한다.
설명의 나머지 부분에서, 층(3)은 실리콘-게르마늄(SiGe) 층인 것으로 간주될 것이지만, 본 발명은 이 재료로 제한되지는 않으며, 활성 층은 또한, 지지 기판에 대하여 기계적 응력 상태를 갖는 다른 반도체 재료, 이를테면 게르마늄 또는 III-V 재료로 형성되는 것이 가능하다.
지지 기판(1)은 일반적으로, 단결정질 잉곳(ingot)을 커팅함으로써 획득된다. 기판(1)은 실리콘으로 제조되는 것이 유리하다.
일 실시예에 따르면, 전기 절연 층은 실리콘 산화물 층이다.
상기 전기 절연 층의 두께는 10 내지 200 nm 사이에 있는 것이 유리하다.
층(3)은 전자, 광학, 또는 광전자 컴포넌트의 활성 층을 형성하도록 의도된다. 따라서, 이미저를 위한 적용에 있어서, 층(3)은 이미지들의 캡처를 가능하게 하는 포토다이오드들의 매트릭스 어레이(표현되지 않음)를 수용하도록 의도된다. 층(3)의 두께는 전형적으로, 1 μm 이상이다. 상기 층(3)은 저농도로 도핑될 수 있다.
SiGe의 상이한 조성들에 대해 파장(μm 단위)의 함수로서 SiGe의 흡수 계수(cm-1 단위)를 예시하는 도 3에서 볼 수 있는 바와 같이, 흡수 계수는, 특히 적외선에서, 게르마늄 함유량에 따라 증가된다.
그러나, 층(3)의 설계는 게르마늄의 농도와 관련될 뿐만 아니라 상기 층의 두께에도 관련된다. 실제로, SiGe 층이 실리콘 기판 상에 에피택시에 의해 형성되기 때문에, 실리콘 기판의 격자 파라미터는 실리콘-게르마늄의 격자 파라미터와 상이하며, SiGe 층의 이완은 임계 두께로 지정된 특정 두께 이상에서 발생된다. 이러한 이완은 SiGe 층 내에 전위들(dislocations)이 형성되게 한다.
그러한 전위들은 SiGe 층을 활성 층(3)의 기능에 대해 부적절한 것으로 만들 것이고, 따라서, 방지되어야만 한다.
게르마늄 함유량(조성 Si1-xGex에 대응하는 화학량론 계수 x)의 함수로서 SiGe 층의 임계 두께(Å 단위)를 예시하는 도 4에 도시된 바와 같이, 임계 두께는 모두, 게르마늄 농도가 더 클수록 더 작아진다.
따라서, 활성 층(3)의 두께 및 상기 층의 게르마늄 농도는 다음의 사항들의 절충에 의해 정해진다.
- 한편으로는, 근적외선의 파장들에서 최대의 광자들을 캡처하기에 충분히 두꺼운 두께,
- 다른 한편으로는, 특히 근적외선에서 활성 층에 의해 광자들을 흡수하는 능력을 증가시키기에 충분한 농도의 게르마늄, 및
- 실리콘-게르마늄 이완 및 그로부터 기인하는 결정질 결함들(전위들)의 생성을 방지하기 위한 제한된 두께(농도에 의존함).
전형적으로, 적외선에서 가능한 최상의 흡수를 갖기 위해, 층(3)의 두께 및 게르마늄 농도를 최대화하려고 한다.
활성 층의 게르마늄 함유량은 10% 이하인 것이 바람직하다. 도 4는 실제로 Si0.9Ge0.1 층의 임계 두께가 약 1 마이크로미터인 것을 도시하며, 이는 "전면” 타입 이미저의 활성 층에 적합하다.
도 5는 상기 기판 상에 에피택시에 의해 증착된 SiGe 층의 두께(x)(μm 단위) 및 SiGe 층에서의 응력(y)(GPa 단위)의 함수로서의 300 mm 직경 및 775 μm 두께의 실리콘 기판의 휨(z)(μm 단위)을 예시하며, 상기 응력은 SiGe 층의 두께 및 게르마늄 함유량에 의존한다.
따라서, 예컨대, 0.1 GPa의 응력을 유발하는 5 μm 두께의 SiGe 층은 대략 +300 μm의 휨을 야기한다.
지지 기판(1)의 배면 상에 배열된 실리콘 산화물 층(4)은 활성 층의 응력에 의해 유발되는 변형을 보상하는 것을 가능하게 한다.
아래에서 구조를 제조하는 방법의 실시예들의 설명에서 볼 수 있는 바와 같이, 실리콘 산화물 층은, 에피택시 단계 전에 특히 구조를 변형시키지 않기 위해, 충분히 낮은 온도로, SiGe 층의 에피택시 전에 지지 기판 상에 증착된다. 따라서, 구조는 여전히, 구조의 제조 방법 전반에 걸쳐 종래의 산업 도구들에 의해 다루어질 수 있다.
이제, 도 2에 예시된 구조를 제조하는 방법들의 예들이 설명될 것이다.
일반적으로 말하자면, 구조를 제조하는 방법은 다음의 단계들을 포함한다.
한편으로, 실리콘-게르마늄의 에피택셜 성장에 적합한 반도체 재료를 포함하는 도너 기판이 제공된다. 상기 재료는 특히 SiGe(호모에피택시(homoepitaxy)를 가능하게 함)일 수 있거나, 또는 SiGe와 상이하지만 SiGe의 에피택셜 성장을 가능하게 하기 위해 SiGe의 격자 파라미터와 충분히 근사한 격자 파라미터를 갖는 재료(헤테로에피택시)일 수 있다. 이러한 후자의 경우에서, 상기 반도체 재료는 실리콘인 것이 유리하다.
다른 한편으로, 리시버(receiver) 기판이 제공되며, 도너 기판이 리시버 기판 상에 본딩되고, 본딩 계면에는 전기 절연 층이 놓인다.
다음으로, 리시버 기판 상으로의 반도체 재료의 층을 전달하기 위해 박형화된다.
이러한 박형화는 SiGe의 에피택시에 대해 요구되는 표면 상태 및 두께를 획득하기 위해 반도체 재료의 폴리싱 또는 에칭에 의해 수행될 수 있다.
그러나, 유리하게, 본딩 단계 전에, 전달할 표면 층을 한정(delimit)하기 위해 반도체 재료에 취성 구역이 형성된다. 본딩 단계 후에, 박형화는 취성 구역을 따라 도너 기판을 분리하는 것으로 구성되며, 이는 리시버 기판 상으로의 표면 층이 전달되게 한다. 전형적으로, 전달되는 층의 두께는 400 nm 이하이다. 에피택시의 구현을 유리하게 하기 위해, 전달되는 층의 자유 표면의 마무리 처리가 수행되는 것이 가능하며, 이러한 처리는 전달되는 층이 박형화되게 할 수 있다.
다음으로, 리시버 기판의 배면 상에 실리콘 산화물(SiO2) 층이 증착된다. 그러한 증착은, 실질적으로 단결정질 SiGe 층이 성장되게 하기 위해 요구되는 에피택시 온도 미만의 비교적 낮은 온도로 구현된다. 전형적으로, 산화물 층의 증착 온도는 대략 300 ℃이고, 더 일반적으로는 100 내지 400 ℃ 사이에 있다. 당업자는 그러한 증착을 가능하게 하는 기법들을 알고 있으며, 그 기법들 중에서 PECVD(플라즈마-강화 화학 기상 증착)이 예로서 언급될 수 있다.
실리콘 산화물의 열 팽창 계수가 온도에 따라 일정한 것으로 간주하면, 리시버 기판 상의 상기 층의 증착에 의해 유발되는 응력은, 실온으로 복귀된 후에, 300 ℃로 1000 Å 증착된 경우 6 μm의 휨을 초래하고, 상기 휨은 950 ℃로 1000 Å 증착된 경우 18 μm이다.
증착되는 실리콘 산화물 층의 두께는, 실온으로 복귀된 후에 획득되는 휨이 제한 값 이하, 예컨대 100 μm 이하가 되도록 선택되며, 이는 표준 마이크로전자 장비로 구조를 핸들링 및 측정하는 것을 가능하게 한다. 전형적으로, 실리콘 산화물 층의 이러한 두께는 0.5 μm 내지 4 μm 사이에 있다.
마지막으로, 시드 층으로서 역할을 하는, 전달된 반도체 재료의 층 상에, 활성 층에 대한 원하는 두께가 획득될 때까지, 실리콘-게르마늄 층의 에피택셜 성장이 구현된다. 이러한 에피택시는 전형적으로, 대략 900 ℃의 온도, 더 일반적으로는 600 내지 1100 ℃ 사이에 있는 온도로 수행된다.
에피택시가 배면 상에 위치된 실리콘 산화물 층의 유리 전이 온도에 근사한 온도로 수행되기 때문에, 상기 실리콘 산화물 층은 에피택시 동안 크리핑되고, 이는 상기 층에 의해 생성되는 응력을 감소시킨다. 다른 한편으로, 상기 층이 그 층의 증착의 온도보다 3배 더 높은 온도로 취해지는 한, 에피택시-후 냉각 동안 생성되는 응력이 또한, 그 층의 증착 후 냉각 동안 생성되는 응력보다 약 3배 더 크다.
결과적으로, SiGe 층의 증착은 다음과 같은 이중 현상을 유발한다:
- 전면 상의 SiGe에 의해 생성되는 응력에 연관되는, 휨의 포지티브 변동,
- 배면 상의 실리콘 산화물에 의해 생성되는 응력에 의해 유발되는, 휨의 네거티브 변동.
실온으로 복귀될 시, 2개의 변동들은 서로를 상쇄시키고, 그에 따라, 두꺼운 비-변형 SiGe 층에 의해 덮인 SOI 또는 SiGeOI 구조로부터 이익을 얻는 것을 가능하게 한다.
그 후, 이미저 또는 다른 전자, 광학, 또는 광전자 컴포넌트의 제조를 위해 구조가 거쳐야만 하는 단계들이 SiGe 에피택시 온도 미만의 온도들로 구현되기 때문에, 구조는 항상, 실온으로 다시 복귀될 시, 실질적으로 평탄하게 될 것이다.
시드 층이 SiGe로 제조되지 않을 때, 예컨대 시드 층이 실리콘으로 제조될 때, SiGe 에피택시의 종료 시, 시드 층이 활성 층(3) 아래에 남아 있게 된다.
이러한 상황은 본 발명의 하나의 특정 실시예에 대응하는 도 6에 예시된다. 시드 층은 참조부호(42)로 지정된다.
시드 층은, 특히 적외선에서의 흡수에 관하여 활성 SiGe 층의 특성들에 영향을 미치지 않기 위해, 활성 층의 두께와 비교하여 충분히 얇다(300 nm 이하의 두께).
그러나, 예컨대 응축 방법에 의해, 시드 층을 제거하는 것이 가능하다. 자체적으로 알려져 있는 방식으로, 상기 방법은 SiGe 층의 산화를 포함하며, 상기 산화는 고유하게 (실리콘 산화물을 형성하기 위해) 실리콘을 소모하고, 게르마늄이 SiGe 층의 자유 표면과 대향(opposite)하는 면으로 이동하게 하는 효과를 갖는다. 이어서, 에칭에 의해 제거될 수 있는 SiO2 층이 표면 상에 획득된다.
도 7a 내지 도 7f에 예시된 제1 실시예에 따르면, 표면 SiGe 층(31)을 포함하는 도너 기판(30)이 시작점이다.
전형적으로, 상기 SiGe 층은 일반적으로 실리콘으로 제조된 베이스 기판(32) 상에 에피택시에 의해 형성된다. 상기 SiGe 층은 응력을 받을 정도로 충분히 얇다.
이 실시예의 제1 버전에서, SiGe 층에 취성 구역이 형성된다.
특히 유리한 방식으로, 도 7b에 예시된 바와 같이, 상기 취성 구역(33)은 SiGe 층(31)의 자유 표면을 통한 원자 종(전형적으로는, 수소 및/또는 헬륨)의 주입에 의해 형성된다. 그에 의해, 취성 구역(33)은 도너 기판의 표면에서 SiGe 층(34)을 한정한다.
도 7c를 참조하면, 지지 기판(1) 및 전기 절연 층(2)을 포함하는 리시버 기판이 제공된다.
도 7d를 참조하면, 도너 기판이 리시버 기판 상에 본딩되며, SiGe 층(31) 및 전기 절연 층(2)이 본딩 계면에 있다.
다음으로, 도 7e에 예시된 바와 같이, 도너 기판이 취성 구역을 따라 분리된다. 상기 분리는 당업자에게 알려져 있는 임의의 기법, 이를테면 기계적, 화학적, 및/또는 열적 응력에 의해 개시될 수 있다.
그에 의해, SiGe 층(34)이 지지 기판 상으로 전달된다.
도 7f를 참조하면, 지지 기판(1)의 배면 상에 낮은 온도(대략 300 ℃)로 실리콘 산화물 층(4)이 증착된다. 위에서 나타낸 바와 같이, 층(4)의 두께는, 실온으로 복귀될 시 100 μm 초과의 휨을 생성하지 않도록, 그리고 SiGe 층의 추후의 에피택시에 의해 생성되는 휨을 보상하도록 선택된다. 층(4)의 두께는 예컨대, 대략 1.4 μm이다.
필요한 경우, 주입 및 분리에 연관된 결함들을 제거하기 위해, 그리고 이어질 에피택시 단계에 대해 충분히 평활하게 하기 위해, SiGe 층의 표면 처리가 수행된다(아래에서 설명되는 도 7h 참조).
이러한 실시예의 제2 버전에서, 도너 기판(30)에서, SiGe 층(31) 아래에 취성 구역(33)이 위치된다(도 8a 참조).
특히 유리한 방식으로, 상기 취성 구역(33)은 층(30)의 자유 표면을 통한 원자 종(전형적으로는, 수소 및/또는 헬륨)의 주입에 의해 형성된다. 따라서, 취성 구역(33)은 도너 기판의 표면에서 베이스 기판(32)의 부분(38) 및 SiGe 층을 한정한다.
지지 기판(1) 및 전기 절연 층을 포함하는 리시버 기판이 또한 제공된다(도 7c 참조).
도 8b를 참조하면, 도너 기판이 리시버 기판 상에 본딩되며, SiGe 층(31) 및 전기 절연 층(2)이 본딩 계면에 있다.
다음으로, 도너 기판이 취성 구역(33)을 따라 분리된다. 상기 분리는 당업자에게 알려져 있는 임의의 기법, 이를테면 기계적, 화학적, 및/또는 열적 응력에 의해 개시될 수 있다.
그에 의해, SiGe 층(31) 및 베이스 기판의 부분(38)이 지지 기판 상으로 전달된다(도 8c 참조).
이어서, SiGe의 표면이 노출될 때까지 표면 도너 기판의 부분(38)을 제거하기 위해 생성된 표면의 처리가 수행되고, 그에 의해, 주입 및 분리에 연관된 결함들이 제거되며, 이어질 에피택시 단계에 대해 충분히 평활하게 된다.
그에 의해, 도 7e에서와 같이, 지지 기판(1) 상의 SiGe 층(31)의 부분(34)이 획득된다.
도 7f를 참조하면, 지지 기판(1)의 배면 상에 낮은 온도(대략 300 ℃)로 실리콘 산화물 층(4)이 증착된다. 위에서 나타낸 바와 같이, 층(4)의 두께는, 실온으로의 복귀 동안 100 μm 초과의 휨을 생성하지 않도록, 그리고 SiGe 층의 추후의 에피택시에 의해 생성되는 휨을 보상하도록 선택된다. 층(4)의 두께는 예컨대, 대략 1.4 μm이다.
도 7g(양 버전의 실시예에 공통인 단계)에 예시된 바와 같이, 이어서, 활성 층(3)에 대해 원하는 두께까지, 시드 층의 역할을 수행하는 전달된 층(34) 상에 SiGe 층(35)이 성장되게 하기 위해 에피택시가 재개되며, 활성 층(3)은 2개의 SiGe 층들(34 및 35) 둘 모두로 함께 형성된다. 에피택시 동안, 원하는 전기적 특성들에 따라, 층(35)을 저농도로 도핑하는 것이 가능하다. 층(35)의 도핑은 시드 층(34)의 도핑과 동일할 필요는 없다.
대략 900-950 ℃의 온도로 수행되는 에피택시 동안, 층(4)의 산화물이 크리핑되고, 구조 내에 가해지는 응력이 이완된다.
다른 한편으로, 에피택시 후의 실온으로의 복귀 동안, 산화물 층(4)은 전면에 증착된 SiGe 층에 의해 부과되는 응력을 보상하는 응력을 발생시킨다.
그에 의해, 도 2에 예시된 구조가 획득되며, 그 구조는 휨이 없거나, 또는 적어도, 마이크로전자 산업에서의 종래의 도구들에 의한 구조의 핸들링을 가능하게 하기에 충분히 낮은 휨을 갖는다.
도 9a 내지 도 9d에 예시된 제2 실시예에 따르면, 지지 기판, 전기 절연 층, SiGe 층의 에피택셜 성장을 위해 의도된 실리콘 시드 층을 포함하는 SOI 기판을 형성하기 위해, 잘-알려진 스마트 컷TM(Smart CutTM) 방법이 사용된다.
이를 위해, 전기 절연 층(2)에 의해 덮인 도너 실리콘 기판(40)(도 9a 참조)이 제공되고, 이어서, 원자 종의 주입에 의해, 전달할 실리콘 층(42)을 한정하는 취성 구역(41)(도 9b 참조)이 형성된다.
전형적으로 최종 기판의 지지 기판(1)인 리시버 기판이 또한 제공된다.
도 9c를 참조하면, 도너 기판(40)이 리시버 기판(1) 상에 본딩되며, 전기 절연 층(2)이 본딩 계면에 있다.
다음으로, 도너 기판이 취성 구역을 따라 분리된다. 상기 분리는 당업자에게 알려져 있는 임의의 기법, 이를테면 기계적, 화학적, 및/또는 열적 응력에 의해 개시될 수 있다.
그에 의해, 실리콘 층(42)이 지지 기판(1) 상으로 전달된다(도 9d 참조).
도 9e를 참조하면, 지지 기판(1)의 배면 상에 낮은 온도(대략 300 ℃)로 실리콘 산화물 층(4)이 증착된다. 위에서 나타낸 바와 같이, 층(4)의 두께는, 실온으로의 복귀 동안 100 μm 초과의 휨을 생성하지 않도록, 그리고 SiGe 층의 추후의 에피택시에 의해 생성되는 휨을 보상하도록 선택된다. 층(4)의 두께는 예컨대, 대략 1.4 μm이다.
필요한 경우, 주입 및 분리에 연관된 결함들을 제거하기 위해, 그리고 이어질 에피택시 단계에 대해 충분히 평활하게 하기 위해, 실리콘 층의 표면 처리가 수행된다.
이어서, 마지막으로, 시드 층으로서 역할을 하는 전달된 실리콘 층(42) 상의 SiGe의 에피택시가 활성 층(3)에 대한 원하는 두께까지 재개된다. 에피택시 동안, 원하는 전기적 특성들에 따라, 층(3)을 저농도로 도핑하는 것이 가능하다.
그에 의해, 도 6에 예시된 기판이 획득된다.
위에서 언급된 바와 같이, 이미저의 형성을 위해 실리콘 시드 층이 유지될 수 있다. 대안적으로, 실리콘 층은 상술된 응축 방법에 의해 제거될 수 있다.
도 10은 도 2에 대응하지만 이에 제한되지는 않는 본 발명의 일 실시예에 따른 기판을 포함하는 전면 타입 이미저의 일부를 예시한다. 픽셀에 대응하는 이미저의 일부만이 이 도면에 도시되며, 상기 픽셀은 절연 트렌치들(7)에 의해, 활성 층(3)에 형성된 다른 픽셀들로부터 전기적으로 절연된다.
활성 층(3)의 전면의 표면 아래에, 층(3)의 타입과 상이한 타입의 도핑된 구역(36)이 형성된다. 이러한 구역(36)은 활성 층(3)에 포토다이오드를 형성한다. 층(3)의 전면과 구역(36) 사이에 형성된 구역(37)은 유리하게, 계면을 패시베이팅하기 위해, 구역(36)의 도핑 레벨보다 더 높은 도핑 레벨을 갖는다. 패시베이션 층(6)이 활성 층(3) 상에 형성되고, 엘리먼트들을 봉지하여, 상기 픽셀을 전기적으로 제어하는 것을 가능하게 할 수 있다.
패시베이션 층(6) 상에 다른 층들, 이를테면 필터들이 형성되는 것이 가능할 수 있지만, 이들은 도 10에 도시되지 않는다.
이에 따른 이미저의 구조 및 그 제조 방법이 당업자에게 알려져 있고, 그에 따라, 본원에서 상세히 설명되지 않을 것이다.

Claims (22)

  1. 특히 전면 타입 이미저(front side type imager)를 위한 절연체 상 반도체(semiconductor on insulator) 타입 구조로서,
    상기 절연체 상 반도체 타입 구조의 배면에서 전면으로 연속적으로, 반도체 지지 기판(1), 전기 절연 층(2), 및 활성 층으로 지정된 단결정질 반도체 층(3)을 포함하며, 상기 활성 층(3)은 상기 지지 기판(1)에 대하여 기계적 응력의 상태를 갖는 반도체 재료로 제조되고,
    상기 지지 기판(1)은 상기 지지 기판(1)의 배면 상에 실리콘 산화물 층(4)을 포함하고,
    상기 산화물 층(4)의 두께는, 에피택시에 의해 상기 지지 기판 상에 상기 활성 층(3)의 적어도 일부를 형성한 후의 상기 구조의 냉각 동안, 상기 활성 층과 상기 지지 기판 사이의 상기 기계적 응력에 의해 유발되는 휨을 보상하도록 선택되는 것을 특징으로 하는,
    절연체 상 반도체 타입 구조.
  2. 제1항에 있어서,
    상기 활성 층(3)은 실리콘-게르마늄 층인,
    절연체 상 반도체 타입 구조.
  3. 제2항에 있어서,
    상기 활성 층(3)의 게르마늄 함유량은 10% 이하인,
    절연체 상 반도체 타입 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 활성 층(3)의 두께는 임계 두께 미만이며, 상기 임계 두께는 상기 임계 두께를 넘는 경우 상기 활성 층의 재료의 이완(relaxation)이 발생되는 두께인 것으로서 정의되는,
    절연체 상 반도체 타입 구조.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전기 절연 층(2)과 상기 활성 층(3) 사이에 실리콘 층(42)을 더 포함하는,
    절연체 상 반도체 타입 구조.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전기 절연 층(2)은 실리콘 산화물로 제조되는,
    절연체 상 반도체 타입 구조.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 전기 절연 층(2)의 두께는 10 내지 200 nm 사이에 있는,
    절연체 상 반도체 타입 구조.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 실리콘 산화물 층(4)의 두께는 0.5 μm 내지 4 μm 사이에 있는,
    절연체 상 반도체 타입 구조.
  9. 전면 타입 이미저(front side type imager)로서,
    제1항 내지 제8항 중 어느 한 항에 기재된 구조, 및 상기 구조의 상기 활성 층(3) 내의 포토다이오드들의 매트릭스 어레이를 포함하는 것을 특징으로 하는,
    전면 타입 이미저.
  10. 제1항 내지 제8항 중 어느 한 항에 기재된 구조를 제조하는 방법으로서,
    상기 활성 층(3)의 재료의 에피택셜 성장에 적합한 반도체 재료를 포함하는 도너 기판(30, 40)을 제공하는 단계;
    상기 지지 기판(1)을 제공하는 단계;
    상기 지지 기판(1) 상에 상기 도너 기판(30, 40)을 본딩하는 단계 ― 상기 전기 절연 층(2)이 본딩 계면에 있음 ―;
    상기 지지 기판(1)의 전면 상에 상기 반도체 재료의 층(34, 42)을 전달하기 위해, 상기 도너 기판(30, 40)을 박형화하는 단계;
    상기 지지 기판(1)의 배면 상에 상기 실리콘 산화물 층(4)을 증착하는 단계; 및
    상기 산화물 층(4)의 상기 증착 후에, 상기 산화물 층(4)의 증착 온도보다 더 높은 온도로, 상기 전달된 반도체 재료의 층(34, 42) 상에 상기 활성 층(3)을 에피택셜 방식으로 성장시키는 단계;
    를 포함하는,
    방법.
  11. 제10항에 있어서,
    상기 활성 층은 실리콘-게르마늄으로 제조되는,
    방법.
  12. 제11항에 있어서,
    상기 실리콘-게르마늄의 에피택셜 성장에 적합한 상기 도너 기판(30)의 반도체 재료는 실리콘-게르마늄인,
    방법.
  13. 제12항에 있어서,
    상기 반도체 재료(31)는 베이스 기판(32) 상에 에피택시에 의해 형성되며, 상기 반도체 재료 및 상기 베이스 기판은 함께 상기 도너 기판(30)을 형성하는,
    방법.
  14. 제11항에 있어서,
    상기 실리콘-게르마늄의 에피택셜 성장에 적합한 상기 도너 기판(40)의 반도체 재료는 실리콘인,
    방법.
  15. 제14항에 있어서,
    상기 지지 기판(1) 상에 전달되는 상기 실리콘 층(42)의 두께는 400 nm 이하인,
    방법.
  16. 제14항 또는 제15항에 있어서,
    상기 실리콘-게르마늄의 에피택셜 성장의 종료 시에, 상기 실리콘 층(42)은 상기 전기 절연 층(2)과 상기 실리콘-게르마늄 층(3) 사이에 유지되는,
    방법.
  17. 제14항 또는 제15항에 있어서,
    상기 실리콘-게르마늄의 에피택셜 성장이 수행된 상기 실리콘 층(42)을 실리콘-게르마늄 층으로 변환시키기 위해, 상기 활성 층(3)의 실리콘-게르마늄을 응축(condensation)시키는 단계를 더 포함하는,
    방법.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 활성 층의 재료의 에피택셜 성장에 적합한 상기 반도체 재료의 층(34, 42)을 한정하기 위해, 상기 도너 기판(30, 40)에 취성 구역(33, 41)을 형성하는 단계를 포함하며,
    상기 도너 기판의 박형화는 상기 취성 구역(33, 41)을 따라 분리하는 것을 포함하는,
    방법.
  19. 제18항에 있어서,
    상기 취성 구역(33, 41)의 형성은 상기 도너 기판(30, 40)으로의 원자 종의 주입을 포함하는,
    방법.
  20. 제10항 내지 제19항 중 어느 한 항에 있어서,
    상기 활성 층(3)의 에피택시 온도는 600 내지 1100 ℃ 사이에 있는,
    방법.
  21. 제10항 내지 제20항 중 어느 한 항에 있어서,
    상기 실리콘 산화물 층(4)의 증착 온도는 100 내지 400 ℃ 사이에 있는,
    방법.
  22. 제10항 내지 제21항 중 어느 한 항에 있어서,
    상기 실리콘 산화물 층(4)의 두께는, 상기 층의 증착 후에, 상기 지지 기판과의 열 팽창 계수의 차이로 인해 상기 구조의 냉각 동안 생성되는 응력이 한계 값 미만의 휨을 발생시키도록 선택되는,
    방법.
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